JP2001085523A - 二重ダマシン構造を有する集積回路およびその製造工程 - Google Patents

二重ダマシン構造を有する集積回路およびその製造工程

Info

Publication number
JP2001085523A
JP2001085523A JP2000245498A JP2000245498A JP2001085523A JP 2001085523 A JP2001085523 A JP 2001085523A JP 2000245498 A JP2000245498 A JP 2000245498A JP 2000245498 A JP2000245498 A JP 2000245498A JP 2001085523 A JP2001085523 A JP 2001085523A
Authority
JP
Japan
Prior art keywords
layer
integrated circuit
forming
manufacturing
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000245498A
Other languages
English (en)
Inventor
Chiteipedei Seirii
チティペディ セイリー
Sailesh Mansinh Merchant
マンシン マーチャント セイリー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nokia of America Corp
Original Assignee
Lucent Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lucent Technologies Inc filed Critical Lucent Technologies Inc
Publication of JP2001085523A publication Critical patent/JP2001085523A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】余分な工程を削減し二重ダマシン構造を形成で
きる製造工程を提供する。 【解決手段】二重ダマシン構造を製造する工程である。
この工程は、スタックの上方に２個のマスクが形成され
る絶縁体層とストップ層を含むスタックを形成するもの
である。マスクのうちの１個は、絶縁体層にビアあるい
はコンタクト開口を形成するのに用いられ、第２のマス
クは絶縁体層の相互接続のための凹部を形成するのに用
いられる。より好ましくは、凹部はビアあるいはコンタ
クト開口に先行して形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路およびその
製造工程に係わり、特に集積回路の二重ダマシン構造を
有する集積回路およびその製造工程に関する。
【０００２】
【従来の技術】単一ダマシンは集積回路絶縁体層に凹部
を形成し、この凹部に導電性材料を充填して相互接続を
形成し、その凹部に集積回路用の相互接続を製造する工
程である。二重ダマシンは多重レベル相互接続工程であ
り、単一ダマシンでの凹部形成ステップに加えて、その
工程中で導電性コンタクト（または、ビア）開口を絶縁
体層に形成するものである。導電性材料が凹部および導
電性コンタクト（または、ビア）開口に形成される。一
つの標準的二重ダマシン工程では、導電性構造に第一の
酸化層を堆積することである。ハードマスクが第一の酸
化膜上に形成され、さらに第一のパターン化されたフォ
トレジスト層がハードマスク上に形成される。パターン
として第一のフォトレジスト層を用い、ハードマスクは
パターン化される。第一のフォトレジスト層は除去さ
れ、その後、第一の酸化層がハードマスクの上に形成さ
れる。第二のパターン化されたフォトレジスト層は第二
の酸化層上に形成される。第一のフォトレジスト層およ
び第二のフォトレジスト層はエッチングされ、二重ダマ
シン開口が形成される。第一のフォトレジスト層はパタ
ーンとしてハードマスクが用いられ、エッチストップ層
として下層導電性構造が用いられてエッチングされる。
第二の酸化層はパターンとして第二のフォトレジスト層
を用い、エッチストップ層としてハードマスクが用いら
れてエッチングされる。その後、第二のフォトレジスト
層は除去される。
【０００３】
【発明が解決しようとする課題】本発明に係わる製造工
程は、組合わされた異なる工程を有し、二重ダマシン構
造を形成するものである。例えば、ハードマスクは、第
二に誘電体層を形成するのに先行してパターン化され
る。これにより、部分的に製造された集積回路は、異な
る堆積層を形成する異なる工程システムとパターン化ス
テップ間に運ばれる。他の二重ダマシン工程において、
誘電体は形成され、さらに、第一のフォトレジストを用
いてパターン化される。第一のフォトレジストは除去さ
れ、誘電体は第二のフォトレジストを用い再びパターン
化される。ビアと凹部は異なるパターンステップを用い
て形成される。この工程は、時間エッチングが用いら
れ、凹部の深さが制御される。この工程は制御が難し
い。このため、余分な工程を削減し二重ダマシン構造を
形成できる製造工程が要望されている。
【０００４】
【課題を解決するための手段】本発明は二重ダマシン構
造を形成する工程に関するものである。本工程は２個の
マスクがスタックの上方に形成される絶縁体層とエッチ
ストップ層を有するスタック形成工程を含む。この第一
のマスクは絶縁体層にビアまたはコンタクト開口を形成
するのに用いられ、第二のマスクは絶縁体層に相互接続
用の凹部を形成するのに用いられる。より好まし実施形
態では、凹部はビアあるいはコンタクト開口に先行して
形成される。スタックが形成された後に２個のマスク層
を用いることで、幾つかの工程と部分的に製造された集
積回路のシステム間での搬送を減らすことができる。換
言すれば、絶縁体層とエッチストップ層が形成され、続
いてパターン化され、二重ダマシン構造が形成される。
さらに、絶縁体層とエッチストップ層は同じチャンバあ
るいはチャンバのクラスタ内に形成される。さらに、少
なくとも一レジスト除去工程が省略される。
【０００５】
【発明の実施の形態】本発明の実施形態に係わる二重ダ
マシン構造を形成する工程を説明するものである。本工
程は２個のマスクがスタックの上方に形成される絶縁体
層とエッチストップ層を有するスタック形成工程とを含
む。第一のマスクは絶縁体層のビアあるいはコンタクト
開口を形成するために用いられ、第二のマスクは絶縁体
層に相互接続用の凹部を形成するために用いられる。よ
り好まし実施形態は、凹部がビアあるいはコンタクト開
口の形成に先行して形成されることである。スタックが
形成された後に２個のマスク層を用いることで、幾つか
の工程と部分的に製造された集積回路のシステム間での
搬送を減らすことができる。換言すれば、絶縁体層とエ
ッチストップ層が形成され、続いてパターン化され、二
重ダマシン構造が形成される。さらに、絶縁体層とエッ
チストップ層は同じチャンバあるいはチャンバのクラス
タ内に形成される。さらに、少なくとも一レジスト除去
工程が省略される。
【０００６】以下図面を参照して説明する。なお、同一
部分には同一符号を付して説明する。図１は本発明の実
施形態に用いられる集積回路の製造工程を説明するフロ
ーチャートである。図２−図７は図１に示す工程を用い
た連続する製造段階での集積回路の概略図である。
【０００７】ステップ１０では、第一の絶縁体層１０５
は基板１００上に形成される。この第一の絶縁体層１０
５は、例えば高密度堆積シリコン酸化物（例えばＳｉＯ
２）のような誘電体である。より好ましくは、第一の絶
縁体層は、ホウ燐珪酸塩ガラス、燐珪酸塩ガラス、燐お
よび／またはボロンドープテトラエチルオルト珪素酸ガ
ラスス、塗布ガラス膜（Ｓｐｉｎ ｏｎ Ｇｌａｓ
ｓ）、キセロゲル、エローゲル、ポリマ、フッカ処理さ
れた酸化物、水素含有塗布ガラス膜（Ｈｙｄｒｏｇｅｎ
ＳｉｌｓｅｓＱｕｉｏｘａｎｅ）のようなその他低誘
電率フィルムから製造されるガラスである。基板１００
は、例えば、シリコンのような半導体、あるいはＧａＡ
ｓまたはＳｉＧｅのような化合物半導体である。より好
ましくは、基板１００は誘電体、導電体あるいはその他
の材料からなる集積回路の中間層である。さらに、基板
１００の上表面１０１は、平坦ではない。
【０００８】この例の場合、第一の絶縁体層１０５は、
例えば周知の化学機械研磨（ＣＭＰ）を用いて平坦化さ
れる。ステップ１５では、エッチストップ層１１０が第
一の絶縁体層１０５の上方あるいは第一の絶縁体層１０
５と直接接して形成される。より好ましい実施形態とし
て、一層あるいは多層がエッチストップ層１１０と第一
の絶縁体層１０５間に形成される。エッチストップ層に
用いられる材料は、選択エッチングに対して第二の絶縁
体層１１５より大きい耐エッチング性を有する材料から
選択される。換言すれば、エッチストップ層１１０は選
択エッチング液に晒されたとき、第二の絶縁体層１１５
よりもエッチングされる割合が小さい。
【０００９】例えば、エッチストップ層は第二の絶縁体
層がＳｉＯ２である場合にはＴｉＮである。さらに、エ
ッチストップ層はＴａ、ＴａＮ、Ｓｉ３Ｎ４、シリコン
リッチ酸化物、多層ＳｉＯ２誘電体層である。ステップ
２０では、第二の絶縁体層１０５がエッチストップ層１
１０の上方あるいは直接接して形成される。第二の絶縁
体層１１５は、第一の絶縁体層１０５を形成するのに用
いたと同様の材料と工程を用いて形成される。
【００１０】ステップ２５では、第一のパターン１２０
が絶縁体層１１５の上方あるいは直接接して形成され
る。第一のパターンマスク１２０は、形成されるランナ
に対応する開口を有している。ステップ３０では、凹部
は第二の絶縁体層１１５で開口される。凹部１３５は従
来のエッチング技術を用いて形成される。エッチングス
テップ中、エッチストップ１１０が用いられ、このエッ
チングステップの終点を画定する。例えば、凹部１３５
は、１）第二の絶縁体層１１５上にレジスト材料層（第
一のパターンマスク）を付着するステップ、２）レチク
ルを通して通過するエネルギー源にレジスト材料を曝す
ステップ、３）レジストの曝された領域を除去し、レジ
ストにパターンを形成するステップ、４）凹部１３５を
エッチングするステップにより形成される。エネルギー
源は電子ビーム、光源、あるいはその他のこれに適する
エネルギー源である。
【００１１】引き続いて、ステップ３５では、第二のパ
ターンマスク１３０が第一のパターンマスク１２０の上
方または上に形成される。第二のパターンマスクの開口
が形成されるビアまたはコンタクト開口（以下開口とい
う）に対応するように、第二のパターンマスクが形成さ
れる。パターンマスクの一部が凹部１３５の壁面１５
０、１５１上に形成される。結果として、壁面１５０、
１５１は開口形成中、さらにエッチングされることはな
い。
【００１２】例えば、第二のパターンマスク１３０は、
１）凹部１３５内および第一のパターンマスク１２０上
にレジスト材料層を付着するステップ、２）レチクルを
通して通過するエネルギー源にレジスト材料を曝すステ
ップ、３）レジストの曝された領域を除去し、レジスト
にパターンを形成するステップで形成される。エネルギ
ー源は電子ビーム、光源、あるいはその他のこれに適す
るエネルギー源である。ステップ４０では、エッチスト
ップ層１１０と第一の絶縁体層１０５がパターン化さ
れ、形成される層間に相互接続に対応する開口１２５を
形成する。開口１２５は従来のエッチング技術あるいは
その組合わせを用いてパターン化され、少なくとも異な
る二層を貫いてエッチングする。開口１２５は凹部１３
５の境界１５０、１５１により画定される境界内に入っ
ており、あるいは少なくとも部分的に入っている。
【００１３】その後、ステップ４５では、マスク層１２
０、１３０の残余部分は周知の技術を用いて剥ぎ取ら
れ、ステップ４７で、部分的に完成した集積回路は従来
工程を用いて洗浄される。ステップ５０では、導電体層
１４５は第二の絶縁体層１１５の上方に、さらに開口お
よび凹部内に被覆堆積される。その後、凹部１３５の外
側および第二の絶縁体層上または上方部分の導電体層は
除去され、完全な相互接続が完成する。これは従来の化
学機械研磨工程を用いて行なわれる。導電体層１４５
は、タングステン、アルミニウム、銅、ニッケル、ポリ
シリコン、あるいは当業者が導線として用いるのに適し
たその他周知の導電性材料である。より好ましい例とし
て、一つの多層が導電性層１４５の堆積に先行して形成
される。これらの層は導電性層と周囲の層間の水分と不
純物の移動を防止するバリヤ層である。具体例としての
バリヤ層１４７を図１７に示す。
【００１４】例えば、導電性層１４５が銅であるなら、
ＴａおよびＴａＮを含むバリヤ層１４７が導電体層の堆
積に先行して、第二の絶縁体層１２０上および開口と凹
部内に堆積される。導電性層がアルミニウムを含むな
ら、（１）ＴａとＴａＮ、（２）ＴｉとＴｉＮとＴｉが
用いられる。さらに、Ｓｉ３Ｎ４、ＴａＮ、ＴｉＮ、あ
るいはＴｉＷのようなキャップ層が導電体層の上表面に
形成される。バリヤ層に用いられる他の材料は、ＷＳ
ｉ、ＴｉＷ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｃｒ、Ｃ
ｕ、Ａｕ、ＷＮ、ＴａＳｉＮ、ＷＳｉＮを含む。バリヤ
層１４７は導電体層が実質的に形成されるめに接着層お
よび／または核の役目をする。
【００１５】その後、集積回路は、もし必要ならば、上
述した工程および従来の工程を用いて形成された相互接
続を含ませて、集積回路を完成させる追加の金属レベル
を付加して完成される。この集積回路は、またトランジ
スタと特殊な集積回路設計に必要な他の要素を含む。こ
れらの構造を含む集積回路の製造工程は、参考としてこ
こに織り込まれれた１−３Ｗｏｌｆ，Ｓｉｌｉｃｏｎ
Ｐｒｏｃｅｓｓｉｎｇｆｏｒ ｔｈｅ ＶＬＳＩＥｒａ、
（１９８６）に記述されている。
【００１６】
【発明の効果】スタックが形成された後に２個のマスク
層を用いることで、幾つかの工程と部分的に製造された
集積回路のシステム間での搬送を減らすことができる。
【図面の簡単な説明】
【図１】本発明の実施形態に用いられる集積回路の製造
工程を説明するフローチャートである。
【図２】図１に示す工程を用いた連続する製造段階での
集積回路の概略図である。
【図３】図１に示す工程を用いた連続する製造段階での
集積回路の概略図である。
【図４】図１に示す工程を用いた連続する製造段階での
集積回路の概略図である。
【図５】図１に示す工程を用いた連続する製造段階での
集積回路の概略図である。
【図６】図１に示す工程を用いた連続する製造段階での
集積回路の概略図である。
【図７】図１に示す工程を用いた連続する製造段階での
集積回路の概略図である。
【符号の説明】
１００ 基板 １０１ 上表面 １０５ 第一の絶縁体層 １１０ エッチストップ層 １１５ 第二の絶縁体層 １２０ 第一のパターンマスク層 １２５ 開口 １３０ 第ニのパターンマスク層 １３５ 凹部 １４５ 導電体層 １４７ バリヤ層 １５０ 壁面 １５１ 壁面
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 セイリー マンシン マーチャント アメリカ合衆国、32835 フロリダ、オー ランド、バインランド オークス ブルバ ード 8214

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】（ａ）第一の層、第二の層およびストップ
    層を有するスタック層を設けるステップと、 （ｂ）前記第一の層と前記第二の層のうちの一層に第一
    の開口を形成するステップと、 （ｃ）前記第一の層、前記第二の層および前記ストップ
    層のうちの少なくとも二層に前記第一の開口より小さい
    第二の開口を形成し、この第二の開口を少なくとも前記
    ベースの一部に形成するステップとを有することを特徴
    とする集積回路の製造方法。
  2. 【請求項２】請求項１の集積回路の製造方法において、
    ステップ（ｂ）は、ステップ（ｃ）に先行して行われる
    ことを特徴とする集積回路の製造方法。
  3. 【請求項３】請求項８の集積回路の製造方法において、
    前記第一の開口は凹部であり、前記第二の開口はビアま
    たはコンタクト開口であることを特徴とする集積回路の
    製造方法。
  4. 【請求項４】請求項１の集積回路の製造方法において、
    さらに前記第一の層と前記第二の層間にストップ層を形
    成し、スタックを形成するステップを有することを特徴
    とする集積回路の製造方法。
  5. 【請求項５】請求項４の集積回路の製造方法において、
    ステップ（ｃ）はさらに前記ストップ層と前記第一の層
    に前記第二の開口を形成するステップを有することを特
    徴とする集積回路の製造方法。
  6. 【請求項６】請求項５の集積回路の製造方法において、
    ステップ（ｂ）は、さらに前記第二の層に第一の開口を
    形成することを特徴とする集積回路の製造方法。
  7. 【請求項７】請求項５の集積回路の製造方法において、
    前記ストップ層の表面をさらし、ベースを形成すること
    を特徴とする集積回路の製造方法。
  8. 【請求項８】請求項１の集積回路の製造方法により製造
    されることを特徴とする集積回路。
  9. 【請求項９】請求項１の集積回路の製造方法において、
    ステップ（ｂ）は、さらに第一のマスク層を形成するス
    テップを有し、ステップ（ｃ）は、さらに第一のマスク
    層の上方に第二のマスク層を形成するステップとを有す
    ることを特徴とする集積回路の製造方法。
  10. 【請求項１０】請求項９の集積回路の製造方法におい
    て、ステップ（ｂ）はさらに第一のマスク層を形成し第
    一の開口を形成するステップと、ステップ（ｃ）はさら
    に第二のマスク層を形成し第二の開口を形成するステッ
    プとを有することを特徴とする集積回路の製造方法。
  11. 【請求項１１】請求項９の集積回路の製造方法におい
    て、前記開口は凹部であり、前記第二の開口はビアとコ
    ンタクト開口の一つであることを特徴とする集積回路の
    製造方法。
  12. 【請求項１２】請求項１の集積回路の製造方法におい
    て、前記第一の開口は凹部であり、前記第二の開口はビ
    アとコンタクト開口の一つであることを特徴とする集積
    回路の製造方法。
  13. 【請求項１３】請求項１の集積回路の製造方法におい
    て、前記ストップ層はハードマスクであることを特徴と
    する集積回路の製造方法。
  14. 【請求項１４】請求項１の集積回路の製造方法におい
    て、前記ストップ層はさらに、Ｔａ、 ＴａＮ、 Ｓｉ３
    Ｎ４、シリコンリッチ酸化物および多重層ＳｉＯ２誘電
    体のグループから選択されることを特徴とする集積回路
    の製造方法。
  15. 【請求項１５】請求項１の集積回路の製造方法におい
    て、前記第一の層と前記第二の層は誘電体であることを
    特徴とする集積回路の製造方法。
  16. 【請求項１６】請求項１５の集積回路の製造方法におい
    て、前記誘電体は、Ｔａ、 ＴａＮ、 Ｓｉ３Ｎ４、シリ
    コンリッチ酸化物および多重層ＳｉＯ２誘電体のグルー
    プから選択されることを特徴とする集積回路の製造方
    法。
  17. 【請求項１７】請求項１の集積回路の製造方法におい
    て、前記第一の開口と前記第二の開口に導電体材料を形
    成し、前記集積回路に相互接続を形成するステップを有
    することを特徴とする集積回路の製造方法。
  18. 【請求項１８】請求項１７の集積回路の製造方法におい
    て、前記導電体材料は、Ｃｕ、Ａｌ、Ｗ、Ｎｉ、ポリシ
    リコン、Ａｕのグループから選択されることを特徴とす
    る集積回路の製造方法。
  19. 【請求項１９】（ａ）複数の層を形成するステップと、 （ｂ）第一のマスク層を形成するステップと、 （ｃ）前記第一のマスクを完全に除去するステップに先
    行して、第二のマスク層を形成するステップと、 （ｄ）前記第一のマスク層と前記第二のマスク層を用い
    て二重ダマシン構造を形成するステップとを有すること
    を特徴とする集積回路の製造方法。
  20. 【請求項２０】請求項１９の集積回路の製造方法におい
    て、ステップ（ｃ）の後に、複数の層のうちの二層をパ
    ターン化するステップ（ｅ）を有することを特徴とする
    集積回路の製造方法。
  21. 【請求項２１】請求項２０の集積回路の製造方法におい
    て、前記第二のマスク層を形成するステップに先行し
    て、複数の層のうちの前記二層と異なる一層をパターン
    化するステップを有することを特徴とする集積回路の製
    造方法。
  22. 【請求項２２】請求項１５の集積回路の製造方法におい
    て、前記二重ダマシン構造に導電体材料を形成し、集積
    回路に相互接続を形成するステップを有することを特徴
    とする集積回路の製造方法。
  23. 【請求項２３】上表面を有する複数の層を形成するステ
    ップと、前記複数の層をパターン化するステップに先行
    して、上表面の上方の第一のパターンを有する第一のマ
    スク層を形成するステップと、複数の層のうちの一層を
    パターン化するステップ後に、前記第一のパターンと異
    なり、前記上表面上方および前記第一のマスク層の上方
    の第二のパターンを有する第二のマスク層を形成するス
    テップと、前記第一のマスク層と前記第二のパターンを
    用いて二重ダマシン構造を形成するステップとを有する
    ことを特徴とする集積回路の製造方法。
  24. 【請求項２４】請求項２４請求項２３の集積回路の製造
    方法において、前記二重ダマシン構造に導電体を形成
    し、集積回路に相互接続を形成するステップを有するこ
    とを特徴とする集積回路の製造方法。
JP2000245498A 1999-08-30 2000-08-14 二重ダマシン構造を有する集積回路およびその製造工程 Pending JP2001085523A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/385165 1999-08-30
US09/385,165 US6313025B1 (en) 1999-08-30 1999-08-30 Process for manufacturing an integrated circuit including a dual-damascene structure and an integrated circuit

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009038940A Division JP2009135518A (ja) 1999-08-30 2009-02-23 相互接続の製造方法

Publications (1)

Publication Number Publication Date
JP2001085523A true JP2001085523A (ja) 2001-03-30

Family

ID=23520289

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2000245498A Pending JP2001085523A (ja) 1999-08-30 2000-08-14 二重ダマシン構造を有する集積回路およびその製造工程
JP2009038940A Pending JP2009135518A (ja) 1999-08-30 2009-02-23 相互接続の製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2009038940A Pending JP2009135518A (ja) 1999-08-30 2009-02-23 相互接続の製造方法

Country Status (5)

Country Link
US (1) US6313025B1 (ja)
JP (2) JP2001085523A (ja)
KR (1) KR20010030171A (ja)
GB (1) GB2356974A (ja)
TW (1) TW502423B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6879046B2 (en) * 2001-06-28 2005-04-12 Agere Systems Inc. Split barrier layer including nitrogen-containing portion and oxygen-containing portion

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2368721A (en) * 2000-06-16 2002-05-08 Agere Syst Guardian Corp Integrated circuit with damascene structure and capacitor
US6762087B1 (en) 2000-06-16 2004-07-13 Agere Systems Inc. Process for manufacturing an integrated circuit including a dual-damascene structure and a capacitor
US7183222B2 (en) * 2000-09-01 2007-02-27 Cypress Semiconductor Corporation Dual damascene structure and method of making
DE10201448A1 (de) * 2002-01-16 2003-07-24 Infineon Technologies Ag Durchgangskontakt und Verfahren zum Herstellen desselben
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
US7009281B2 (en) * 2003-03-14 2006-03-07 Lam Corporation Small volume process chamber with hot inner surfaces
US7232766B2 (en) * 2003-03-14 2007-06-19 Lam Research Corporation System and method for surface reduction, passivation, corrosion prevention and activation of copper surface
US7217649B2 (en) * 2003-03-14 2007-05-15 Lam Research Corporation System and method for stress free conductor removal
JP2005197602A (ja) * 2004-01-09 2005-07-21 Renesas Technology Corp 半導体装置およびその製造方法
JP2006332123A (ja) * 2005-05-23 2006-12-07 Toshiba Corp 半導体装置の製造方法
TWI445225B (zh) * 2011-11-07 2014-07-11 Voltafield Technology Corp 磁阻元件結構形成方法
US9660100B2 (en) * 2015-02-06 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2016173392A (ja) 2015-03-16 2016-09-29 株式会社東芝 光反射型リソグラフィマスク、その製造方法、マスクデータの生成方法、およびマスクブランク

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3034538B2 (ja) * 1989-09-21 2000-04-17 ソニー株式会社 配線構造の形成方法
US5091289A (en) * 1990-04-30 1992-02-25 International Business Machines Corporation Process for forming multi-level coplanar conductor/insulator films employing photosensitive polyimide polymer compositions
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
JPH08316309A (ja) * 1995-05-12 1996-11-29 Sony Corp 半導体装置の製造方法
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
GB2325083B (en) * 1997-05-09 1999-04-14 United Microelectronics Corp A dual damascene process
US5877076A (en) * 1997-10-14 1999-03-02 Industrial Technology Research Institute Opposed two-layered photoresist process for dual damascene patterning
US5935762A (en) * 1997-10-14 1999-08-10 Industrial Technology Research Institute Two-layered TSI process for dual damascene patterning
JP3183238B2 (ja) * 1997-11-27 2001-07-09 日本電気株式会社 半導体装置の製造方法
US6291334B1 (en) * 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
FR2777697B1 (fr) * 1998-04-16 2000-06-09 St Microelectronics Sa Circuit integre avec couche d'arret et procede de fabrication associe
GB2340302B (en) * 1998-07-29 2000-07-26 United Microelectronics Corp Method of manufacture using dual damascene process
US6346454B1 (en) * 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6879046B2 (en) * 2001-06-28 2005-04-12 Agere Systems Inc. Split barrier layer including nitrogen-containing portion and oxygen-containing portion

Also Published As

Publication number Publication date
GB2356974A (en) 2001-06-06
GB0019489D0 (en) 2000-09-27
KR20010030171A (ko) 2001-04-16
US6313025B1 (en) 2001-11-06
JP2009135518A (ja) 2009-06-18
TW502423B (en) 2002-09-11

Similar Documents

Publication Publication Date Title
JP5334616B2 (ja) 相互接続を作製するための方法
US6083822A (en) Fabrication process for copper structures
JP2009135518A (ja) 相互接続の製造方法
US6509258B2 (en) Etch stop in damascene interconnect structure and method of making
US5055423A (en) Planarized selective tungsten metallization system
US6573572B2 (en) Damascene structure and method of making
US6187663B1 (en) Method of optimizing device performance via use of copper damascene structures, and HSQ/FSG, hybrid low dielectric constant materials
JPH1174356A (ja) 改良二重ダマスク構造体
US6468898B1 (en) Method of manufacturing semiconductor device
KR20020074202A (ko) 알루미늄, 구리, 금 및 은 야금을 위한 시드층을 제공하기위한 프로세스
JP2000040741A (ja) 感光性ポリマーを使用するデュアルダマシン工程による金属配線の形成方法
US6686273B2 (en) Method of fabricating copper interconnects with very low-k inter-level insulator
JP2003179136A (ja) デュアルダマシン半導体製造のためのマスク層及び相互接続構造
US20020098673A1 (en) Method for fabricating metal interconnects
US20020160604A1 (en) Double-layered low dielectric constant dielectric dual damascene method
US8158520B2 (en) Method of forming a via structure dual damascene structure for the manufacture of semiconductor integrated circuit devices
GB2325083A (en) A dual damascene process
US6204096B1 (en) Method for reducing critical dimension of dual damascene process using spin-on-glass process
KR100626935B1 (ko) 금속배선 구조 및 그 제조 방법
US6352919B1 (en) Method of fabricating a borderless via
KR100548548B1 (ko) 플러그 형성 후에 층간 절연막을 증착하는 다층 금속배선의 형성 방법
JP2002043433A (ja) 二重ダマシーン構造およびコンデンサを有する集積回路を製造するためのプロセス
KR100458589B1 (ko) 반도체 소자 제조 방법
JP2000183167A (ja) 半導体装置の製造方法
JP2004128256A (ja) 多層構造半導体素子の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041227

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050325

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050330

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050627

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051222

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060220

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20060310

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080416

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080421

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090122

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090223