KR20020074202A - 알루미늄, 구리, 금 및 은 야금을 위한 시드층을 제공하기위한 프로세스 - Google Patents

알루미늄, 구리, 금 및 은 야금을 위한 시드층을 제공하기위한 프로세스 Download PDF

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Abstract

집적 회로의 성능을 개선하는 구조 및 방법이 제공된다. 본 구조 및 방법은 집적 회로를 위해 금속 선(120)의 선택적인 피착 후에 저 에너지 이온 식재를 사용하여 모두 형성된 확산 장벽(114) 및 시드층(116)을 포함한다. 본 발명의 교시에 따라, 금속 선의 선택적인 피착은 화학 기계적 평탄화(CMP)를 다수 회 할 필요를 없앤다. 본 발명의 저 에너지 이온 식재는 확산 장벽 및 시드층의 별도 배치를 가능하게 한다. 잔여 레지스트는 웨이퍼 표면 상의 확산 장벽 및 시드층을 원하지 않는 영역으로부터 제거하는데 사용될 수 있다.

Description

알루미늄, 구리, 금 및 은 야금을 위한 시드층을 제공하기 위한 프로세스{PROCESS FOR PROVIDING SEED LAYERS FOR ALUMINIUM, COPPER, GOLD AND SILVER METALLURGY}
<관련출원>
본 출원은 이하 동시 출원되고 공동으로 양수된 출원이고, 본 명세서에서 참조로서 포함되며 명칭이 "구리, 은, 금 및 다른 금속으로부터 집적 회로 와이어링을 생성하는 방법 및 장치(Method and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals)"인 대리인 사건 번호 303.618US1과, 명칭이 "집적 회로에서 구리 접속을 생성하는 방법(Method for making copper interconnects in integrated circuits)"인 대리인 사건 번호 303.648US1에 관련된 것이다. 본 출원은 이하 동시계류 중이고 공동으로 양수된 출원이고, 본 명세서에서 참조로서 포함된 미국 출원 제09/128,859호이고 발명의 명칭이 "집적 회로에서 구리 야금(Copper metallurgy in integrated circuits)"인 대리인 사건 번호 303.473US1에 더 관련되어 있다.
ULSI 시대에 반도체 프로세싱 산업이 직면한 주요 문제 중 하나는 와이어링 수준에서 용량성-저항 손실의 문제이다. 이로 인해 와이어링 수준의 저항을 감소시키고 용량성 부하를 낮추는데 큰 영향을 준다. 초기부터 산업은 와이어링을 위한 알루미늄 및 알루미늄 합금에 의존해왔다. 이와 같이, 산업은 수년 동안 폴리이미드가 단일 판매자(IBM)에 의해 다수의 제품에서 사용되었지만, 특선 절연체로서의 SiO2에 주로 의존해왔다. 용량성 저항 문제는 기술이 계속 진보되면서 점점 심각해졌다. 차원(dimensions)이 감소할수록 최소 라인 공간 조합이 감소하여, 설계자가 개선된 접지 법칙을 이용하면 용량 및 저항 모두가 증가한다.
전도성을 개선하기 위해서, 구리 또는 은 또는 금 야금이 현재 사용되고 있는 알루미늄 야금을 대체할 수 있는 것으로 다수의 연구자에 의해 제안되어 왔다. 제안된 이 야금의 개발에서 다수의 잠재적인 문제에 직면해왔다. 이러한 주요 문제 중의 하나는 실리콘 및 SiO2모두를 통한 구리의 급속한 확산이다. 구리와 금의 공지된 정합 균형 효과가 있는 이는 SiO2절연체로부터 야금을 분리하기 위해 라이너를 사용하는 제안을 이끌어내었다.
예를 들면, 카렌 홀로웨이와 피터 엠. 프라이어에 의해 저술된 문헌인 "구리와 실리콘 사이의 확산 장벽으로서의 탄탈륨(Tantalum as a diffusion barrier between copper and silicon)," Appl. Phys. Letter vol.57, No.17, 1990년 10월 22일, 1736-1738쪽은 탄탈륨 금속 라이너의 사용을 제안한다. 티. 로센과 제이. 더블유. 메이어에 의해 저술된 다른 문헌인 "Cu-Ti 합금/이중층 구조의 질화에 의한 구리의 캡슐화(Encapsulation of copper by nitridation of Cu-Ti alloy/Bilayer structures)," 야금 코팅 및 박막에 대한 국제 학술회의, 캘리포니아 샌디에고, 1997년 4월 21-25일, 초록 제H1.03호, 309쪽은 라이너로서 CuTi와 같은 화합물을 사용하는 것을 제안한다. 비 에스.씨.렌, 알.이.헐리, 엔.맥쿠스커, 디.더블유.맥닐, 비.엠.암스트롱 및 에이치.에스.갬블에 의해 공개된 다른 문헌인 "MOS 캐패시터 구조를 사용하여 구리 확산에 대한 확산 장벽 재료의 성능 조사[An investigation into the performance of diffusion barrier materials against copper diffusion using metal-oxide-semiconductor(MOS) capacitor structures]," Solid-state Electronics 43(1999) 1045-1049쪽은 라이너로서 TaN과 같은 화합물을 사용하는 것을 제안한다. 그러나, 이러한 방식은 최소 라인 공간 감소라는 상술한 문제를 완전히 해결하지 못한다. 그러므로, 금속 라인의 수축 라인 크기와 라이너 조합은 용량 및 저항 모두를 다시 증가시킨다.
동시에 용량성 부하 영향을 고려한 다른 조사에서 SiO2절연체에 대한 가능한 대체로서 불화 폴리이미드와 같은 다양한 폴리머를 연구해왔다. 이러한 수 개의 재료는 SiO2절연체보다 상당히 낮은 유전상수를 갖는다. 그러나, SiO2의 경우에서처럼, 구리 야금에서 부적합 문제가 발견되었다. 예를 들면, 디.제이.고드베이, 엘.제이.버클리, 에이.피.퍼디 및 에이.더블유.스노우에 의해 제시된 "유기 폴리머 저항 및 수준간 유전체의 구리 확산(Copper diffusion in organic polymer resists and inter-level dielectrics)," 야금 코팅 및 박막에 대한 국제 학술회의, 캘리포니아 샌디에고, 1997년 4월 21-25일, 초록 제H2.04호 313쪽에서는 폴리이미드 및 많은 다른 폴리머가 경화 프로세스 중에 구리와 반응하여 전도성 산화물 CuO2를 형성하고, 이는 폴리머내에 분산된다. 그리고나서, 이는 폴리머의 효과적인 유전 상수를 상승시키고 많은 경우에 폴리머의 전도성을 증가시킨다. 또한, 구리, 은 또는 금의 모든 이러한 금속의 반응성 이온 에칭(RIE)이 가장 어렵다는 것이 발견되었다.
연구자에 의한 다른 방식들은 저 유전 상수 절연체와 알루미늄 와이어링을 계속 사용하기 위한 방법을 계속 연구해왔다. 이는 주어진 선 사이 공간에서 용량성 부하를 감소시킬 것이지만 보다 넓거나 두꺼운 선을 요구한다. 보다 두꺼운 선을 사용하는 것은 두께 증가에 직접 비례하여 용량성 부하를 증가시킬 것이다. 그리하여 어느 정도까지, 용량성 부하 효과를 감소시키는 목적을 이루지 못한다. 그러므로, 보다 두꺼운 선의 사용은 가능한 한 방지되어야 한다. 선의 저항성은 단면적에 직접 비례하므로, 두껍게 생성될 수 없으면 이는 넓게 생성되어야 한다. 그러나, 선이 넓게 생성된다면, 보다 적은 와이어링 채널이 각 금속 수준에 제공될 것이다. 동일한 수의 와이어링 채널을 얻기 위해서, 추가적인 수준의 금속이 제공되어야 한다. 이는 칩 단가를 증가시킨다. 그러므로, 이 방식을 따라야만 한다면, 저비용 프로세스 시퀀스를 반드시 사용해야 한다.
1998년 8월 4일에 출원되고 발명의 명칭이 "집적 회로의 구리 야금(Copper metallurgy in integrated circuit)"인 동시계류중인 출원 제09/128,859호에서 본발명의 발명자에 의해 제안된 한가지 방식은 폴리머 절연체에 구리를 사용하는데 관련된 다른 많은 문제를 해결하는 방법을 제안한다. 이 프로세스는 폴리머 또는 발포 절연체가 사용될 수 있도록 설계되었고, 각 층의 표면 상에 원치 않는 구리를 화학 기계적 연마(CMP) 또는 유사한 평탄화 프로세스로 제거하는 것이 필요하다. 그러나, 이 방법은 세심한 프로세스 제어를 요구하여 추가 비용을 발생시킨다. 하층을 형성하기 위해서 이온화 스퍼터링을 사용하고 구리가 없어야하는 영역에 하부 습층을 형성하기 위해 제트 증착을 사용하는 방법을 제안하는 키에 안 및 레오나드 포비스에 의한 1998년 2월 27일에 출원된 미국출원 제09/032,197호인 "집적 회로에서 구리 및 다른 금속 접속을 생성하는 방법(Method for making copper and other metal interconnections in integrated circuits)"인 동시 계류 출원에서 다른 방식이 제공된다. 구리는 이온화된 마그네슘 스퍼터링으로 피착되고 수소 어닐링된다. 과잉 구리는 전술한 출원에서처럼 CMP에 의해 제거된다.
트렌치와 시드층을 동시에 정의하도록 많은 CMP 프로세스를 제거하고 리프트오프를 사용한 동시계류중이고 1998년 9월 1일에 출원된 발명의 명칭이 "산화 저항 폴리머층이 있는 집적 회로(Integrated circuit with oxidation resistant polymeric layer)"인 미국출원제09/145,012호의 발명자에 의해 다른 프로세스가 설명되었다. 또한, 상감 또는 이중 상감 프로세스에서 금속층의 선택적인 피착 이전에 원하지 않는 시드 재료를 제거하기 위해 CMP 프로세스를 필요로 하는 동시계류중이고 1999년 3월 1일에 출원된 발명의 명칭이 "집적 회로의 도전성 구조(Conductive structures in integrated circuits)"인 미국출원제09/259,849호에 하나의 프로세스가 설명되었다.
CMP의 사용은 국지적 비평탄성을 감소시키는데 효과적인 것이 판명되었다. 그러나, 절연체의 넓은 선에서 연장성 오목화 및 절연체의 코너의 곡선화가 통상 발생한다. 더미 구조 및 작은 크기를 사용하여 정규 구조를 유지함으로써, 거의 평탄한 표면으로 수준을 평탄화할 수 있는 것이 발견되었다. 그러나, 이러한 기술의 사용은 비싸고 일부 경우에는 밀도 또는 성능에 불이익이 있다. 그러나, 일반적으로 밀도 불이익이 전혀 또는 거의 없이 이 방법을 사용하여 금속 수준 이전의 구조를 평탄화하는 것이 가능하다. 요시 사카참 다이아몬드 및 밸러리 엠. 듀빈이 저술한 "ULSI(ultra-large scale-integration) 야금을 위한 구리 무전극 피착 기술(Copper electroless deposition technology for ULSI metalization)," Microelectronic Engineering 33(1997) 47-58쪽 문헌에서 무전해 도금을 사용이 제안되었지만, 장벽층과 시드층을 모두 얻기 위한 단순한 프로세스가 이 기술의 비용 효과를 개선하기 위해 필요하다. 고 에너지[10-20 킬로전자볼트(KEV)] 이온 식재를 사용하여 폴리이미드와 실리콘 표면을 시딩하기 위한 하나의 기술이 에스. 반사리, 디.케이.수드 및 알.비.즈무드가 저술한 문헌 "구리 이온 식재로 시딩된 실리콘 상의 선택적인 무전극 구리 도금(Selective electroless copper plating on silicon seeded by copper ion implantation)," Thin Solid Films V253(1994) 391-394쪽에 제시되었다. 그러나, 이 프로세스는 장벽 및/또는 접착층이 요구되는 제품 구조에 실시할 수 있는 것으로 판명되지는 않았다.
이하의 설명에서 자명해진 상술한 이유와 다른 이유로 인해, 비아 및 금속선 제조 프로세스와 관련된 문제를 저감시키는 구조 및 방법이 요구된다. 비아 및 금속 선 제조를 위한 이러한 구조 및 방법은 효율적이 되어야 하고 제조 설계 규칙이 축소해도 집적 회로의 보다 좋은 성능에 대한 요구를 수용해야 한다.
본 발명은 집적 회로에 관한 것으로서, 특히 집적 회로 야금을 위한 시드층을 제공하기 위한 구조 및 방법에 관한 것이다.
도 1A-1K는 본 발명의 교시에 따라 비아 및 금속 선을 형성하기 위한 여러 프로세스 단계의 일실시예를 도시하는 도면.
도 2A-2K는 본 발명의 교시에 따라 비아 및 금속 선을 형성하기 위한 여러 프로세스 단계의 다른 실시예를 도시하는 도면.
도 3A-3K는 본 발명의 교시에 따라 비아 및 금속 선을 형성하기 위한 여러 프로세스 단계의 다른 실시예를 도시하는 도면.
도 4A-4L은 본 발명의 교시에 따라 비아 및 금속 선을 형성하기 위한 여러 프로세스 단계의 다른 실시예를 도시하는 도면.
도 5는 본 발명의 교시에 따라 형성된 집적 회로를 도시하는 도면.
도 6은 본 출원에서 설명된 임의의 실시예에 따라 형성된 집적 회로의 일부를 포함하는 시스템의 일실시예를 도시하는 도면.
본 발명에서 제기하고 있는 집적 회로 크기 및 성능에 관한 상술한 문제, 비아 및 금속 선 형성 프로세스, 및 다른 문제들은 다음의 상세한 설명으로부터 이해될 것이다. 본 발명의 구조 및 방법은 모두 집적 회로를 위한 금속 선의 선택적인 피착 이후 저 에너지 이온 식재를 사용하여 형성된 집적 회로의 확산 장벽 및 시드층을 포함한다. 본 발명의 교시에 따라, 금속 선의 선택적인 피착은 다중 화학 기계적 평탄화(CMP) 단계가 필요없게 된다. 본 발명의 저 에너지 이온 식재는 확산 장벽 및 시드층 모두의 고유한 배치를 가능하게 한다. 잔여 레지스트는 웨이퍼 표면 상의 원하지 않는 영역으로부터 확산 장벽 및 시드층을 제거하기 위해 사용될 수 있다.
본 발명의 도시적인 특정 실시예는 집적 회로에 확산 장벽 및 시드층을 생성하는 방법을 포함한다. 이 방법은 절연재를 패턴화하여 평탄화된 표면의 다수의 제1 레벨 비아까지 개공하는 절연층의 다수의 트렌치를 정의한다. 장벽/접착층은, 예를 들면 100 내지 800 전자볼트(eV) 이온 식재인 저 에너지 이온 식재를 사용하여 다수의 트렌치에 피착된다. 시드층은 저 에너지 이온 식재를 사용하여 다수의 트렌치에 장벽/접착층상에 피착된다. 이 새로운 방법은 알루미늄, 구리, 금 및/또는 은 금속 접속의 형성을 더 수용한다.
본 발명의 이하 설명에서, 본 명세서의 일부이고 도시를 위해 본 발명이 실시된 특정 실시예를 도시하는 첨부된 도면에 참조부호가 부여되었다. 이러한 실시예는 당업자가 본 발명을 실시할 수 있을 정도로 상세하게 설명되었다. 다른 실시예도 이용될 수 있고, 본 발명의 범주를 벗어남없이 구조적, 논리적, 전기적인 변형이 이루어질 수 있다.
이하, 설명에서 사용된 웨이퍼 및 기판이라는 용어는 본 발명의 집적 회로(IC) 구조를 형성하기 위한 노출된 표면을 갖는 임의의 구조를 포함한다. 기판이라는 용어는 반도체 웨이퍼를 포함하는 것으로 이해된다. 기판이라는 용어는 또한 프로세스 중에 반도체 구조를 지칭하는데 사용될 수 있고, 그 위에 제조된 다른 층을 포함할 수 있다. 기판은 도핑된 반도체 및 도핑되지 않은 반도체, 비저 반도체 또는 절연체에 의해 지지되는 에피텍셜 반도체층은 물론 당업자에게 공지된 다른 반도체 구조를 포함한다. 절연체라는 용어는 당업자에 의해 도체로 일반적으로 지칭되는 재료보다 전기적 도전율이 낮은 임의의 재료를 포함하는 것으로 정의된다. 그러므로, 이하 상세한 설명은 한정하는 의미로 해석되지 않는다.
본 명세서에서 설명되는 것은 와이어링 수준에서 감소된 용량 및 저항 손실을 달성하기 위한 저비용 프로세스이다. 본 발명은 야금의 수준이 몇 회 사용되는지에 상관없이 제1 레벨 비아의 형성과 관련된 단지 한번의 완전한 CMP 평탄화를 요구한다. 각 금속 수준 상의 불가결한 일소 CMP 단계는 한 프로세스 시퀀스에서 사용된다. 이 프로세스는 차후 무전해 도금되거나 또는 선택적인 CVD 또는 임의의 다른 선택적인 피착 프로세스에 의해 피착될 수 있는 알루미늄, 구리, 은, 금 또는 임의의 다른 재료를 가지고 사용될 수 있다. 폴리이미드, 다른 폴리머 또는 발포 폴리머가 절연체로서 사용될 수 있다. 이는 사용되는 금속과 절연 스택이 호환가능하다면 산화물 또는 다른 비유기 절연 구조를 가지고 사용될 수도 있다. 이는 에어 브리지 구조를 형성하기 위해서도 사용될 수 있다. 이 프로세스는 시드층과 함께 접착 및/또는 장벽층 모두를 피착하기 위해 저 에너지 이온 식재를 사용한다. 이는 식재 영역을 정의하기 위해 차단층으로서 상감 트렌치를 정의하는 레지스트층을 사용하는 것과 연결된다. 저 에너지 식재는 장벽/접착 및 시드층의 별개 층의배치를 가능하게 한다. 트렌치 및 시드층 모두를 정의하는데 동일한 레지스트층을 사용하는 것은 프로세스의 저 비용 구현이 가능하게 한다.
구리 및 폴리이미드를 사용하는 금속 접속 실시예
도 1A-1K는 본 발명의 교시에 따라 집적 회로에 금속 접속 및/또는 와이어링 구조의 형성을 위한 새로운 방법을 도시한다. 새로운 방법은 저 에너지 이온 식재를 사용한 집적 회로의 장벽/접착층 및 시드층의 새로운 형성을 포함한다. 또한, 새로운 방법은 집적 회로를 위해 구리, 은, 알루미늄 또는 금 접속을 생성하는 새로운 방법도 포함한다.
도 1A는 집적 회로 구조, 즉 기판에 형성된 다수의 반도체 장치를 갖는 집적 회로의 일부를 도시한다. 도 1은 장치 구조가 기판에 형성되고 장치 구조에 접촉 구조가 자리잡은 후의 구조를 도시한다. 당업자는, 예를 들면 트랜지스터인 다수의 반도체 구조가 기판에 형성될 수 있는 방식을 본 개시로부터 알 수 있을 것이다. 당업자는 기판의 주어진 반도체 장치에 연결하는 접촉 구조가 형성될 수 있는 방식을 본 개시로부터 알 수 있을 것이다. 예를 들면, 도 1A는, 예를 들면 트랜지스터(101A, 101B)인 다수의 장치 구조가 기판(100)에 형성된 후의 구조를 도시한다. 절연층(102)은 다수의 반도체(101A,101B)에 피착된다. 절연층(102)의 피착은 100 내지 500 옹스트롬(Å) 범위의 두께를 갖는 Si3N4층 피착을 포함할 수 있다. 이 절연층은 이후 프로세싱 단계로부터 발생되는 불순물에 대한 부가적인 장벽으로서도 작용할 것이다. 접촉홀(105A,105B)이 포토리소그래피 기술을 사용하여 다수의 장치 구조(101A, 101B)까지 개공된다. 당업자는 본 개시로부터 접촉홀(105A, 105B)를 생성하기 위해 포토리소그래피 기술이 사용될 수 있는 방식을 이해할 것이다. 본 발명의 일실시예에서, 티타늄 실리사이드 라이너(106A, 106B)가 화학적 기상 피착(CVD)과 같은 프로세스를 통해 접촉홀(105A, 105B)에 배치된다. 다음으로, 텅스텐 비아(107A, 107B)가 접촉홀(105A, 105B)에 피착된다. 텅스텐 비아(107A, 107B)는 CVD 프로세스를 사용하는 것과 같은 임의의 적절한 기술을 사용하여 접촉홀에 피착될 수 있다. 그리고나서, 과잉 텅스텐은 평탄화된 표면(109)을 형성하기 위해 화학 기계적 평탄화(CMP) 또는 다른 적절한 프로세스에 의해 웨이퍼 표면으로부터 제거된다.
도 1B에 도시된 것처럼, 제1 폴리머층(108) 또는 제1 폴리이미드층(108)이 웨이퍼 표면에 피착된다. 제1 폴리머층(108)은, 예를 들면 본 명세서에 참조로서 포함된 동시계류중이고 공동으로 양수된 발명의 명칭이 "집적 회로의 구리 야금(Copper metallurgy in integrated circuits)"인 미국특허출원 제09/128,859호에 설명된 프로세스 및 재료를 사용하여 피착될 수 있다. 일실시예에서, 제1 폴리머층(108)의 피착은 발포 폴리머층(108)의 피착을 포함한다. 일실시예에서, 제1 폴리이미드층(108)은 피착되고 경화되어, 경화 후에 5000Å 두께의 폴리머층(108)을 형성한다. 당업자는 본 개시로부터 본 발명이 이에 한정되는 것이 아니라, 제1 폴리이미드층(108) 또는 절연층/재(108)가 제1 레벨 금속 패턴을 형성하기에 알맞은 다른 적절한 두께로 피착될 수 있다는 것을 알 것이다. 제1 폴리이미드층(108) 또는 제1 절연층/재(108)는, 예를 들면 평탄화된 표면(109)의 텅스텐 비아(107A,107B)인 다수의 제1 레벨 비아까지 개공한 제1 절연층(108)의 다수의 트렌치(110)를 정의하도록 패턴화된다. 즉, 제1 레벨 금속 패턴(110)이 포토레지스트의 마스크층(112)에서 정의되고 나서, 제1 폴리이미드층(108)이, 예를 들면 반응성 이온 에칭(RIE)인 임의의 적절한 프로세스를 사용하여 에칭되어, 제1 레벨 금속 패턴(110)이 폴리이미드에 정의된다. 본 발명의 교시에 따르면, 잔여 포토레지스트층(112)이 다수의 트렌치(110)의 외부의 다수의 영역(113)의 제1 절연층(108) 상에 남는다. 그 구조는 이제 도 1B에 도시된 것과 같다.
도 1C에 도시된 것처럼, 제1 장벽/접착층(114)은 저 에너지 이온 식재를 사용하여 다수의 트렌치(110)에 피착된다. 본 발명의 교시에 따른 일실시예에서, 장벽/접착층(114)의 피착은 약 5 내지 100Å 두께를 갖는 지르코늄층(114)의 피착을 포함한다. 대안적 실시예에서, 장벽/접착층(114)의 피착은 티타늄 및/또는 하프늄의 장벽/접착층(114)의 피착을 포함한다. 일실시예에서, 지르코늄(114) 피착층의 피착은 약 50Å 두께를 갖는 지르코늄층(114)의 피착을 포함한다. 이는 지르코늄의 1017이온 식재, 즉 제곱 센티미터(cm2)당 1017이온의 지르코늄을 사용하여 달성될 수 있다. 본 발명의 교시에 따르면, 지르코늄층(114)은 화살표(111)로 표시된 것처럼 가변 각도 식재(∝)를 사용하여 폴리머층(108)의 트렌치(110)의 표면에 100 전자볼트(eV)에 식재되고, 식재각은 웨이퍼 표면에 직각으로부터 15도 벗어나게 변경된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 평탄화된 표면(109)에 직각으로부터 약 15도 벗어나게 식재각이 변경되는 가변 각도 식재 사용으로 다수의 트렌치(110)의 모든 표면에 장벽/접착층(114)을 피착한다. 그 구조는 이제 도 1C에 도시된 것과 같다.
도 1D에서, 제1 시드층(116)은 저 에너지 이온 식재를 사용하여 제1 장벽/접착층(114)상에 접착된다. 본 발명의 광의의 교시에 따르면, 장벽/접착층(114) 상에 시드층(116)의 피착은 알루미늄. 구리, 은 및 금을 포함하는 그룹으로부터 선택된 시드층(116)을 피착하는 것을 포함한다. 그러나, 본 발명의 교시에 따르면, 시드층(116)의 피착은 약 100Å 두께의 구리층(116)의 피착을 포함한다. 이는 8 x 1016구리 이온 식재를 사용하여 달성될 수 있다. 본 발명의 교시에 따르면, 저 에너지 이온 식재 사용은 폴리머층의 트렌치(110)의 표면에 100 전자볼트(eV)로 구리층(116)을 식재하는 것을 포함한다. 또한, 화살표(115)로 표시된 것처럼 구리층(116)은 웨이퍼 표면에 직각인 각도로 식재된다. 당업자가 본 개시로부터 알 수 있는 것처럼, 평탄화된 표면에 직각으로 구리층(116)을 식재하는 것은 구리 시드층(116)이 다수의 트렌치(110)의 하면에 남기고 다수의 트렌치(110)의 측면(117)에 훨씬 적게 남긴다. 일실시예에서, 선택적인 알루미늄층(121)이 구리 시드층(116)에 다시 100 전자 볼트(eV)의 저 에너지 이온 식재를 사용하여 피착된다. 선택적인 알루미늄층(121)은 약 50Å의 두께를 갖도록 피착된다. 이는 웨이퍼 표면에 직각으로 알루미늄 3 x 1016이온 식재를 사용하여 달성될 수 있다. 당업자가 본 개시로부터 알 수 있는 것처럼, 알루미늄층(121)은 이후 프로세싱 단계 이전에 구리 시드층(116)을 산화로부터 보호하기 위해 사용된다. 이 구조는 이제도 1D에 도시된 것과 같다.
도 1E는 프로세스 단계의 다음 시퀀스 이후의 구조를 도시한다. 당업자가 본 개시로부터 알 수 있는 것처럼, 잔여 포토레지스트층(112)은 장벽/접착층(114), 시드층(116) 및 알루미늄층(121)을 위한 식재 영역을 정의하는 차단층으로서 작용했다. 잔여 포토레지스트층(112)은 이제 본 개시로부터 당업자가 알 수 있는 것처럼 습식 스트립 프로세스를 사용하여 제거된다. 본 발명의 교시에 따르면, 잔여 포토레지스트층(112)의 제거는 원하지 않는 알루미늄층(121), 원하지 않는 시드층(116), 및 원하지 않는 장벽/접착층(114)을, 예를 들면 제1 절연층(108)의 상면(119) 상의 트렌치(110) 외의 다수의 영역(113)으로부터 제거하는 것으로 포함한다. 이 구조는 이제 도 1E에 도시된 것과 같다.
도 1F에서, 금속성 도체(120) 또는 다수의 제1 레벨 금속 선(120)이 다수의 트렌치(110)의 시드층(116) 위에 피착된다. 본 발명의 교시에 따르면, 금속성 도체(120) 또는 다수의 제1 레벨 금속 선(120)은 피착된 시드층(116)의 유형에 따라 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된다. 본 실시예에 따르면, 금속성 도체(120) 또는 다수의 제1 레벨 금속선(120)은 다수의 구리 금속선(120) 또는 제1 레벨 구리 금속선(120)이 제1 절연층(108)의 상면(119)상에 형성되지 않도록 구리 시드층(116) 상에 선택적으로 형성된다. 일실시예에서, 금속성 도체(120) 또는 다수의 제1 레벨 금속 선(120)은 선택적인 CVD 프로세스를 사용하여 피착된다. 다른 실시예에서, 금속성 도체(120) 또는 다수의 제1 레벨 금속 선(120)을 시드층(116)에 피착하는 것은 금속성 도체(120)를 무전해 도금을 사용하여 피착하는 것을 포함한다. 무전극 구리 도금은 제1 절연층(108)의 상면(119)까지 다수의 트렌치(110)를 충전할 수 있도록 구리를 피착하는데 사용된다.
도 1G에 도시된 것처럼, 프로세스 시퀀스는 다층 와이어링 구조의 임의의 수의 차후 금속층을 계속 형성할 수 있다. 도 1G는 프로세싱 단계의 다음 시퀀스 이후의 구조를 도시한다. 도 1G에서, 이중 상감 프로세스는 제1 내지 제2 레벨의 비아 및 제2 레벨 야금을 정의하고 충전하기 위해 사용된다. 이렇게 하기 위해서, 제2 폴리머층(124) 또는 제2 폴리이미드층(124)은, 예를 들면 금속성 도체(120) 또는 다수의 제1 레벨 금속 선(120)인 웨이퍼 표면 및 제1 폴리머층(108)에 피착된다. 제2 폴리머층(124)은, 예를 들면 본 명세서에 참조로서 포함되고 동시계류중이고 공동으로 양수된 발명의 명칭이 "집적 회로의 구리 야금(Copper metallurgy in integrated circuits)"미국특허출원 제09/128,859호에 설명된 프로세스와 재료를 사용하여 유사하게 피착될 수 있다. 일실시예에서, 제2 폴리머층(124)의 피착은 발포 제2 폴리머층(124)의 피착을 포함한다. 일실시예에서, 제2 플리머층(124)은 피착되고 경화되어, 경화 후에 10,000Å 두께의 제2 폴리머층을 형성한다. 본 개시로부터 당업자가 알 수 있는 것처럼, 본 발명은 이에 한정되지 않고, 제2 폴리머층(124) 또는 제2 절연층/재(124)는, 예를 들면 제2 레벨 비아인 제1 내지 제2 레벨 비아, 및 다수의 제2 레벨 금속 선을 형성하기에 적절하게 임의의 적절한 두께로 피착될 수도 있다. 제2 폴리머층(124) 또는 제2 절연층/재(124)는 금속성 도체(120) 또는 다수의 제1 레벨 금속선(120)까지 개공된 상기 제2 절연층/재(124)의 제2 레벨 비아 및 다수의 제2 레벨 금속 선을 정의하도록 패턴화된다. 즉, 제2 레벨의 비아는 제2 포토레지스트의 마스크층(126)에 정의되고, 제2 폴리머층(124)은, 예를 들면 반응성 이온 에칭(RIE)인 임의의 적절한 프로세스를 사용하여 에칭되어 제2 레벨의 비아 개공(128)은 폴리이미드에서 정의된다. 이중 상감 프로세스를 사용하여, 다수의 제2 레벨 금속선도 포토레지스트의 제2 마스크층(126)에 정의되고 제2 폴리머층(124)은, 예를 들면 반응성 이온 에칭(RIE)인 임의의 적절한 프로세스를 사용하여 다시 에칭되어 제2 레벨의 금속 선 트렌치(130)는 폴리이미드에 정의된다. 본 개시로부터 당업자는 제2 절연층/재(124)에 제2 레벨의 비아 개공(128) 및 제2 레벨의 금속선 트렌치(130)를 패턴화하기 위해 이중 상감 프로세스를 사용하여 포토레지스트층(126)이 마스크되고 노광되어 현상되는 방식을 이해할 것이다.
전술한 바와 같이, 본 발명의 교시에 따르면, 잔여 포토레지스트층(126)은 제2 레벨의 금속 선 트렌치(130)의 외부에 다수의 영역(132)에 제2 절연층/재(124)상에 남아 있게 된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 적절한 플라즈마 및/또는 습식 세정 프로세스가 제2 레벨의 비아 개공(128) 및 제2 레벨의 금속 선 트렌치(130)로부터 모든 오염물을 제거하기 위해 사용된다. 이 구조는 이제 도 1G에 도시된 것과 같다.
도 1H는 프로세싱 단계의 다음 시퀀스 이후의 구조(100)를 도시한다. 도 1H에서, 제2 장벽/접착층(134)은 제2 레벨의 비아 개공(128) 및 제2 레벨의 금속 선 트렌치(130)에 저 에너지 이온 식재를 사용하여 피착된다. 상술한 것처럼, 본 발명의 교시에 따른 일실시예에서, 제2 레벨의 장벽/접착층(134)의 피착은 약 5 내지 100Å의 두께를 갖는 지르코늄층(134)의 피착을 포함한다. 대안적인 실시예에서,제2 장벽/접착층(134)의 피착은 티타늄 및/또는 하프늄의 장벽/접착층(134)의 피착을 포함한다. 일 실시예에서, 지르코늄층(134)의 피착은 약 50Å 두께의 지르코늄층(134)의 피착을 포함한다. 일실시예에서, 이는 지르코늄 1017이온 식재를 사용하여 달성된다. 본 발명의 교시에 따르면, 지르코늄층(134)은, 화살표(125)로 도시된 것처럼, 가변 각도 식재를 사용하여 제2 레벨의 비아 개공(128)의 표면 및 제2 폴리머층(124)의 제2 레벨의 금속선 트렌치(130)에 100 전자볼트(eV)로 식재되는데, 식재각은 웨이퍼 표면의 법선으로부터 15도 벗어나도록 변경된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 웨이퍼 표면의 법선으로부터 약15도 벗어나는 가변 각도 식재를 사용하여 장벽/접착층(134)을 제2 레벨의 비아 개공(128) 및 제2 레벨의 금속 선 트렌치(130)의 모든 표면 상에 피착한다. 이 구조는 이제 도 1H에 도시된 것과 같다.
도 1I는 프로세싱 단계의 다음 시퀀스 이후의 구조(100)를 도시한다. 도 1I에서, 제2 시드층(136)은 저 에너지 이온 식재를 사용하여 제2 장벽/접착층(134) 상에 피착된다. 본 발명의 광의의 교시에 따르면, 제2 시드층(136)을 제2 장벽/접착층(114)에 피착하는 것은 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된 제2 시드층(136)을 피착하는 것을 포함한다. 그러나, 본 발명의 교시에 따르면, 제2 시드층(136)의 피착은 약 100Å 두께를 갖는 제2 구리층(136)의 피착을 포함한다. 일실시예에서, 이는 구리의 8x1016이온 식재를 사용하여 달성된다. 본 발명의 교시에 따르면, 저 에너지 이온 식재 사용은 제2 레벨의 비아 개공(128) 및폴리머층의 표면으로 100 전자볼트(eV)로 구리층(136)을 식재하는 것을 포함한다. 또한, 구리층(136)은 화살표(137)로 도시된 것처럼 웨이퍼의 표면에 직각인 각도로 식재된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 구리층(136)을 평탄화된 표면에 직각으로 식재하는 것은 제2 구리 시드층(136)이 제2 레벨의 비아 개공(128) 및 제2 레벨의 금속선 트렌치(130)의 하면(138)에 남게 하고 제2 레벨의 비아 개공(128) 및 제2 레벨의 금속선 트렌치(130)의 측면(140)에 훨씬 덜 남게 된다. 일실시예에서, 선택적인 알루미늄층(141)은 100 전자볼트(eV)의 저 에너지 이온 식재를 사용하여 다시 제2 구리 시드층(136)에 피착된다. 선택적인 알루미늄층은 약 50Å 두께를 갖도록 피착된다. 일실시예에서, 이는 웨이퍼 표면에 직각으로 알루미늄의 3x1016이온 식재를 사용하여 달성된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 알루미늄층(141)은 이후 프로세싱 단계 이전에 산화되지 않도록 제2 구리 시드층(136)을 보호하기 위해 사용된다.
도 1J는 프로세싱 단계의 다음 시퀀스 이후의 구조를 도시한다. 본 개시로부터 당업자가 알 수 있는 것처럼, 잔여 포토레지스트층(126)은 제2 장벽/접착층(134), 제2 시드층(136) 및 알루미늄층(141)에 대한 식재 영역을 정의하기 위한 차단층으로서 작용해왔다. 본 개시로부터 당업자가 알 수 있는 것처럼, 잔여 포토레지스트층(126)은 이제 습식 스트립 프로세스를 사용하여 제거된다. 본 발명의 교시에 따르면, 잔여 포토레지스트층(126)의 제거는, 예를 들면 제2 절연층(124)의 상면(142) 상의 제2 레벨의 금속 선 트렌치(130)의 외부의 다수의영역(132)으로부터, 원하지 않는 알루미늄층(141), 원하지 않는 시드층(136) 및 원하지 않는 장벽/접착층(134)을 웨이퍼의 표면의 다른 영역으로부터 제거하는 것을 포함한다. 이 구조는 이제 도 1I에 도시된 것과 같다.
도 1K에서, 제2 금속성 도체(144) 또는 제2 코어 도체(144)는 폴리머층의 제2 레벨의 비아 개공(128) 및 제2 레벨의 금속선 트렌치(130)의 제2 시드층(136) 상 및 제2 장벽/접착층(134) 내에 피착되거나 형성된다. 본 실시예에서, 제2 금속성 도체(144) 또는 제2 코어 도체(144)는 구리이지만, 본 발명의 다른 실시예에서 알루미늄, 은 및 금을 포함하는 그룹으로부터 선택될 수 있다. 일실시예에서, 제2 금속성 도체(144) 또는 제2 코어 도체(144)는 선택적인 CVD 프로세스를 사용하여 피착되어 제2 금속성 도체(144) 또는 제2 코어 도체(144)가 제2 절연층(124)의 상면(142) 상에 형성되지 않게 된다. 다른 실시예에서, 제2 시드층(136) 상 및 제2 장벽/접착층(134) 내에 제2 금속성 도체(144) 또는 제2 코어 도체(144)의 피착은 무전해 도금을 사용하여 제2 금속성 도체(144) 또는 제2 코어 도체(144)를 피착하는 것을 포함한다. 무전극 구리 도금은 제2 절연층(124)의 상면(142)까지 제2 레벨의 금속선 트렌치(130)를 충전하도록 구리를 피착하기 위해 사용된다. 그리하여, 제2 장벽/접착층(134), 제2 시드층(136) 및 제2 금속성 도체(144) 또는 제2 코어 도체(144)는, 예를 들면 제1 레벨 금속선(120)인 제1 다수의 도전성 구조 상에 형성되어 이에 연결하는 다수의 제2 레벨 비아 및 다수의 제2 레벨 금속선을 포함하는 제2 다수의 도전성 구조를 구성한다.
알루미늄 금속선 및 산화물 절연체를 사용하는 금속 접속의 실시예
도 2A-2K는 본 발명의 교시에 따라 집적 회로에 금속 접속 및/또는 와이어링 구조의 형성을 위한 새로운 방법을 도시한다. 새로운 방법은 저 에너지 이온 식재를 사용하여 집적 회로에 장벽/접착층 및 시드층의 새로운 형성을 포함한다. 새로운 방법은 또한 집적 회로를 위한 구리, 은, 알루미늄 또는 금 접속을 생성하는 새로운 방법도 포함한다.
도 2A는 도 1A와 결합하여 상술한 것과 같이 집적 회로 구조의 일부, 즉 기판에 형성된 다수의 반도체 장치를 갖는 집적 회로를 도시한다. 즉, 도 2A는 장치 구조가 기판에 형성되고 장치 구조로의 접촉 구조가 배치된 이후의 구조를 도시한다. 도 1A에서, 도 2A는, 예를 들면 트랜지스터(201A, 201B)인 다수의 장치 구조가 기판(200)에 형성된 이후의 구조를 도시한다. 절연층(202)은 다수의 반도체(201A, 201B) 상에 피착된다. 절연층(202)의 피착은 100 내지 500Å 범위의 두께를 갖는 Si2N4층의 피착을 포함한다. 이 절연층은 이후 프로세싱 단계로부터 발생하는 불순물에 부가적인 장벽으로서 작용할 것이다. 접촉홀(205A, 205B)은 포토리소그래피 기술을 사용하여 다수의 장치 구조(201A, 201B)까지 개공된다. 본 개시로부터 당업자는 접촉홀(205A, 205B)을 생성하기 위해 포토리소그래피 기술이 사용될 수 있는 방식을 알 것이다. 본 발명의 일실시예에서, 티타늄 실리사이드 라이너(206A, 206B)는 화학적 기상 피착(CVD)과 같은 프로세스를 통해 접촉홀(205A, 205B)에 배치된다. 다음으로, 텅스텐 비아(207A, 207B)가 접촉홀(205A, 205B)에 피착될 수 있다. 텅스텐 비아(207A, 207B)는 CVD 프로세스사용과 같은 임의의 적절한 기술을 사용하여 접촉홀에 피착될 수 있다. 과잉 텅스텐은 그리고나서 평탄화된 표면(209)을 형성하기 위해서 화학 기계적 평탄화(CMP) 또는 다른 적절한 프로세스에 의해 웨이퍼 표면으로부터 제거된다.
도 2B에 도시된 것처럼, 예를 들면 실리콘 다이옥사이드층(SiO2)인 제1 산화물층(208)은 웨이퍼 표면에 피착된다. 일실시예에서, 제1 산화물층(208)의 피착은 불화 실리콘 산화물층(208)의 피착을 포함한다. 제1 산화물층(208)은, 예를 들면 CVD 프로세스와 같은 임의의 적절한 기술을 사용하여 피착될 수 있다. 일실시예에서, 제1 산화물층(208)은 약 5000Å 두께를 갖도록 피착된다. 당업자가 알 수 있는 것처럼, 본 발명은 이에 한정되지 않고, 제1 레벨 금속 패턴을 형성하기에 적절하게 제1 산화물층(208)은 다른 적절한 두께로 피착될 수 있다. 제1 산화물층(208)은 평탄화된 표면(209)에, 예를 들면 텅스텐 비아(207A, 207B)인 다수의 제1 레벨 비아까지 개공하는 제1 산화물층(208)의 다수의 트렌치(210)를 정의하도록 패턴화된다. 즉, 제1 레벨 금속 패턴(210)은 포토레지스트 마스크층(212)에 정의되고, 제1 산화물층(208)은, 예를 들면 반응성 이온 에칭(RIE)인 임의의 적절한 프로세스를 사용하여 에칭되어, 제1 레벨 금속 패턴(210)은 제1 산화물층(208)에 정의된다. 본 개시로부터 당업자는 임의의 바람직한 제1 레벨 금속 패턴(210)이 포토리소그래피 기술을 사용하여 생성될 수 있다는 것을 알 것이다. 본 발명의 교시에 따라, 잔여 포토레지스트층(212)은 다수의 트렌치(210) 외부의 다수의 영역(213)에 제1 산화물층(208) 상에 남아 있다. 이 구조는 이제 도2B에 도시된 것과 같다.
도 2C에 도시된 것처럼, 제1 장벽/접착층(214)은 저 에너지 이온 식재를 사용하여 다수의 트렌치(210)에 피착된다. 본 발명의 교시에 따른 일실시예에서, 장벽/접착층(214)의 피착은 약 5 내지 100Å 두께를 갖는 지르코늄층(214)의 피착을 포함한다. 대안적인 실시예에서, 장벽/접착층(214)의 피착은 티타늄 및/또는 하프늄의 장벽/접착층(214)의 피착을 포함한다. 일실시예에서, 지르코늄층(214)의 피착은 약 50Å 두께를 갖는 지르코늄층의 피착을 포함한다. 이는 지르코늄의 1017이온 식재를 사용하여 달성될 수 있다. 본 발명의 교시에 따르면, 지르코늄층(214)은 화살표(211)로 나타낸 것처럼 가변 각도 식재(∝)를 사용하여 제1 산화물층(208)의 트렌치(210)의 표면으로 100 전자볼트(eV)에 식재되고, 식재 각은 웨이퍼 표면의 법선으로부터 15도 벗어나도록 변경된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 식재 각(∝)이 웨이퍼 표면의 법선으로부터 약 15도 벗어나게 변경된 가변 각도 식재 사용은 다수의 트렌치(210)의 모든 표면 상에 장벽/접착층(214)을 피착한다. 이 구조는 이제 도 2C에 도시된 것과 같다.
도 2D에서, 제1 시드층(216)은 저 에너지 이온 식재를 사용하여 제1 장벽/접착층(214) 상에 피착된다. 본 발명의 광의의 교시에 따르면, 장벽/접착층(214) 상에 시드층(216)을 피착하는 것은 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된 제1 시드층(216) 피착을 포함한다. 그러나, 본 실시예의 교시에 따르면, 시드층(216)의 피착은 약 110Å 두께를 갖는 알루미늄 구리 합금층(216)의 피착은 포함한다. 이는 약 100 전자볼트(eV)의 저 에너지 이온 식재를 사용하여 약 50Å 두께까지 장벽/접착층(214) 상에 제1 알루미늄층(281)을 피착하여 달성될 수 있다. 구리층(282)이 그리고나서 약 100 eV의 저 에너지 이온 식재를 사용하여 약 10Å 두께까지 제1 알루미늄층(281) 상에 피착된다. 제2 알루미늄층(283)이 그리고나서 약 100 eV의 저에너지 이온 식재를 사용하여 약 50Å 두께까지 구리층(282) 상에 피착된다. 또한, 제1 시드층(216)은 화살표(215)로 도시된 것처럼, 평탄화된 표면에 직각인 각도로 식재된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 평탄화된 표면에 직각으로 제1 시드층(216)을 식재하면, 제1 시드층(216)은 다수의 트렌치(210)의 하면(218)에 남고 다수의 트렌치(210)의 측면(217)에는 훨씬 덜 남게 된다.
도 2E는 프로세싱 단계의 다음 시퀀스 이후의 구조를 도시한다. 본 개시로부터 당업자가 알 수 있는 것처럼, 잔여 포토레지스트층(212)은 장벽/접착층(214) 및 시드층(216)을 위한 식재 영역을 정의하기 위한 차단층으로서 작용해왔다. 본 개시로부터 당업자가 알 수 있는 것처럼, 잔여 포토레지스트층(212)은 이제 습식 스트립 프로세스를 사용하여 제거된다. 본 발명의 교시에 따라, 잔여 포토레지스트층(212)의 제거는, 예를 들면 제1 절연층(208)의 상면(219) 상의 트렌치(210) 외부의 다수의 영역(213)인 웨이퍼 표면의 다른 영역으로부터 원하지 않는 시드층(216) 및 원하지 않는 장벽/접착층(214)의 제거를 포함한다. 이 구조는 도 2E에 도시된 것과 같다.
도 2F에서, 금속성 도체(220) 또는 다수의 제1 레벨 금속 선(220)은 다수의트렌치(210)의 제1 시드층(216) 상 및 제1 장벽/접착층(214) 내에 피착된다. 본 실시예에서, 금속성 도체(220) 또는 다수의 제1 레벨 금속 선(220)은 알루미늄이지만, 본 발명의 다른 실시예에서 금속성 도체(220) 또는 다수의 제1 레벨 금속선(220)은 피착된 시드층(216)의 유형에 따라 구리, 은 및 금을 포함하는 그룹으로부터 선택된다. 일실시예에서, 금속성 도체(220) 또는 다수의 제1 레벨 금속선(220)은 선택적인 CVD 프로세스를 사용하여 피착된다. 다른 실시예에서, 시드층(216) 상에 금속성 도체(220) 또는 다수의 제1 레벨 금속 선(220)을 피착하는 것은 무전해 도금을 사용하여 금속성 도체(220)의 피착을 포함한다. 본 발명의 교시에 따르면, 다수의 제1 레벨 알루미늄 금속 선(220)은 제1 산화물층(208)의 상면(219)까지 다수의 트렌치(210)를 충전하도록 피착된다. 그러므로, 다수의 트렌치(210)에 제1 레벨 알루미늄 금속선(220), 제1 시드층(216) 및 제1 장벽/접착층(214)은 제1 다수의 도전성 구조를 구성한다. 제1 시드층(216)의 구리 구성은 완성된 제1 다수의 도전성 구조에 구리가 적절한 비율이 되도록 조절될 수 있다. 예를 들면, 상술한 실시예에서 알루미늄 구리 샌드위치의 층 두께는 제1 다수의 도전성 구조에 0.7 중량비의 구리를 주도록 설계되었다.
도 2G에 도시된 것처럼, 프로세스 시퀀스는 다층 와이어링 구조에 임의의 수의 차후 금속층을 형성하기 위해 계속될 수 있다. 도 2G는 프로세싱 단계의 다음 시퀀스 이후 구조를 도시한다. 도 2G에서, 이중 상감 프로세스는 제1 내지 제2 레벨의 비아 및 제2 레벨 야금을 정의하고 충전하기 위해 사용된다. 그렇게 하기 위해, 제2 산화물층(224)은, 예를 들면 금속성 도체(220) 또는 다수의 제1 레벨 금속선(220) 및 제1 산화물층(208)인 웨이퍼 표면 상에 피착된다. 일실시예에서, 제2 산화물층(224)의 피착은 제2 불화 실리콘 산화물층(224)의 피착을 포함한다. 일실시예에서, 제2 산화물층(224)은 약 10,000Å 두께를 갖도록 형성된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 본 발명은 이에 한정되지 않고, 제2 산화물층(224)은, 예를 들면 제2 레벨 비아인 제1 내지 제2 레벨의 비아 및 다수의 제2 레벨 금속 선을 형성하기에 적절한 다른 적절한 두께로 피착될 수도 있다. 제2 산화물층(224)은 금속성 도체(220) 또는 다수의 제1 레벨 금속 선(220)까지 개방하는 제2 산화물층(224)에 제2 레벨의 비아 및 다수의 제2 레벨 금속 선을 정의하도록 패턴화된다. 즉, 제2 레벨의 비아는 제2 포토레지스트 마스크층(226)에 정의되고, 예를 들면 반응성 이온 에칭(RIE)인 임의의 적절한 프로세스를 사용하여 에칭되어, 제2 레벨의 비아 개공(228)이 폴리이미드에 정의된다. 이중 상감 프로세스를 사용하여, 다수의 제2 레벨 금속 선은 제2 포토레지스트 마스크층(226)에도 정의되고 제2 산화물층(224)은, 예를 들면 반응성 이온 에칭(RIE)인 임의의 적절한 프로세스를 사용하여 다시 에칭되어, 제2 레벨의 금속 선 트렌치(230)는 제2 산화물층(224)에 정의된다. 본 개시로부터 당업자는 제2 산화물층(224)에 제2 레벨의 비아 개공(228) 및 제2 레벨의 금속 선 트렌치(230)를 패턴화하기 위해 포토레지스트층(226)이 이중 상감 프로세스를 사용하여 마스크되고, 노광되고, 현상될 수 있는 방식을 알 것이다.
전술한 것처럼, 본 발명의 교시에 따르면, 잔여 포토레지스트층(226)은 제2 레벨의 금속 선 트렌치(230)의 외부에 다수의 영역(232)에 제2 산화물층(224)에 남는다. 적절한 플라즈마 및/또는 습식 세정 프로세스는 본 개시로부터 당업자에 의해 알 수 있는 것처럼, 제2 레벨의 비아 개공(228) 및 제2 레벨의 금속 선 트렌치(230)로부터 임의의 오염물을 제거하도록 사용된다. 이 구조는 이제 도 2G에 도시된 것과 같다.
도 2H는 프로세싱 단계의 다음 시퀀스 이후의 구조를 도시한다. 도 2H에서, 제2 장벽/접착층(234)은 저 에너지 이온 식재를 사용하여 제2 레벨의 비아 개공(228) 및 제2 레벨의 금속 선 트렌치(230)에 피착된다. 전술한 바와 같이, 본 발명의 교시에 따라 일실시예에서, 제2 장벽/접착층(234)의 피착은 약 5 내지 100Å 두께를 갖는 지르코늄층(234)의 피착을 포함한다. 대안적 실시예에서, 제2 장벽/접착층(234)의 피착은 티타늄 및/또는 하프늄의 장벽/접착층(234)의 피착을 포함한다. 일실시예에서, 지르코늄층(234)의 피착은 약 50Å 두께를 갖는 지르코늄층(234)의 피착을 포함한다. 일실시예에서, 이는 지르코늄의 1017이온 식재(즉, 제곱 센티미터당 1017이온)를 사용하여 달성된다. 본 발명의 교시에 따르면, 지르코늄층(234)은 화살표(225)에 의해 도시된 것처럼 가변 각도 식재(∝)를 사용하여 제2 폴리머층(224)의 제2 레벨의 비아 개공(228) 및 제2 레벨의 금속 선 트렌치(230)의 표면에 100 전자볼트(eV)로 식재되고, 식재 각은 웨이퍼 표면의 법선으로부터 15도 벗어나게 변경된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 식재각이 웨이퍼 표면의 법선으로부터 15도 벗어나게 변경된 가변 각도 식재의 사용은 제2 레벨의 비아 개공(228) 및 제2 레벨의 금속선 트렌치(230)의 모든 표면상에 장벽/접착층(234)을 피착한다. 이 구조는 이제 도 2H에 도시된 것과 같다.
도 2I는 프로세싱 단계의 다음 시퀀스 이후의 구조를 도시한다. 도 2I에서, 제2 시드층(236)은 제2 장벽/접착층(234) 상에 저 에너지 이온 식재를 사용하여 피착된다. 본 발명의 광의의 교시에 따르면, 제2 장벽/접착층(214) 상에 제2 시드층(236)의 피착은 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된 제2 시드층(236)의 피착을 포함한다. 그러나, 본 실시예의 교시에 따르면, 시드층(216)의 피착은 약 110Å 두께를 갖는 알루미늄 구리 합금층(216)의 피착을 포함한다. 이는 약 100 전자볼트(eV)의 저 에너지 이온 식재를 사용하여 약 50Å 두께까지 장벽/접착층(214) 상에 재1 알루미늄층(284)의 피착에 의해 달성될 수 있다. 구리층(285)은 그리고나서 약 100 eV의 저 에너지 이온 식재를 사용하여 약 10Å 두께까지 제1 알루미늄층(284) 상에 피착된다. 제2 알루미늄층(286)이 그리고나서 약 100eV의 저 에너지 이온 식재를 사용하여 약 50Å 두께까지 구리층(285) 상에 피착된다. 또한, 제1 시드층(216)은 화살표(237)로 도시된 것처럼 웨이퍼 표면에 직각인 각도로 식재된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 평탄화된 표면에 직각으로 구리층(236)을 식재하면 제2 구리 시드층(236)은 제2 레벨의 비아 개공(228)의 하면(238)에 남고 제2 레벨의 비아 개공(228) 및 제2 레벨의 금속 선 트렌치(230)의 측면(240) 상에는 훨씬 덜 남게 된다.
도 2J는 프로세스 단계의 다음 시퀀스 이후의 구조를 도시한다. 본 개시로부터 당업자가 알 수 있는 것처럼, 잔여 포토레지스트층(226)은 제2 장벽/접착층(234) 및 제2 시드층(236)을 위한 식재 영역을 정의하기 위한 차단층으로서 작용했다. 잔여 포토레지스트층(226)은 본 교시로부터 당업자가 알 수 있는 것처럼 이제 습식 스트립 프로세스를 사용하여 제거된다. 본 발명의 교시에 따르면, 잔여 포토레지스트층(226)의 제거는 원하지 않는 장벽/접착층(234) 및 원하지 않는 제2 시드층(236)을, 예를 들면 제2 산화물층(224)의 상면(242) 상에 제2 레벨의 금속 선 트렌치(230)의 외부에 다수의 영역(232)인 웨이퍼 표면의 다른 영역으로부터 제거되는 것을 포함한다. 이 구조는 이제 도 2J에 도시된 것과 같다.
도 2K에서, 제2 금속성 도체(244) 또는 제2 코어 도체(244)는 제2 시드층(236) 상 및 제2 레벨의 비아 개공(228)의 제2 장벽/접착층(234) 및 폴리머층의 제2 레벨의 금속 선 트렌치(230) 내에 피착되거나 형성된다. 본 실시예에서, 제2 금속성 도체(244) 또는 제2 코어 도체(244)는 알루미늄이지만, 본 발명의 다른 실시예에서 제2 금속성 도체(244) 또는 제2 코어 도체(244)는 구리, 은 및 금을 포함하는 그룹으로부터 선택될 수 있다. 일실시예에서, 제2 금속성 도체(244) 또는 제2 코어 도체(244)는 선택적인 CVD 처리를 사용하여 피착된다. 다른 실시예에서, 제2 시드층(236) 상 및 제2 장벽/접착층(234) 내에 제2 금속성 도체(244) 또는 제2 코어 도체(244)의 피착하는 것은 무전해 도금을 사용하여 제2 금속성 도체(244) 또는 제2 코어 도체(244)를 피착하는 것을 포함한다. 제2 알루미늄 도체(244) 또는 제2 코어 도체(244)는 제2 레벨의 비아 개공(228) 및 제2 레벨의 금속 선 트렌치(230)를 제2 절연층(224)의 상면까지 충전시키도록 피착된다. 그리하여, 제2 장벽/접착층(234), 제2 시드층(236) 및 제2 금속성 도체(244) 또는 제2 코어 도체(244)는, 예를 들면 제2 레벨의 비아(207A, 207B)인 제1 다수의 도전성 구조상에 형성되고 이에 연결하는 다수의 제2 레벨 비아 및 다수의 제2 레벨 금속 선을 포함하는 제2 다수의 도전성 구조를 구성한다.
구리 금속 선 및 산화 절연체를 사용하는 금속성 접속의 실시예
도 3A-3K는 본 발명의 교시에 따른 집적 회로의 금속 접속 및/또는 와이어링 구조의 형성을 위한 새로운 방법을 도시한다. 새로운 방법은 저 에너지 이온 식자를 사용한 집적 회로의 장벽/접착층 및 시드층의 새로운 형성을 포함한다. 새로운 방법은 또한 집적 회로를 위한 구리, 은, 알루미늄, 또는 금 접속을 생성하는 새로운 방법을 포함한다.
도 3A는 기판에 형성된 다수의 반도체 장치를 갖는 집적 회로 구조, 즉 집적 회로를 도시한다. 도 3은 장치 구조가 기판에 형성되고 장치 구조로의 접촉 구조가 배치된 후의 구조를 도시한다. 본 개시로부터 당업자는, 예를 들면 트랜지스터인 다수의 반도체 구조가 기판에 형성될 수 있는 방식을 알 것이다. 본 개시로부터 당업자는 또한 도 1A를 참조하여 설명한 것처럼 기판의 주어진 반도체 장치가 연결하는 접촉 구조가 형성될 수 있는 방식을 알 것이다. 예를 들면, 도 3A는, 예를 들면 트랜지스터(301A, 301B)인 다수의 장치 구조가 기판(300)에 형성된 후의 구조를 도시한다. 절연층(302)은 다수의 반도체(301A, 301B)에 피착된다. 절연층(302)의 피착은 100 내지 500 옹스트롬(Å) 범위의 두께를 갖는 Si3N4층의 피착을 포함할 수 있다. 이 절연층은 또한 이후의 프로세싱 단계로부터 발생되는 불순물에 대한 부가적인 장벽으로서 작용할 것이다. 포토리소그래피 기술을 사용하여 다수의 장치 구조(301A, 301B)까지 접촉 홀(305A, 305B)은 개공된다. 본 개시로부터 당업자는 접촉홀(305A, 305B)을 생성하기 위해 포토리소그래피 기술이 사용될 수 있는 방식을 알 것이다. 본 발명의 일실시예에서, 티타늄 실리사이드 라이너(306A, 306B)는 화학 기상적 피착(CVD)과 같은 프로세스를 통해 접촉홀(305A, 305B)에 배치된다. 다음으로, 텅스텐 비아(306A, 306B)는 접촉홀(305A, 305B)에 피착될 수 있다. 텅스텐 비아(307A, 307B)는 CVD 프로세스를 사용하는 것과 같은 임의의 적절한 기술을 사용하여 접촉홀에 피착될 수 있다. 과잉 텅스텐은 평탄화된 표면(309)을 형성하기 위해서 화학적 기계적 평탄화(CMP) 또는 다른 적절한 프로세스에 의해 웨이퍼 표면으로부터 제거된다.
도 3B에 도시된 것처럼, 제1 폴리머층(308) 또는 제2 폴리이미드층(308)은 웨이퍼 표면 상에 피착된다. 제1 산화물층(308)은, 예를 들면 CVD 프로세스와 같은 임의의 적절한 기술을 사용하여 피착될 수 있다. 일실시예에서, 제1 산화물층(308)의 피착은 불화 실리콘 산화물층(308)의 피착을 포함한다. 일실시예에서, 제1 산화물층(308)은 약 5000Å 두께를 갖도록 피착된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 본 발명은 이에 한정되지 않고, 다른 임의의 두께로 제1 산화물층(308)은 제1 레벨 금속 패턴을 형성하기에 적절하게 피착될 수도 있다. 제1 산화물층(308)은, 예를 들면 평탄화된 표면(309)에 텅스텐 비아(307A, 307B)인 다수의 제1 레벨 비아까지 개공하는 제1 산화물층(308)의 다수의 트렌치(310)를 정의하도록 패턴화된다. 즉, 제1 레벨 금속 패턴(310)은 포토레지스트의 마스크층(312)에 정의되고 그리고나서 제1 산화물층(308)은, 예를 들면 반응성 이온 에칭(RIE)인 임의의 적절한 프로세스를 사용하여 에칭되어, 제1 레벨 금속 패턴(310)은 제1 산화물층(308)에 정의된다. 본 발명의 교시에 따르면, 잔여 포토레지스트층(312)은 다수의 트렌치(310) 외부의 다수의 영역(313)의 제1 산화물층(308)상에 남게 된다. 이 구조는 이제 도 3B에 도시된 것과 같다.
도 3C에 도시된 것처럼, 제1 장벽/접착층(314)은 저 에너지 이온 식재를 사용하여 다수의 트렌치에 피착된다. 일실시예에서, 본 발명의 교시에 따르면, 장벽/접착층(314)의 피착은 약 5 내지 100Å 두께를 갖는 질화 탄탈륨 층(314)의 피착을 포함한다. 대안적 실시예에서, 장벽/접착층(314)의 피착은 탄탈륨 및/또는 CuTi의 장벽/접착층(314)의 피착을 포함한다. 일실시예에서, 질화 탄탈륨층(314)의 피착은 우선, 예를 들면 식재각(∝)이 화살표(311)로 도시된 것처럼 평탄화된 표면(309)의 법선으로부터 약 15도 벗어나도록 변경된 가변 각도 식재(∝)에서 약 100 전자볼트(eV)의 저 에너지 이온 식재를 사용하여 약 100Å 두께를 갖는 탄탈륨층(381)의 피착을 포함한다. 일실시예에서, 이는 탄탈륨 1017이온 식재를 사용하여 달성된다. 다음, 본 발명의 교시에 따르면, 질소층(382)은 탄탈륨층(381)으로 700 전자볼트(eV)로 식재된다. 일실시예에서, 이는 질소의 8x1016이온 식재를 사용하여 달성된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 식재각이 평탄화된 표면(309)의 법선으로부터 약 15도 벗어나게 변경되는 가변 식재각 사용은 다수의 트렌치(310)의 모든 표면 상에 장벽/접착층(314)을 피착한다. 이 구조는 이제 도 3C에 도시된 것과 같다.
도 3D에서, 제1 시드층(316)은 저 에너지 이온 식재를 사용하여 제1 장벽/접착층(314) 상에 피착된다. 본 발명이 광의의 교시에 따르면, 장벽/접착층(314) 상의 시드층(316)의 피착은 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된 시드층(316)의 피착을 포함한다. 그러나, 본 발명의 교시에 따르면, 시드층(316)의 피착은 약 50Å 두께를 갖는 구리층(316)의 피착을 포함한다. 이는 8x1016구리 이온 식재를 사용하여 달성될 수 있다. 본 발명의 교시에 따르면, 저 에너지 이온 식재 사용은 식재를 100 전자볼트(eV)에서 제1 장벽/접착층(314)으로의 구리층(316)의 식재를 포함한다. 또한, 구리층(316)은 화살표(315)로 도시된 것처럼 평탄화된 표면(309)에 직각으로 식재된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 평탄화된 표면에 직각인 각도로 구리층(316)을 식재하는 것은 구리 시드층(316)이 다수의 트렌치(310)의 하면(318) 상에 남게 하고 다수의 트렌치(310)의 측면(320)에 훨씬 덜 남게 된다. 일실시예에서, 선택적 알루미늄층(321)은 100 전자볼트(eV)의 저 에너지 이온 식재를 사용하여 다시 구리 시드층(316)에 피착된다. 선택적인 알루미늄층(321)은 약 50Å 두께를 갖도록 피착된다. 이는 웨이퍼 표면에 직각으로 3x1016알루미늄 이온 식재를 사용하여 달성된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 알루미늄층(321)은 이후 프로세싱 단계 이전에 구리 시드층(316)의 산화를 방지하기 위해서 보호하기 위해서 사용된다. 이 구조는 이제 도 3D에 도시된 것과 같다.
도 3E는 프로세싱 단계의 다음 시퀀스 이후의 구조를 도시한다. 본 개시로부터 당업자가 알 수 있는 것처럼, 잔여 포토레지스트층(312)은 장벽/접착층(314), 시드층(316) 및 알루미늄층(321)에 대한 식재 영역을 정의하기 위한 차단층으로서 작용해왔다. 잔여 포토레지스트층(312)은 이제 본 개시로부터 당업자가 알 수 있는 것처럼 습식 스트립 프로세스를 사용하여 제거된다. 본 발명의 교시에 따르면, 잔여 포토레지스트층(312)의 제거는, 예를 들면 제1 절연층(308)의 상면(319) 상의 트렌치(310) 외부의 다수의 영역인 웨이퍼의 표면의 다른 영역으로부터 원하지 않는 알루미늄층(321), 원하지 않는 시드층(316) 및 원하지 않는 장벽/접착층(314)을 제거하는 것을 포함한다. 이 구조는 이제 도 3E에 도시된 것과 같다.
도 3F에서, 금속성 도체(320) 또는 다수의 제1 레벨 금속 선(320)은 다수의 트렌치(310)의 시드층(316)에 피착된다. 본 실시예의 교시에 따르면, 금속성 도체(320) 또는 다수의 제1 레벨 금속 선(320)은 구리이다. 일실시예에서, 금속성 도체(320) 또는 다수의 제1 레벨 금속선(320)은 선택적인 CVD 프로세스를 사용하여 피착된다. 다른 실시예에서, 시드층(316) 상의 금속성 도체(320) 또는 다수의 제1 레벨 금속 선(320)의 피착은 무전해 도금을 사용하여 금속성 도체(320)의 피착을 포함한다. 무전극 구리 도금은 다수의 트렌치(310)를 제1 산화물층(308)의 상면 아래로 약 100Å 수준까지 구리를 피착하는데 사용된다. 이 점에서, 제2 질화 탄탈륨층(323)은 구리 금속성 도체(320) 또는 다수의 제1 레벨 구리 선(320) 상에 약 100Å 두께로 피착된다. 그리고나서, 화학 기계적 평탄화(CMP) 세정 프로세스는 제1 산화물층(308)의 상면(319)으로부터 질화 탄탈륨을 제거하는데 사용된다.
도 3G에 도시된 것처럼, 프로세스 시퀀스는 다층 와이어링 구조로 임의의 수의 이후 금속층을 형성하도록 계속될 수 있다. 도 3G는 프로세싱 단계의 다음 시퀀스 이후의 구조를 도시한다. 도 3G에서, 이중 상감 프로세스는 제2 레벨 비아 및 제2 레벨 금속을 정의하고 충전하도록 사용된다. 이렇게 하여, 제2 산화물층(324)은, 예를 들면 금속성 도체(320) 또는 다수의 제1 레벨 금속 선(320) 인 웨이퍼 표면 및 제1 산화물층(308) 상에 피착된다. 제2 산화물층(324)은 임의의 적절한 기술을 사용하여 다시 피착된다. 일실시예에서, 제2 산화물층(324)의 피착은 불화 실리콘 산화물층(324)의 피착을 포함한다. 일실시예에서, 제2 산화물층(324)은 약 10,000Å 두께를 갖도록 피착된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 본 발명은 이에 한정되지 않고, 제2 산화물층(324)은, 예를 들면 제2 레벨 비아인 제1 및 제2 레벨 비아 및 다수의 제2 레벨 금속 선을 형성하기에 적절하게 다른 적절한 두께로 피착될 수 있다. 제2 산화물층(324)은 금속성 도체(320) 또는 다수의 제2 레벨 금속 선(320)까지 개공하는 제2 산화물층(324)의 제2 레벨의 비아 및 다수의 제2 레벨 금속 선을 정의하도록 패턴화된다. 즉, 제2 레벨의 비아는 제2 포토레지스트 마스크층(326)에 정의되고, 제2 산화물층(324)은, 반응성 이온 에칭(RIE)인 임의의 적절한 프로세스를 사용하여 에칭되어, 제2 레벨의 비아 개공(328)이 제2 산화물층(324)에 정의된다. 이중 상감 프로세스를 사용하여, 다수의 제2 레벨 금속 선은 또한 제2 포토레지스트 마스크층(326)에 정의되고 제2 산화물층(324)은, 예를 들면 반응성 이온 에칭(RIE)인 임의의 적절한 프로세스를 사용하여 다시 에칭되어, 제2 레벨의 금속 선 트렌치(330)가 산화물층에 정의된다. 본 개시로부터 당업자는 포토레지스트층(326)이 제2 산화물층(324)에 제2 레벨의 비아개공(328) 및 제2 레벨의 금속 선 트렌치(330)를 패턴화하기 위해서 이중 상감 프로세스를 사용하여 마스크되고, 노광되고 현상되는 방식을 알 것이다.
전술한 것처럼, 본 발명의 교시에 따르면, 잔여 포토레지스트층(326)은 제2 레벨의 금속 선 트렌치(330)의 외부의 다수의 영역(332)의 제2 산화물층(324)에 남아 있다. 본 개시로부터 당업자가 알 수 있는 것처럼, 적절한 플라즈마 및/또는 습식 세정 프로세스가 임의의 오염물을 제2 레벨의 비아 개공(328) 및 제2 레벨의 금속 선 트렌치(330)로부터 제거하기 위해 사용된다. 이 구조는 이제 도 3G에 도시된 것과 같다.
도 3H는 프로세싱 단계의 다음 시퀀스 이후의 구조를 도시한다. 도 3H에서, 제2 장벽/접착층(334)은 저 에너지 이온 식재를 사용하여 제2 레벨의 비아 개공(328) 및 제2 레벨의 금속 선 트렌치(330)에 피착된다. 전술한 것처럼, 본 발명의 교시에 따른 일실시예에서, 제2 장벽/접착층(334)의 피착은 약 5 내지 100Å 두께를 갖는 질화 탄탈륨층(334)의 피착을 포함한다. 대안적인 실시예에서, 제2 장벽/접착층(334)의 피착은 탄탈륨 및/또는 CuTi의 제2 장벽/접착층(334)의 피착을 포함한다. 일실시예에서, 질화 탄탈륨층(334)의 피착은, 예를 들면 화살표(325)로 도시된 것처럼 식재각(∝)이 웨이퍼 표면의 법선으로부터 약 15도 벗어나도록 변경된 가변 각도 식재(∝)로 약 100 전자볼트(eV)의 저 에너지 이온 식재를 사용하여 약 100Å 두께를 갖도록 탄탈륨층(383)을 피착하는 것을 포함한다. 일실시예에서, 이는 탄탈륨의 1017이온 식재를 사용하여 달성된다. 다음으로, 본 발명의 교시에따르면, 질소층(384)은 탄탈륨층(383)에 700 전자볼트(eV)로 식재된다. 일실시예에서, 이는 질소의 8x1016이온 식재를 사용하여 달성된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 식재각이 웨이퍼 표면의 법선으로부터 약 15도 벗어나도록 벗어나게 변경된 가변 각도 식재(∝) 사용은 제2 레벨의 비아 개공(328)의 모든 표면 상 및 제2 산화물층(324)에 형성된 제2 레벨의 금속 선 트렌치(330)에 제2 장벽/접착층(334)을 피착한다. 이 구조는 이제 도 3H에 도시된 것과 같다.
도 3I는 프로세싱 단계의 다음 시퀀스 이후의 구조를 도시한다. 도 3I에서, 제2 시드층(336)은 저 에너지 이온 식재를 사용하여 제2 장벽/접착층(334) 상에 피착된다. 본 발명의 광의의 교시에 따르면, 제2 장벽/접착층(314) 상에 제2 시드층(336)의 피착은 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된 제2 시드층(336)의 피착을 포함한다. 그러나, 본 발명의 교시에 따르면, 제2 시드층(336)의 피착은 약 50Å 두께를 갖는 제2 구리층(336)의 피착을 포함한다. 일실시예에서, 이는 구리의 8x1016이온 식재를 사용하여 달성된다. 본 발명의 교시에 따르면, 저 에너지 이온 식재 사용은 폴리머층에 제2 레벨의 비아 개공(328) 및 제2 레벨의 금속 선 트렌치의 표면으로 약 100 전자볼트(eV)로 구리층(336)을 식재하는 것을 포함한다. 또한, 구리층(336)은 화살표(337)로 도시된 것처럼 웨이퍼 표면에 직각인 각도로 식재된다. 본 개시로부터 당업자가 알 수 잇는 것처럼, 구리층(336)을 웨이퍼 표면에 직각으로 식재하는 것은 제2 구리 시드층(336)은 제2 레벨의 비아 개공(328)의 하면(338)에 남게 되고 제2 레벨의 비아 개공(328) 및제2 레벨의 금속 선 트렌치(330)의 측면 상에 훨씬 덜 남게 된다. 일실시예에서, 선택적인 알루미늄층(341)은 100 전자볼트(eV)의 저 에너지 이온 식재를 사용하여 다시 제2 구리 시드층(336) 상에 피착된다. 선택적인 알루미늄층은 약 50Å 두께를 갖도록 피착된다. 일실시예에서, 이는 웨이퍼 표면에 직각으로 알루미늄의 3x1016이온 식재를 사용하여 달성된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 알루미늄층(341)은 이후의 프로세싱 단계 이전에 제2 구리 시드층(336)을 산화로부터 보호하기 위해서 사용된다. 이 구조는 이제 도 3I에 도시된 것과 같다.
도 3J는 프로세싱 단계의 다음 시퀀스 이후의 구조를 도시한다. 본 개시로부터 당업자가 알 수 있는 것처럼, 잔여 포토레지스트층(326)은 제2 장벽/접착층(334), 제2 시드층(336) 및 알루미늄층(341)을 위한 식재 영역을 정의하기 위한 차단층으로서 작용해왔다. 본 개시로부터 당업자가 알 수 있는 것처럼, 잔여 포토레지스트층(326)은 습식 스트립 프로세스를 사용하여 이제 제거된다. 본 발명의 교시에 따르면, 잔여 포토레지스트층(326)의 제거는 원하지 않는 알루미늄층(341), 원하지 않는 시드층(336) 및 원하지 않는 장벽/접착층(334)을, 예를 들면 제2 절연층(324)의 상면(342) 상의 제2 레벨의 금속 선 트렌치(330) 외부의 다수의 영역인 웨이퍼 표면 다른 영역으로부터 제거하는 것을 포함한다. 이 구조는 이제 도 3J에 도시된 것과 같다.
도 3K에서, 제2 금속성 도체(344) 또는 제2 코어 도체(344)는 제2 시드층(336) 상에 및 제2 레벨의 비아 개공(328)의 제2 장벽/접착층(334) 및 폴리머층의 제2 레벨의 금속 선 트렌치 내에 피착되거나 형성된다. 본 실시예에서, 제2 금속성 도체(344) 또는 제2 코어 도체(344)는 구리이지만, 본 발명의 다른 실시예에서 제2 금속성 도체(344) 또는 제2 코어 도체(344)는 알루미늄, 은 및 금을 포함하는 그룹으로부터 선택될 수 있다. 일실시예에서, 제2 금속성 도체(344) 또는 제2 코어 도체(344)는 선택적인 CVD 프로세스를 사용하여 피착된다. 다른 실시예에서, 제2 금속성 도체(344) 또는 제2 코어 도체(344)를 제2 시드층(336) 상 및 제2 장벽/접착층(334) 내에 피착하는 것은 제2 금속성 도체(344) 또는 제2 코어 도체(344)를 무전해 도금을 사용하여 피착하는 것을 포함한다. 무전극 구리 도금은 제2 레벨의 비아 개공(328) 및 제2 레벨의 금속 선 트렌치(330)를 제2 절연층(324)의 상면(342)의 약 100Å 아래까지 충전하도록 구리를 피착하기 위해 사용된다. 이 점에서, 제2 질화 탄탈륨층(346)은 제2 금속성 도체(344) 또는 제2 코어 도체(344) 상에 약 100Å 두께로 피착된다. 그리고나서, 화학 기계적 평탄화(CMP) 세정 프로세스가 제2 절연층(324)의 상면(342)으로부터 질화 탄탈륨을 제거하기 위해 사용된다. 그러므로, 제2 장벽/접착층(334), 제2 시드층(336) 및 제2 금속성 도체(344) 또는 제2 코어 도체(344)는, 예를 들면 금속성 도체(320) 또는 다수의 제2 레벨 금속 선(320)인 제1 다수의 도전성 구조 상에 형성되고 이제 연결하는 다수의 제2 레벨 비아 및 다수의 제2 레벨 금속 선을 포함하는 제2 다수의 도전성 구조를 구성한다.
구리를 사용한 금속 접속의 다른 실시예
도 4A-4L은 본 발명에 따른 집적 회로의 금속성 접속 및/또는 와이어링 구조의 형성을 위한 새로운 방법을 도시한다. 새로운 방법은 저 에너지 이온 식재를 사용하여 집적회로에 장벽/접착층 및 시드층의 새로운 형성을 포함한다. 또한 새로운 방법은 집적 회로에 구리, 은, 알루미늄 또는 금 접속을 생성하는 새로운 방법을 포함한다.
도 4A는 집적 회로 구조, 즉 기판에 형성된 다수의 반도체 장치를 갖는 집적 회로의 일부를 도시한다. 도 4A는 장치 구조가 기판에 형성되고 장치 구조로의 접촉 구조가 배치된 후의 구조를 도시한다. 본 개시로부터 당업자는, 예를 들면 트랜지스터인 다수의 반도체 구조가 기판에 형성될 수 있는 방식을 알 것이다. 본 개시로부터 당업자는 도 1A를 참조하여 설명된 것과 같이 기판의 주어진 반도체 장치를 연결하는 접촉 구조가 형성될 수 있는 방식을 알 것이다. 예를 들면, 도 4A는, 예를 들면 트랜지스터(401A, 401B)인 다수의 장치 구조가 기판(400)에 형성된 이후 구조를 도시한다. 절연층(402)은 다수의 반도체(401A, 401B) 상에 피착된다. 절연층(402)의 피착은 100 내지 500 옹스트롬(Å) 범위의 두께를 갖는 Si3N4층의 피착을 포함한다. 이 절연층은 또한 이후의 프로세싱 단계로부터 발생하는 불순물에 대한 부가적인 장벽으로서 작용할 것이다. 접촉홀(405A, 405B)은 포토리소그래피 기술을 사용하여 다수의 장치 구조(401A, 401B)까지 개공된다. 본 개시로부터 당업자는 포토리소그래피 기술이 접촉홀(405A,405B)을 생성하기 위해 사용될 수 있는 방식을 알 것이다. 본 발명의 일실시예에서 티타늄 실리사이드 라이너(406A, 406B)는 화학적 기상 피착(CVD)과 같은 프로세스를 통해 접촉홀(405A, 405B)에 배치된다. 다음, 텅스텐 비아(407A,407B)는 접촉홀(405A,405B)에 피착될 수 있다. 텅스텐 비아(407A,407B)는 CVD 프로세스를 사용하는 것과 같은 임의의 적절한 기술을 사용하여 접촉홀에 피착될 수 있다. 그리고나서 과잉 텅스텐은 평탄화된 표면(409)을 형성하기 위해서 화학 기계적 평탄화(CMP) 또는 다른 적절한 프로세스에 의해 웨이퍼 표면으로부터 제거된다.
도 4B에 도시된 것처럼, 제1 폴리머층(408) 또는 제1 폴리이미드층(408)은 웨이퍼 표면 상에 피착된다. 제1 폴리머층(408)은, 예를 들면 본 명세서에서 참조로서 포함되고 동시 계류 중이고 공동으로 양수된 발명의 명칭이 "집적 회로의 구리 야금(Copper metallurgy in integrated circuits)"인 미국 특허출원 제09/128,859호에 설명된 프로세스 및 재료를 사용하여 피착될 수 있다. 일실시예에서, 제1 폴리머층(408)의 피착은 발포 폴리머층(408)의 피착을 포함한다. 일실시예에서, 제1 폴리이미드층(408)은 피착되고 경화되어, 경화 후 5000Å 두께의 폴리머층을 형성한다. 본 개시로부터 당업자가 알 수 있는 것처럼, 본 발명은 이에 한정되지 않고, 제1 폴리이미드층(408) 또는 절연층/재(408)는 제1 레벨 금속 패턴을 형성하기에 적절한 다른 적절한 두께로도 피착될 수 있다. 제1 폴로이미드층(408) 또는 제1 절연층/재(408)는, 예를 들면 평탄화된 표면(409)의 텅스텐 비아(407A, 407B)인 다수의 제1 레벨 비아까지 개공된 제1 절연층(408)의 다수의 트렌치(410)를 정의하도록 패턴화된다. 즉, 제1 레벨 금속 패턴(410)은 포토레지스트의 마스크층(412)에 정의되고 제1 폴리이미드층(408)은, 예를 들면 반응성 이온 에칭(RIE)인 임의의 적절한 프로세스를 사용하여 에칭되어, 제1 레벨 금속패턴(410)은 폴리이미드에 정의된다. 본 발명의 교시에 따르면, 잔여 포토레지스트층(412)은 다수의 트렌치(410) 외부의 다수의 영역(413)의 제1 절연층(408)에 남게 된다. 이 구조는 이제 도 4B에 도시된 것과 같다.
도 4C에 도시된 것처럼, 제1 장벽/접착층(414)은 저 에너지 이온 식재를 사용하여 다수의 트렌치(410)에 피착된다. 본 발명의 교시에 따른 일실시예에서, 장벽/접착층(414)의 피착은 약 5 내지 100Å 두께를 갖는 지르코늄층(414)의 피착을 포함한다. 대안적 실시예에서, 장벽/접착층(414)의 피착은 티타늄 및/또는 하프늄의 장벽/접착층(414)의 피착을 포함한다. 일실시예에서, 지르코늄층(414)의 피착은 약 15Å 두께를 갖는 지르코늄층(414)의 피착을 포함한다. 이는 지르코늄의 1017이온 식재를 사용하여 달성될 수 있다. 본 발명의 교시에 따르면, 지르코늄층(414)은 화살표(411)로 도시된 것처럼 웨이퍼 표면에 직각인 식재각을 사용하여 폴리머층(408)의 트렌치(410)의 표면으로 100 전자볼트(eV)로 식재된다. 이 구조는 이제 도 4C에 도시된 것과 같다.
도 4D에서, 제1 시드층(416)은 저 에너지 이온 식재를 사용하여 제1 장벽/접착층(414)상에 피착된다. 본 발명의 광의의 교시에 따르면, 장벽/접착층(414) 상에 시드층(416)의 피착은 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된 시드층(416)의 피착을 포함한다. 그러나, 본 실시예의 교시에 따르면, 시드층(416)의 피착은 약 50Å 두께를 갖는 구리층(416)의 피착을 포함한다. 이는 구리의 8x1016이온 식재를 사용하여 달성될 수 있다. 본 발명의 교시에 따르면,저 에너지 이온 식재 사용은 폴리머층의 트렌치(410)의 표면으로 100 전자볼트(eV)로 구리층(416)의 식재를 포함한다. 또한, 구리층(416)은 화살표(415)로 도시된 것처럼 웨이퍼 표면에 직각인 각도로 식재된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 웨이퍼 표면에 직각으로 구리층(416)을 식재하는 것은 구리 시드층(416)이 다수의 트렌치(410)의 하면(418)에 남고 다수의 트렌치(410)의 측면(420)에 훨씬 덜 남게 한다. 일실시예에서, 선택적인 알루미늄층(421)은 다시 100 전자볼트(eV)의 저에너지 이온 식재를 사용하여 구리 시드층(416) 상에 피착된다. 선택적인 알루미늄층(421)은 약 50Å 두께를 갖도록 피착된다. 이는 화살표(415)로 도시된 것처럼 웨이퍼 표면에 직각으로 알루미늄의 3x1016이온 식재를 사용하여 달성될 수 있다. 본 개시로부터 당업자가 알 수 있는 것처럼, 알루미늄층(421)은 이후의 프로세싱 단계 이전에 구리 시드층(416)을 산화로부터 보호하기 위해 사용된다. 이 구조는 이제 도 4D에 도시된 것과 같다.
도 4E는 프로세싱 단계의 다음 시퀀스 이후의 구조를 도시한다. 본 개시로부터 당업자가 알 수 있는 것처럼, 잔여 포토레지스트층(412)은 장벽/접착층(414), 시드층(416) 및 알루미늄층(421)에 대한 식재 영역을 정의하기 위한 차단층으로서 작용해왔다. 본 개시로부터 당업자가 알 수 있는 것처럼, 잔여 포토레지스트층(412)은 이제 습식 스트립 프로세스를 사용하여 제거된다. 본 발명의 교시에 따르면, 잔여 포토레지스트층(412)의 제거는, 예를 들면 제1 절연층(408)의 상면 상의 트렌치(410)의 외부의 다수의 영역(413)인 웨이퍼 표면의영역으로부터 원하지 않는 알루미늄층(421), 원하지 않는 시드층(416) 및 원하지 않는 장벽/접착층(414)의 제거를 포함한다. 이 구조는 이제 도 4E에 도시된 것과 같다.
도 4F에서, 금속성 도체(420) 또는 다수의 제1 레벨 금속 선(420)은 다수의 트렌치(410)의 시드층(416) 상에 피착된다. 본 발명의 교시에 따르면, 금속성 도체(420) 또는 다수의 제1 레벨 금속 선(420)은 피착된 시드층(416)의 유형에 따라 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된다. 본 실시예에서, 다수의 구리 금속 선(420) 또는 제1 레벨 구리 금속 선(420)은 구리 시드층(416)상에 선택적으로 형성된다. 일실시예에서, 금속성 도체(420) 또는 다수의 제1 레벨 금속 선(420)은 선택적인 CVD 프로세스를 사용하여 피착된다. 다른 실시예에서, 금속성 도체(420) 또는 다수의 제1 레벨 금속 선(420)을 시드층(416) 상에 피착하는 것은 무전해 도금을 사용하여 금속성 도체(420)를 피착하는 것을 포함한다. 무전극 구리 도금은 제1 절연층(408)의 상면(419)까지 다수의 트렌치(410)를 충전하도록 구리를 피착하기 위해서 사용된다.
도 4G에 도시된 것처럼, 프로세스 시퀀스는 다층 와이어링 구조의 임의의 수의 연속적인 금속층을 형성하기 위해 계속될 수 있다. 도 4G는 프로세싱 단계의 다음 시퀀스 이후의 구조를 도시한다. 도 4G에서, 이중 상감 프로세스는 제2 레벨의 비아 및 제2 레벨 야금을 정의하고 충전하기 위해 사용된다. 이렇게 하여, 제2 폴리머층(424) 또는 제2 폴리이미드층(424)은, 예를 들면 금속성 도체(420) 또는 다수의 제1 레벨 금속 선(420)인 웨이퍼 표면 및 제1 폴리머층(408) 상에 피착된다. 제1 폴리머층(424)은, 예를 들면 본 명세서에 참조로서 포함되고 동시계류중이고 공동으로 양수된 발명의 명칭이 "집적 회로의 구리 야금"인 미국출원 제09/128,859호에 설명된 프로세스 및 재료를 사용하여 유사하게 피착될 수 있다. 일실시예에서, 제2 폴리머층(424)의 피착은 발포 제2 폴리머층(424)의 피착을 포함한다. 일실시예에서, 제2 폴리머층(424)은 피착되어 경화되어, 경화 후에 10,000Å 두께 제2 폴리머층(424)을 형성한다. 본 개시로부터 당업자가 알 수 있는 것처럼, 본 발명은 이에 한정되지는 않고, 제2 폴리머층(424) 또는 제2 절연층/재(424)은, 예를 들면 제2 레벨 비아인 제2 레벨의 비아 및 다수의 제2 레벨 금속 선을 형성하기에 적절하도록 다른 적절한 두께로도 피착될 수 있다. 제2 폴리머층(424) 또는 제2 절연층/재(424)는 금속성 도체(420) 또는 다수의 제2 레벨 금속 선까지 개공하는 제2 절연층/재(424)의 제2 레벨 비아 및 다수의 제2 레벨 금속 선을 정의하기 위해 패턴화된다. 즉, 제2 레벨의 비아는 제2 포토레지스트 마스크층(426)에 정의되고, 예를 들면 반응성 이온 에칭(RIE)인 임의의 적절한 프로세스를 사용하여 제2 폴리머층(424)이 에칭되어, 제2 레벨의 비아 개공(428)이 폴리이미드에 정의된다. 이중 상감 프로세스를 사용하여, 다수의 제2 레벨 금속 선도 제2 포토레지스트 마스크층(426)에 정의되고, 제2 폴리머층(424)은 다시, 예를 들면 반응성 이온 에칭(RIE)인 임의의 적절한 프로세스를 사용하여 에칭되고, 제2 레벨의 금속 선 트렌치(430)가 폴리이미드에 정의된다. 본 개시로부터 당업자는 포토레지스트층(426)은 제2 절연층/재(424)에 제2 레벨의 비아 개공(428) 및 제2 레벨의 금속 선 트렌치를 패턴화하기 위해서 이중 상감 프로세스를 사용하여 마스크되고 노광되고 현상되는 방식을 알 것이다.
전술한 바와 같이, 본 발명의 교시에 따르면, 잔여 포토레지스트층(426)은 제2 레벨의 금속 선 트렌치 외부의 다수의 영역(432)의 제2 절연층/재(424)에 남게 된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 적절한 플라즈마 및/또는 습식 세정 프로세스가 제2 레벨의 비아 개공(428) 및 제2 레벨의 금속 선 트렌치(430)로부터 모든 오염물을 제거하기 위해 사용된다. 이 구조는 이제 도 4G에 도시된 것과 같다.
도 4H는 프로세싱 단계의 다음 시퀀스 이후의 구조를 도시한다. 도 4H에서, 제2 장벽/접착층(434)은 저 에너지 이온 식재를 사용하여 제2 레벨의 비아 개공(428) 및 제2 레벨의 금속 선 트렌치(430)에 피착된다. 전술한 바와 같이, 본 발명의 교시에 따른 일실시예에서, 제2 장벽/접착층(434)의 피착은 약 5 내지 100Å 두께를 갖는 지르코늄층의 피착을 포함한다. 대안적 일실예에서, 제2 장벽/접착층(434)의 피착은 티타늄 및/또는 하프늄의 장벽/접착층(434)의 피착을 포함한다. 일실시예에서, 지르코늄층(434)의 피착은 약 15Å 두께를 갖는 지르코늄층의 피착을 포함한다. 이는 지르코늄의 1017이온 식재를 사용하여 달성된다. 본 발명의 교시에 따르면, 지르코늄층(434)은 화살표(425)에 도시된 것처럼 웨이퍼 표면에 직각인 식재각을 사용하여 제2 폴리머층(424)의 제2 레벨의 비아 개공(428) 및 제2 레벨의 금속 선 트렌치(430)의 표면으로 100 전자볼트(eV)로 식재한다. 이 구조는 이제 도 4H에 도시된 것과 같다.
도 4I는 프로세싱 단계의 다음 시퀀스 이후 구조를 도시한다. 도 4I에서, 제2 시드층(436)은 저 에너지 이온 식재를 사용하여 제2 장벽/접착층(434) 상에 피착된다. 본 발명의 광의의 교시에 따르면, 제2 장벽/접착층(414) 상에 제2 시드층(436)의 피착은 알루미늄, 구리, 은 및 금을 포함하는 그룹에서 선택된 제2 시드층(436)의 피착을 포함한다. 그러나, 본 발명의 교시에 따르면, 제2 시드층(436)의 피착은 약 50Å 두께를 갖는 제2 구리층(436)의 피착을 포함한다. 일실시예에서, 이는 구리 8x1016이온 식재를 사용하여 달성된다. 본 발명의 교시에 따르면, 저 에너지 이온 식재 사용은 폴리머층의 제2 레벨의 비아 개공(428) 및 제2 레벨의 금속 선 트렌치(430)로 100 전자볼트(eV)로 구리층(436)의 식재를 포함한다. 또한 구리층(436)은 화살표(437)로 도시된 것처럼 웨이퍼 표면에 직각인 각도로 식재된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 웨이퍼 표면에 직각으로 구리층(436)을 식재하는 것은 제2 구리 시드층(436)이 제2 레벨의 비아 개공(428)의 하면(438) 상에 남게 되고 제2 레벨의 비아 개공(428) 및 제2 레벨의 금속 선 트렌치(430)의 하면(440)에 훨씬 덜 남게 된다. 일실시예에서, 선택적인 알루미늄층(441)은 100 전자볼트(eV)의 저 에너지 이온 식재를 사용하여 다시 제2 구리 시드층(436) 상에 피착된다. 선택적인 알루미늄층은 약 50Å 두께를 갖도록 피착된다. 일실시예에서, 이는 웨이퍼 표면에 직각으로 알루미늄 3x1016이온 식재를 사용하여 달성된다. 본 개시로부터 당업자가 알 수 있는 것처럼, 알루미늄층(441)은 이후의 프로세싱 단계 이전에 제2 구리 시드층(436)을 산화로부터 보호하게 위해 사용된다. 이 구조는 이제 도 4I에 도시된 것과 같다.
도 4J는 프로세싱 단계의 다음 시퀀스 이후 구조를 도시한다. 본 개시로부터 당업자가 알 수 있는 것처럼, 잔여 포토레지스트층(426)은 제2 장벽/접착층(434), 제2 시드층(436) 및 알루미늄층(441)에 대한 식재 영역을 정의하기 위한 차단층으로서 작용했다. 본 개시로부터 당업자가 알 수 있는 것처럼, 잔여 포토레지스트층(426)은 이제 습식 스트립 프로세스를 사용하여 제거된다. 본 발명의 교시에 따르면, 잔여 포토레지스트층(426)의 제거는 원하지 않는 알루미늄층(441), 원하지 않는 시드층(436) 및 원하지 않는 장벽/접착층(434)을, 예를 들면 제2 절연층(424)의 상면(442) 상의 제2 레벨의 금속 선 트렌치 외부의 다수의 영역(432)인 웨이퍼 표면의 다른 영역부터 제거를 포함한다. 이 구조는 이제 도 4J에 도시된 것과 같다.
도 4K에서, 제2 금속성 도체(444) 또는 제2 코어 도체(444)는 폴리머층의 제2 레벨의 비아 개공(428) 및 제2 레벨의 금속 선 트렌치(430)의 제2 시드층(436) 상 및 제2 장벽/접착층(434) 내에 피착되거나 형성된다. 본 실시예에서, 제2 금속성 도체(444) 또는 제2 코어 도체(444)는 구리이지만, 본 발명의 다른 실시예에서, 제2 금속성 도체(444) 또는 제2 코어 도체(444)는 알루미늄, 은 및 금을 포함하는 그룹으로부터 선택될 수 있다. 일실시예에서, 제2 금속성 도체(444) 또는 제2 코어 도체(444)는 선택적인 CVD 프로세스를 사용하여 피착된다. 다른 실시예에서, 제2 시드층(436) 상 및 제2 장벽/접착층(434) 내에 제2 금속성 도체(444) 또는 제2 코어 도체(444)의 피착하는 것은 무전해 도금을 사용한 제2 금속성 도체(444) 또는제2 코어 도체(444)의 피착을 포함한다. 무전극 구리 도금은 제2 절연층(424)의 상면(442)까지 제2 레벨의 비아 개공(428) 및 제2 레벨의 금속 선 트렌치(430)를 충전하도록 구리를 피착하는데 사용된다. 그러므로, 제2 장벽/접착층(434), 제2시드층(436), 및 제2 금속성 도체(444), 또는 제2 코어 도체(444)는, 예를 들면 금속성 도체(420) 또는 다수의 제2 레벨 금속 선(420)인 제2 다수의 도전성 구조 상에 형성되고 연결하는 다수의 제2 레벨 비아 및 다수의 제2 레벨 금속 선을 포함하는 제2 다수의 도전성 구조를 구성한다.
본 개시로부터 당업자가 알 수 있는 것처럼, 상술한 방법 실시예는 필요한 수의 금속층이 형성될 때까지 반복될 수 있다.
도 4L은 프로세싱 단계의 최종 시퀀스 이후의 구조를 도시한다. 최종 수준의 금속의 완성 후에, 예를 들면 제1 폴리머층(408) 및 제2 폴리머층(424)인 전체 폴리머 구조는 O2 플라즈마 에칭을 사용하여 제거된다. 이 구조는 도 4L에 도시된 것과 같다.
도 5는 본 발명의 교시에 따라 형성된 집적 회로의 실시예를 도시한다. 도 5에 도시된 것처럼, 집적 회로는 집적 회로에 금속층을 포함한다. 금속층은 기판(500)에 다수의 실리콘 장치(501A,501B)를 연결하는 다수의 제1 레벨 비아(507A,507B)를 포함한다. 다수의 제1 금속 선(520)은 다수의 제1 레벨 비아(507A,507B) 상에 형성되고 연결한다. 5 내지 150 옹스트롬 범위의 두께를 갖는 장벽/접착층(518)은 다수의 제1 레벨 금속 선(520) 상에 형성된다. 5 내지 150 옹스트름 범위의 두께를 갖는 시드층(516)은 최소한 장벽/접착층(518)의 일부와 다수의 제2 레벨 금속 선(520) 사이는 형성된다. 상술한 바와 같이, 5 내지 150 옹스트롬 범위의 두께를 갖는 장벽/접착층(50)은 티타늄, 지르코늄 및 하프늄을 포함하는 그룹으로부터 선택된 장벽/접착층을 포함한다. 일실시예에서, 도 5에 도시된 것처럼, 기판(500)의 다수의 실리콘 장치(501A,501B)에 연결하는 다수의 제1 레벨 비아(507A,507B)는 절연층에 의해 둘러싸인다.
상술한 것처럼, 다수의 제1 레벨 금속 선(502)은 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된 다수의 제1 레벨 금속 선(520)을 포함한다. 일실시예에서, 집적 회로(503)는 집적 메모 회로(503)의 일부를 포함한다. 본 실시예에서, 다수의 실리콘 장치(501A,501B)는 기판(500)에 하나 이상의 트랜지스터(501A,501B)를 포함한다.
본 개시로부터 당업자가 알 수 있는 것처럼, 도 1K, 2K, 3K 및/또는 4L에 도시된 것과 같은 임의의 실시예는 본 발명의 교시에 따른 집적 회로의 일부를 포함할 수 있다.
도 6은 본 발명에 설명된 임의의 실시예에 따라 형성된 집적 회로의 일부를 포함하는 시스템(600)의 실시예를 도시한다. 본 개시로부터 당업자가 알 수 있는 것처럼, 본 시스템(600)은 프로세서(610) 및 프로세서(610)에 연결된 집적 회로 또는 집적 메모리 회로(630)를 포함한다. 프로세서(610)는 당업자에게 공지되고 이해된 것처럼, 임의의 적절한 버스를 통해 집적 메모리 회로(630)에 연결될 수 있다. 이 실시예에서, 프로세서(610) 및 집적 회로(630)는 단일 웨이퍼 또는 다이 상에 배치된다. 다시, 최소한 집적 회로(630)의 일부는 본 명세서에 제시된 다양한 실시예에 개시된 것처럼 집적 회로(603)의 일부를 포함한다.
그리하여, 축소 설계 법칙(shrinking design rule)에 따른 집적 회로의 성능을 개선하는 구조 및 방법이 제공된다. 이 구조 및 방법은 집적 회로에 대한 선택적인 금속 선 피착이 뒤따르는 저 에너지 이온 식재를 사용하여 모두 형성된 확산 장벽 및 시드층을 포함한다. 본 발명의 교시에 따르면, 선택적인 금속 선 피착은 다중 화학 기계적 평탄화(CMP) 단계에 대한 필요를 제거한다. 본 발명의 저 에너지 이온 식재는 확산 장벽 및 시드층 둘을 별도로 배치하게 한다. 잔여 레지스트는 웨이퍼 표면 상의 원하지 않는 영역으로부터 확산 장벽 및 시드층을 제거하도록 사용될 수 있다. 설명된 새로운 프로세스에 의해 형성된 이 구조는 알루미늄, 구리, 금 및 은 금속 접속을 수용한다.
특정 실시예가 본 명세서에 도시되고 설명되었지만, 동일한 목적을 달성하기위해 산출됨 임의의 장치가 도시된 특정 실시예를 대체할 수 있다는 것을 당업자는 알 것이다. 이 응용예는 본 발명의 임의의 적응예 또는 변형예를 포함하도록 의도되었다. 상술한 설명은 한정적인 것이 아니고 도시를 위해 의도되었다는 것을 이해하여야 한다. 본 발명의 범주는 상술한 구조 및 제조 방법이 사용된 임의의 응용예를 포함한다. 본 발명의 범주는 첨부된 청구의 범위 및 청구의 범위에서 제시된 등가물의 전범주를 갖는 것으로 결정되어야 한다.

Claims (69)

  1. 집적 회로 조립체에 확산 장벽 및 시드층을 생성하는 방법에 있어서,
    평탄화된 표면에 다수의 제1 레벨 비아까지 개공하는 표면 절연층의 다수의 트렌치를 정의하도록 절연재를 패턴화하는 단계와,
    저 에너지 이온 식재를 사용하여 상기 다수의 트렌치에 장벽/접착층을 피착하는 단계와,
    저 에너지 이온 식재를 사용하여 상기 다수의 트렌치의 상기 장벽/접착층 상에 시드층을 피착시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 저 에너지 이온 식재 사용은 100 내지 800 전자볼트(eV) 이온 식재 사용을 포함하는 방법.
  3. 제1항에 있어서, 절연재 패턴화 단계는 폴리이미드 패턴화 단계를 포함하는 방법.
  4. 제1항에 있어서, 장벽/접착층 피착 단계는 티타늄, 지르코늄 및 하프늄을 포함하는 그룹에서 선택된 장벽/접착층을 피착하는 단계를 포함하는 방법.
  5. 제4항에 있어서, 장벽/접착층 피착 단계는 5 내지 100 옹스트롬 범위의 두께를 갖는 장벽/접착층을 피착하는 단계를 포함하는 방법.
  6. 제1항에 있어서,
    상기 다수의 트렌치 내의 상기 시드층에 금속성 도체를 피착하는 단계를 더 포함하고, 금속성 도체는 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택되는 방법.
  7. 제6항에 있어서, 시드층에 금속성 도체를 피착하는 단계는 무전해 도금을 사용하여 금속성 도체를 피착하는 단계를 포함하는 방법.
  8. 제1항에 있어서, 장벽/접착층상에 시드층을 피착하는 단계는 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된 시드층을 피착하는 단계를 포함하는 방법.
  9. 집적 회로에 대한 구리, 은, 또는 금 접속을 생성하는 방법에 있어서,
    평탄화된 표면 상에 제1 레벨 금속 접속에 적절한 두께를 갖는 절연층을 피착하는 단계와,
    상기 평탄화된 표면에 다수의 제1 레벨 비아까지 개공하는 상기 절연층에 다수의 트렌치를 정의하도록 포토레지스트의 마스크층을 사용하여 상기 절연층을 에칭하는 단계와,
    100 내지 700 전자볼트의 저 에너지 이온 식재를 사용하여 상기 다수의 트렌치에서 장벽/접착층을 피착하는 단계와,
    100 내지 700 전자볼트의 저 에너지 이온 식재를 사용하여 상기 다수의 트렌치의 상기 장벽/접착층 상에 시드층을 피착하는 단계와,
    상기 시드층에 금속성 도체를 피착하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서, 상기 절연층에 다수의 트렌치를 정의하도록 포토레지스트의 마스크층을 사용하여 상기 절연층을 에칭하는 단계는
    상기 다수의 트렌치 외부의 다수의 영역의 상기 절연층 상에 잔여 포토레지스트층을 남기는 단계와,
    상기 시드층 상에 상기 금속성 도체를 피착하기 전에 포토레지스트 스트립을 사용하여 상기 다수의 트렌치 외부의 상기 다수의 영역으로부터 상기 장벽/접착층 및 상기 시드층을 제거하는 단계
    를 더 포함하는 방법.
  11. 제9항에 있어서, 상기 다수의 트렌치에 장벽/접착층을 피착하는 단계는
    가변 각도 식재를 사용하고 약 100 전자 볼트의 저 에너지 이온 식재를 사용하여 지르코늄의 장벽/접착층을 피착하는 단계를 포함하고, 식재각은 평탄화된 표면의 법선으로부터 약 15도 벗어나게 변경되는 방법.
  12. 제11항에 있어서, 지르코늄의 장벽/접착층을 피착하는 단계는 약 50 옹스트롬의 두께를 갖는 지르코늄의 장벽/접착층을 피착하는 단계를 포함하는 방법.
  13. 제9항에 있어서, 제1 레벨 금속 접속에 적절한 두께를 갖는 절연층을 피착하는 단계는 약 5000 옹스트롬의 두께를 갖는 폴리이미드층을 피착하는 단계를 포함하는 방법.
  14. 제9항에 있어서, 상기 다수의 트렌치의 상기 장벽/접착층 상에 시드층을 피착하는 단계는 상기 평탄화된 표면에 직각으로 약 100 전자볼트의 저 에너지 이온 식재를 사용하여 구리층을 피착하는 단계를 포함하는 방법.
  15. 제14항에 있어서, 구리층을 피착하는 단계는 약 100 옹스트롬의 두께를 갖는 구리층을 피착하는 단계를 포함하는 방법.
  16. 제15항에 있어서,
    상기 평탄화된 표면에 직각으로 약 100 전자볼트를 사용하는 저 에너지 이온 식재를 사용하여 상기 구리층 상에 약 50 옹스트롬의 두께를 갖는 알루미늄층을 피착하는 단계를 더 포함하는 방법.
  17. 집적 회로 조립체에 확산 장벽 및 시드층을 생성하는 방법에 있어서,
    평탄화된 표면에 제1 레벨 금속 접속에 적절한 두께를 갖는 절연층을 피착하는 단계와,
    상기 평탄화된 표면에 다수의 제1 레벨 비아까지 개공하는 상기 절연층의 다수의 트렌치를 정의하도록 포토레지스트의 마스크층을 사용하여 상기 절연층을 에칭하는 단계와,
    상기 다수의 트렌치에 100 내지 700 전자볼트의 저 에너지 이온 식재를 사용하여 5 내지 150 옹스트롬 범위의 두께를 갖는 장벽/접착층을 피착하는 단계와,
    상기 다수의 트렌치의 상기 장벽/접착층 상에 100 내지 700 전자볼트의 저 에너지 이온 식재를 사용하여 5 내지 150 옹스트롬 범위의 두께를 갖는 시드층을 피착하는 단계와,
    선택적인 피착 프로세스를 사용하여 상기 시트층에 금속성 도체를 피착하는 단계
    를 포함하는 방법.
  18. 제17항에 있어서, 절연층을 피착하는 단계는 산화물층을 피착하는 단계를 포함하는 방법.
  19. 제18항에 있어서, 산화물층을 피착하는 단계는 불화 산화 실리콘을 피착하는단계를 포함하는 방법.
  20. 제17항에 있어서, 상기 다수의 트렌치에 장벽/접착층을 피착하는 단계는 약 100 전자볼트의 저 에너지 이온 식재를 사용하여 약 50 옹스트롬의 두께를 갖는 티타늄 또는 지르코늄의 장벽/접착층을 피착하는 단계를 포함하는 방법.
  21. 제17항에 있어서, 상기 다수의 트렌치의 장벽/접착층 상에 시드층을 피착하는 단계는
    약 100 전자볼트의 저 에너지 이온 식재를 사용하여 약 50 옹스트롬의 두께를 갖는 상기 장벽/접착층 상의 제1 알루미늄층을 피착하는 단계와,
    약 100 전자볼트의 저 에너지 이온 식재를 사용하여 약 10 옹스트롬의 두께를 갖는 상기 제1 알루미늄층 상의 구리층을 피착하는 단계와,
    상기 구리층 상에 약 100 전자볼트의 저 에너지 이온 식재를 사용하여 약 50 옹스트롬의 두께를 갖는 제2 알루미늄층을 피착하는 단계
    를 포함하는 방법.
  22. 제21항에 있어서, 선택적 피착 프로세스를 사용하여 상기 시드층 상에 금속성 도체를 피착하는 단계는 상기 절연층의 상면까지 상기 다수의 트렌치를 충전시키도록 상기 시드층 상에 금속성 도체를 피착하는 단계를 포함하는 방법.
  23. 집적 회로에 확산 장벽 및 시드층을 생성하는 방법에 있어서,
    평탄화된 표면 상에 제1 레벨 금속 접속에 적절한 두께를 갖는 산화물층을 피착하는 단계와,
    상기 평탄화된 표면에 다수의 제1 레벨 비아까지 개공하는 상기 산화물층에 다수의 트렌치를 정의하도록 포토레지스트의 마스크층을 사용하여 상기 산화물층을 에칭하는 단계와,
    상기 다수의 트렌치에 약 100 전자볼트의 저 에너지 이온 식재를 사용하여 약 100 옹스트롬의 두께를 갖는 탄탈륨층을 피착하는 단계와,
    약 700 전자볼트의 저 에너지 이온 식재를 사용하여 상기 탄탈륨층 상에 질소층을 피착하는 단계와,
    상기 다수의 트렌치의 상기 질소층 상에 약 100 전자볼트의 저 에너지 이온 식재를 사용하여 약 100 옹스트롬의 두께를 갖는 구리 시드층을 피착하는 단계와,
    선택적 피착 프로세스를 사용하여 상기 시드층 상에 금속성 도체를 피착하는 단계
    를 포함하는 방법.
  24. 제23항에 있어서, 약 100 전자볼트의 저 에너지 이온 식재를 사용하여 탄탈륨층을 피착하는 단계는 식재각을 변경하는 단계를 포함하고 상기 식재각은 상기 평탄화된 표면의 법선으로부터 15도 벗어나도록 변경하는 방법.
  25. 제23항에 있어서, 약 700 전자볼트의 저 에너지 이온 식재를 사용하여 상기 탄탈륨층 상에 질소층을 피착하는 단계는 식재각을 변경하는 단계를 포함하고 상기 식재각은 상기 평탄화된 표면의 법선으로부터 15도 벗어나도록 변경하는 방법.
  26. 제23항에 있어서, 약 100 전자볼트의 저 에너지 이온 식재를 사용하여 상기 다수의 트렌치에 상기 장벽/접착층 상에 구리 시드층을 피착하는 단계는 상기 평탄화된 표면에 직각으로 상기 구리 시드층을 식재하는 단계를 포함하는 방법.
  27. 제23항에 있어서, 상기 절연층에 다수의 트렌치를 정의하도록 포토레지스트의 마스크층을 사용하여 상기 절연층을 에칭하는 단계는
    상기 다수의 트렌치 외부의 다수의 영역의 상기 절연층 상에 잔여 포토레지스트층을 남기는 단계와,
    상기 시드층 상에 상기 금속성 도체를 피착하기 전에 포트레지스트 스트립을 사용하여 상기 다수의 트렌치의 외부의 상기 다수의 영역으로부터 상기 탄탈륨, 질소 및 구리 시드층을 제거하는 단계
    를 포함하는 방법.
  28. 제23항에 있어서, 선택적 피착 프로세스를 사용하여 상기 시드층에 금속성 도체를 피착하는 단계는 무전해 도금을 사용하여 구리층을 피착하는 단계를 포함하는 방법.
  29. 제28항에 있어서, 상기 시드층 상에 금속성 도체를 피착하는 단계는 상기 산화물층의 상면보다 낮은 약 100 옹스트롬 높이(h)로 상기 다수의 트렌치를 충전하는 단계를 포함하는 방법.
  30. 제29항에 있어서,
    상기 다수의 트렌치에 상기 금속성 도체 상에 약 100 옹스트롬의 두께를 갖는 질화 탄탈륨층을 피착하는 단계를 더 포함하는 방법.
  31. 집적 회로 조립체에 구리 금속 선을 형성하는 방법에 있어서,
    평탄화된 표면 상에 제1 레벨 금속 접속에 적절한 두께를 갖는 폴리머층을 피착하는 단계와,
    상기 평탄화된 표면에 다수의 제1 레벨 비아까지 개공하는 상기 폴리머층의 다수의 트렌치를 정의하도록 포토레지스트의 마스크층을 사용하여 상기 폴리머층을 에칭하는 단계와,
    약 100 전자볼트의 저 에너지 이온 식재를 사용하여 상기 다수의 트렌치에 약 15 옹스트롬의 두께를 갖는 지르코늄층을 피착하는 단계와,
    상기 다수의 트렌치의 상기 지르코늄층 상에 약 100 전자볼트의 저 에너지 이온 식재를 사용하여 약 50 옹스트롬의 두께를 갖는 구리 시드층을 피착하는 단계와,
    선택적 피착 프로세스를 사용하여 상기 시드층 상에 제1 레벨 금속성 도체를 피착하는 단계
    를 포함하는 방법.
  32. 제31항에 있어서, 약 100 전자볼트의 저 에너지 이온 식재를 사용하여 구리 시드층 상에 약 50 옹스트롬의 두께를 갖는 알루미늄층을 피착하는 단계를 더 포함하는 방법.
  33. 제31항에 있어서, 상기 폴리머층에 다수의 트렌치를 정의하기 위해 포토레지스트의 마스크층을 사용하여 상기 폴리머층을 에칭하는 단계는
    상기 다수의 트렌치 외부의 다수의 영역의 상기 폴리머층 상에 잔여 포토레지스트층을 남기는 단계와,
    상기 시드층 상에 상기 제1 레벨 금속 도체를 피착하기 이전에 포토레지스트 스트립을 사용하여 상기 다수의 트렌치 외부의 상기 다수의 영역으로부터 상기 지르코늄 및 상기 구리 시드층을 제거하는 단계
    를 더 포함하는 방법.
  34. 제31항에 있어서, 선택적 피착 프로세스를 사용하여 상기 시드층 상에 금속성 도체를 피착하는 단계는 상기 폴리머층의 상면까지 상기 다수의 트렌치를 충전하도록 무전해 도금을 사용하여 구리층을 피착하는 단계를 포함하는 방법.
  35. 제31항에 있어서, 폴리머층을 피착하는 단계는 발포 폴리머층을 피착하는 단계를 포함하는 방법.
  36. 제35항에 있어서,
    상기 제1 레벨 금속성 도체에 다수의 제2 레벨 비아 및 제2 레벨 금속 접속을 형성하기 위해 약 10,000 옹스트롬의 두께를 갖는 폴리머층을 피착하는 단계와,
    상기 제1 레벨 금속성 도체까지 개공하는 상기 폴리머층에 다수의 제2 레벨 비아 및 다수의 제2 레벨 금속 트렌치를 정의하도록 이중 상감 프로세스에서 포토레지스트의 마스크층을 사용하여 상기 폴리머층을 에칭하는 단계와,
    약 100 전자볼트의 저 에너지 이온 식재를 사용하여 약 15 옹스트롬의 두께를 갖는 지르코늄층을 상기 다수의 제2 레벨 비아 및 다수의 제2 레벨 금속 트렌치에 피착하는 단계와,
    상기 다수의 제2 레벨 비아 및 다수의 제2 레벨 금속 트렌치의 상기 지르코늄층 상에 약100 전자볼트의 저 에너지 이온 식재를 사용하여 약 50 옹스트롬의 두께를 갖는 구리 시드층을 피착하는 단계와,
    선택적 피착 프로세스를 사용하여 상기 다수의 제2 레벨 비아 및 다수의 제2 레벨 금속 트렌치의 상기 시드층 상에 구리층을 피착하는 단계
    를 더 포함하는 방법.
  37. 제36항에 있어서, 약 100 전자볼트의 저 에너지 이온 식재를 사용하여 상기 구리 시드층 상에 약 50 옹스트롬의 두께를 갖는 알루미늄층을 피착하는 단계를 더 포함하는 방법.
  38. 제37항에 있어서, 상기 시드층에 구리층을 피착하는 단계는 무전해 도금을 사용하여 상기 시드층에 구리층을 피착하는 단계를 포함하는 방법.
  39. 제38항에 있어서, 상기 폴리머층 각각을 O2플라즈마 에치를 사용하여 제거하는 단계를 더 포함하는 방법.
  40. 집적 회로 조립체에 다층 와이어링 구조를 생성하는 방법에 있어서,
    포토레지스트의 마스크층을 사용하여 제1 절연층을 패턴화하여, 평탄화된 표면에 다수의 제1 레벨 비아까지 개공하는 상기 제1 절연체층의 다수의 제1 레벨 금속 선 트렌치를 정의하는 단계와,
    상기 다수의 제1 레벨 금속 선 트렌치에 100 내지 700 전자볼트의 저 에너지 이온 식재를 사용하여 5 내지 150 옹스트롬 범위의 두께를 갖는 제1 장벽/접착층을 피착하는 단계와,
    상기 다수의 제1 레벨 금속 선 트렌치의 상기 제1 장벽/접착층 상에 100 내지 700 전자볼트의 저 에너지 이온 식재를 사용하여 5 내지 150 옹스트롬 범위의두께를 갖는 제1 시드층을 피착하는 단계와,
    선택적 피착 프로세스를 사용하여 상기 시드층 상에 다수의 제1 레벨 금속 선을 피착하는 단계와,
    상기 다수의 제1 레벨 금속 선 상에 다수의 제2 레벨 비아 및 제2 레벨 금속 접속을 형성하도록 약 10,000 옹스트롬의 두께를 갖는 제2 절연층을 피착하는 단계와,
    상기 다수의 제1 레벨 금속 선까지 개공하는 상기 제2 절연층의 다수의 제2 레벨 비아 및 다수의 제2 레벨 금속 트렌치를 정의하도록 이중 상감 프로세스에서 포토레지스트의 마스크층을 사용하여 상기 제2 절연층을 에칭하는 단계와,
    상기 다수의 제2 레벨 비아 및 다수의 제2 레벨 금속 트렌치에 100 내지 700 전자볼트의 저 에너지 이온 식재를 사용하여 5 내지 150 옹스트롬 범위의 두께를 갖는 제2 장벽/접착층을 피착하는 단계와,
    상기 다수의 제2 레벨 비아 및 다수의 제2 레벨 금속 트렌치의 상기 제2 장벽/접착층 상에 100 내지 700 전자볼트의 저 에너지 이온 식재를 사용하여 5 내지 150 옹스트롬 범위의 두께를 갖는 제2 시드층을 피착하는 단계와,
    상기 다수의 제2 레벨 비아 및 상기 다수의 제2 레벨 금속 트렌치의 상기 제2 시드층에 선택적 피착 프로세스를 사용하여 금속성 도체를 피착하는 단계를 포함하는 방법.
  41. 제40항에 있어서, 제1 절연층을 패턴화하고 제2 절연층을 피착하는 단계는제1 절연층을 패턴화하고 제2 폴리이미드 절연층을 피착하는 단계를 포함하는 방법.
  42. 제40항에 있어서, 제1 및 제2 장벽/접착층을 피착하는 단계는 질화 탄탈륨, 티타늄, 지르코늄 및 하프늄을 포함하는 그룹으로부터 선택된 제1 및 제2 장벽/접착층을 피착하는 단계를 포함하는 방법.
  43. 제40항에 있어서, 다수의 제1 레벨 금속 선을 피착하고 상기 제2 시드층에 금속 도체를 피착하는 단계는 다수의 제1 레벨 금속 선을 피착하고 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된 상기 제2 시드층에 금속 도체를 피착하는 단계를 포함하는 방법.
  44. 제40항에 있어서, 다수의 제1 레벨 금속 선을 피착하고 상기 제2 시드층에 금속 도체를 피착하는 단계는 다수의 제1 레벨 금속 선을 피착하고 무전해 도금을 사용하여 상기 제2 시드층에 금속 도체를 피착하는 단계를 포함하는 방법.
  45. 제40항에 있어서, 상기 제1 및 제2 장벽/접착층 상에 제1 및 제2 시드층을 피착하는 단계는 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된 제1 및 제2 시드층을 피착하는 단계를 포함하는 방법.
  46. 제40항에 있어서, 포토레지스트의 마스크층을 사용하여 제1 절연층을 패턴화하고 이중 상감 프로세스에서 포토레지스트의 마스크층을 사용하여 상기 제2 절연층을 에칭하는 단계는
    상기 제1 및 제2 절연층의 상면 상에 잔여 포토레지스트층을 남기는 단계와,
    상기 다수의 제1 레벨 금속 선을 피착하고 상기 제2 시드층에 금속 도체를 피착하는 단계 이전에 포토레지스트 스트립을 사용하여 상기 제1 및 제2 절연층의 상면으로부터 상기 제1 및 제2 시드층과 함께 상기 제1 및 제2 장벽/접착층을 제거하는 단계를 포함하는 방법.
  47. 집적 회로의 금속층에 있어서,
    기판의 다수의 실리콘 장치에 연결하는 다수의 제1 레벨 비아와,
    상기 다수의 제1 레벨 비아 상에 형성되고 연결하는 다수의 제1 레벨 금속 선과,
    상기 다수의 제1 레벨 금속 선 상에 형성된 5 내지 150 옹스트롬 범위의 두께를 갖는 장벽/접착층과,
    최소한 상기 장벽/접착층의 일부와 상기 다수의 제1 레벨 금속 선 사이에 형성된 5 내지 150 옹스트롬 범위의 두께를 갖는 시드층
    을 포함하는 집적 회로의 금속층.
  48. 제47항에 있어서, 5 내지 150 옹스트롬 범위의 두께를 갖는 상기 장벽/접착층은 티타늄, 지르코늄 및 하프늄을 포함하는 그룹으로 선택된 장벽/접착층을 포함하는 집적 회로의 금속층.
  49. 제47항에 있어서, 기판의 다수의 실리콘 장치에 연결하는 상기 다수의 제1 레벨 비아는 절연층으로 둘러싸인 집적 회로의 금속층.
  50. 제47항에 있어서, 상기 다수의 제1 레벨 금속 선 상에 형성된 상기 장벽/접착층은 폴리이미드 절연층으로 둘러싸인 집적 회로의 금속층.
  51. 제47항에 있어서, 상기 다수의 제1 레벨 금속 선은 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된 다수의 제1 레벨 금속 선을 포함하는 집적 회로의 금속층.
  52. 집적 메모리 회로에 있어서,
    하나 이상의 트랜지스터를 포함하는 기판과,
    상기 기판의 상기 하나 이상의 트랜지스터에 연결하는 하나 이상의 제1 레벨 비아를 갖는 상기 기판 상의 절연층과,
    상기 하나 이상의 제1 레벨 비아 위에 형성되고 연결하는 하나 이상의 도전성 구조를 포함하는 상기 절연층 상의 폴리이미드를 포함하고,
    상기 하나 이상의 도전성 구조 각각은
    다수의 제1 레벨 금속 선과,
    상기 다수의 제1 레벨 금속 선 상에 형성된 5 내지 150 옹스트롬 범위의 두께를 갖는 장벽/접착층과,
    최소한 상기 장벽/접착층의 일부와 상기 다수의 제1 레벨 금속 선 사이에 형성된 5 내지 150 옹스트롬 범위의 두께를 갖는 시드층을 포함하는
    집적 메모리 회로.
  53. 시스템에 있어서,
    프로세서와,
    상기 프로세서에 결합된 집적 메모리 회로를 포함하고,
    상기 집적 메모리 회로는
    하나 이상의 트랜지스터를 포함하는 기판과,
    상기 기판의 상기 하나 이상의 트랜지스터에 연결하는 하나 이상의 제1 레벨 비아를 갖는 상기 기판 상의 절연층과,
    상기 하나 이상의 제1 레벨 비아 위에 형성되고 연결하는 하나 이상의 도전성 구조를 포함하는 상기 절연층 상의 폴리이미드층을 포함하고,
    상기 하나 이상의 도전성 구조의 각각은
    다수의 제1 레벨 금속 선과,
    상기 다수의 제1 레벨 금속 선 상에 형성된 5 내지 150 옹스트롬 범위의 두께를 갖는 장벽/접착층과,
    최소한 상기 장벽/접착층의 일부와 상기 다수의 제1 레벨 금속 선 사이에 형성된 5 내지 150 옹스트롬 범위의 두께를 갖는 시드층을 포함하는 시스템.
  54. 제53항에 있어서, 5 내지 150 옹스트롬 범위의 두께를 갖는 상기 장벽/접착층은 티타늄, 지르코늄 및 하프늄을 포함하는 그룹으로부터 선택된 장벽/접착층을 포함하는 시스템.
  55. 제53항에 있어서, 최소한 상기 장벽/접착층과 상기 다수의 제1 레벨 금속 선 사이에 형성된 5 내지 150 옹스트롬 범위의 두께를 갖는 상기 시드층은 구리 시드층을 포함하고, 상기 다수의 제1 레벨 금속 선은 다수의 구리 금속 선을 포함하는 시스템.
  56. 집적 회로의 금속층에 있어서,
    기판의 다수의 실리콘 디바이스에 연결하는 제1 절연층의 다수의 제1 레벨 비아와,
    상기 제1 절연층의 상기 다수의 제1 레벨 비아 상에 형성된 산화물층을 포함하되,
    상기 산화물층은 상기 산화물층의 상면으로부터 상기 다수의 제1 레벨 비아까지 연결하는 다수의 도전성 구조를 포함하고,
    각각의 도전성 구조는
    약 50 옹스트롬의 두께를 갖는 티타늄 또는 지르코늄층과,
    상기 티타늄 또는 지르코늄층 상의 약 50 옹스트롬의 두께를 갖는 제1 알루미늄층과,
    상기 제1 알루미늄층 상의 약 10 옹스트롬의 두께를 갖는 구리층과,
    상기 구리층 상의 약 50 옹스트롬의 두께를 갖는 제2 알루미늄층을 포함하는 집적 회로의 금속층.
  57. 집적 회로의 금속 접속에 있어서,
    기판의 다수의 실리콘 디바이스에 연결하는 제1 절연층에 다수의 제1 레벨 비아와,
    상기 제1 절연층의 상기 다수의 제1 레벨 비아 상에 형성된 산화물층을 포함하되,
    상기 산화물층은 상기 산화물층의 상면으로부터 상기 다수의 제1 레벨 비아까지 연결하는 다수의 도전성 구조를 포함하고,
    각각의 도전성 구조는
    약 100 옹스트롬의 두께를 갖는 탄탈륨층과,
    상기 탄탈륨층 상의 질소층과,
    상기 질소층 상의 약 100 옹스트롬의 두께를 갖는 구리 시드층과,
    상기 구리 시드층 상에 형성된 구리 금속 선을 포함하는 집적 회로의 금속접속.
  58. 제57항에 있어서, 각각의 도전성 구조는 각각의 도전성 구조의 상면이 상기 산화물층의 상면의 수준이 되도록 각각의 도전성 구조의 상면을 형성하는 질화 탄탈륨층을 더 포함하는 집적 회로의 금속층.
  59. 집적 회로의 와이어링 구조에 있어서,
    기판의 다수의 실리콘 장치에 연결하는 제1 절연층에 다수의 제1 레벨 비아와,
    상기 제1 절연층의 상기 다수의 제1 레벨 비아 위에 형성되고 연결하는 제1 다수의 도전성 구조를 포함하되,
    각각의 도전성 구조는
    약 15 옹스트롬의 두께를 갖는 지르코늄층과,
    약 50 옹스트롬의 두께를 갖는 상기 지르코늄층 상의 구리 시드층과,
    상기 구리 시드층 상에 형성된 구리 금속 선을 포함하는 와이어링 구조.
  60. 제59항에 있어서, 각각의 도전성 구조는 상기 구리 시드층과 상기 구리 금속 선 사이에 형성된 약 50 옹스트롬의 두께를 갖는 알루미늄층을 더 포함하는 와이어링 구조.
  61. 제59항에 있어서, 상기 다수의 도전성 구조를 둘러싸는 폴리머층을 더 포함하는 와이어링 구조.
  62. 제61항에 있어서, 상기 폴리머층은 발포 폴리머층을 포함하는 와이어링 구조.
  63. 제59항에 있어서,
    상기 제1 다수의 도전성 구조 위에 형성되고 연결하는 다수의 제1 레벨 비아 및 다수의 제2 레벨 금속 선을 포함하는 제2 다수의 도전성 구조를 더 포함하되,
    각각의 제2 도전성 구조는
    약 15 옹스트롬의 두께를 갖는 지르코늄층과,
    약 50 옹스트롬의 두께를 갖는 상기 지르코늄층의 적어도 일부 상의 구리 시드층과,
    상기 시드층 상 및 지르코늄층 내에 코어 구리 도체를 포함하는 와이어링 구조.
  64. 집적 회로 조립체의 다층 와이어링 구조에 있어서,
    기판의 다수의 실리콘 디바이스에 연결하는 제1 절연층의 다수의 제1 레벨 비아와,
    상기 제1 절연층의 상기 다수의 제1 레벨 비아 상에 형성되고 연결하는 제1다수의 도전성 구조와,
    다수의 제2 레벨 비아 및 다수의 제2 레벨 금속 선을 포함하고 상기 제1 다수의 도전성 구조 상에 형성되고 연결하는 제2 다수의 도전성 구조를 포함하되,
    각각의 제1 도전성 구조는
    5 내지 150 옹스트롬 범위의 두께를 갖는 제1 장벽/접착층과,
    5 내지 150 옹스트롬 범위의 두께를 갖는 상기 제1 장벽/접착층의 적어도 일부에 형성된 제1 시드층과,
    상기 제1 시드층 상 및 상기 제1 장벽/접착층 내에 형성된 제1 코어 도체를 포함하고,
    각각의 제2 다수의 도전성 구조는
    5 내지 150 옹스트롬 범위의 두께를 갖는 제2 장벽/접착층과,
    5 내지 150 옹스트롬 범위의 두께를 갖는 상기 제2 장벽/접착층의 적어도 일부에 형성된 제2 시드층과,
    상기 제2 시드층 상 및 상기 제2 장벽/접착층 내에 형성된 제2 코어 도체를 포함하는 다단 와이어링 구조.
  65. 제64항에 있어서, 상기 제1 및 제2 다수의 도체는 폴리이미드층으로 둘러싸인 다단 와이어링 구조.
  66. 제64항에 있어서, 상기 폴리이미드층은 발포 폴리이미드층을 포함하는 다단와이어링 구조.
  67. 제64항에 있어서, 상기 제1 및 제2 장벽/접착층은 질화 탄탈륨, 티타늄, 지르코늄 및 하프늄을 포함하는 그룹으로부터 선택된 제1 및 제2 장벽/접착층을 포함하는 다단 와이어링 구조.
  68. 제64항에 있어서, 상기 제1 및 제2 코어 도체는 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된 금속 도체를 포함하는 다단 와이어링 구조.
  69. 제64항에 있어서, 상기 제1 및 제2 시드층은 알루미늄, 구리, 은 및 금을 포함하는 그룹으로부터 선택된 제1 및 제2 시드층을 포함하는 다단 와이어링 구조.
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