JPH08213397A - ダマスク金属化構造体を備えた半導体デバイス - Google Patents

Abstract

(57)【要約】 【課題】 処理ステップの追加もしくは硬質金属の保護
被覆を必要とせず、平坦化された配線構造体を形成する
低抵抗率、軟質の金属ダマスク導線を実現する。 【解決手段】 ダマスク導線、特に幅広な導線、の損傷
（例えば、湾曲変形、スミヤリング、過剰エッチグ）を
防止するために埋込み柱体を用いる半導体デバイスとそ
の製造方法が開示される。例えば、溝のエッチング形成
において１つあるいは複数の柱体が除去されずにそのま
ま溝の内部に残されて、絶縁層内に溝が形成される。好
ましくは主として低抵抗率で比較的軟質の材料、例えば
Ａｌ、Ｃｕ、もしくはＡｌ−Ｃｕ合金、から成る導電膜
が前述の絶縁層を覆うように堆積される。その後で、化
学的機械的精密研磨が用いられて、絶縁層の溝が形成さ
れていない領域を覆う導電膜の部分が除去され、嵌入さ
れた導線が形成される。幅広な導線もしくは研磨用パッ
ドは幅狭な導線よりも研磨中に損傷を被り易いことが発
見された。したがって、幅広な導線内に柱体が用いられ
て、この種の導線の研磨損傷を調節する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロエレクトロ
ニクスデバイス用の配線層に係り、更に詳しくはダマス
クプロセスによって形成される配線層に関する。

【０００２】

【従来の技術】コンピュータや電子機器で見られるよう
な集積回路では、多数のトランジスタやその他の回路素
子が単一の結晶シリコンチップ上に組み立てられること
がある。所望の機能を達成するためには、単一通路から
なる複雑な回路網を配線して、チップの表面に配置され
た回路素子を接続しなければならない。集積回路の複雑
度が増すにつれて、チップを横断する信号の効率的な経
路を決定することが次第に困難になってくる。この問題
を軽減しようとして、比較的最近までは単一面の金属導
線に限られていた相互接続配線が、現今のデバイスでは
５層にも（所望なら更に多層に）積層されて配線される
高実装密度の導線を含むことさえあるようになってい
る。

【０００３】導線／絶縁体相互接続配線層は、典型的に
は、２つの一般的方法のうちの１つによって形成され
る。第１の方法においては、導電膜が好ましくは平坦な
絶縁層を覆うように堆積される（この絶縁層は通常バイ
ア或いはスルーホールを含んでなり、電気的接続が必要
な場合には導電膜が下方にある回路構造体と接触できる
ようになっている）。導電膜の一部はマスクパターンを
用いて選択的にエッチング除去され、絶縁層上には同一
の厚さでほぼ長方形の断面を有する離隔された導線から
なる回路網が残る。通常は、パターン形成後に導線は層
間絶縁膜（ｉｎｔｅｒｌｅｖｅｌ ｄｉｅｌｅｃｔｒｉ
ｃ）で覆われ、その後に更に別の導電層が付加される。

【０００４】第２の方法はダマスク法（刀剣類を食刻装
飾ために古代ダマスカスにおいて完成された金属象眼技
術に由来する）として知られ、好ましくは平坦な絶縁層
の頂部表面に一連の溝をエッチング形成し、その後でエ
ッチング処理された絶縁層を覆うように（好ましくは溝
を導電材料で充填するように）導電膜を堆積する方法に
係る。その後の平坦化処理、例えば化学的機械的精密研
磨（ＣＭＰ）によって、導電膜は絶縁層の最上面から除
去されるが、溝の内部には導電性金属が残され、その結
果として象眼状に嵌入してパターン形成された一連の導
線が形成される。このプロセスは、１９９０年７月３１
２日にベイヤー（Ｂｅｙｅｒ）等に対して発行された米
国特許第４，９４４，８３６号に詳細に開示されてい
る。

【０００５】ダマスク法はサブミクロンの相互接続配線
製作において特に注目されており、周知のように化学的
エッチングプロセスによって二酸化シリコンのような絶
縁体を異方的に（すなわち、単一方向に）エッチングし
て垂直壁を有する 高アスペクトの（すなわち、深くて
狭い）溝を形成できこと、また化学的ドライエッチング
では現在のところパターン形成が困難な低抵抗率、高銅
含有比の導線材料を使用できること、更には、このプロ
セスは本質的に平坦化相互接続配線層を形成することな
どは、多重面相互接続配線（ｍｕｌｔｉｌｅｖｅｌ ｉ
ｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）にとって極めて望まし
い。

【０００６】

【発明が解決しようとする課題】１９９３年１１月１６
日発行の米国特許第５，２６２，３５４号にはコート
（Ｃｏｔｅ）等によって特許請求された改良されたダマ
スクプロセスが開示されている。コート等は、Ａｌ−Ｃ
ｕ合金のような低抵抗率、軟質の金属に直接に適用され
るダマスク研磨法に関して、スクラッチング、スミヤリ
ング、腐食、および湾曲変形（導電材料が絶縁体の頂部
表面より低い水平面レベルにまで下がることがある）を
含む数個の問題点を指摘している。この問題に対するコ
ート等の解決方法は、軟質金属を堆積して絶縁体の頂部
表面から数百ｎｍないしは数百Åまでのとこまで溝を充
填し、研磨に先立って、それを耐磨耗性、高抵抗率の層
（例えば、タングステンのような耐熱金属）で被覆する
方法である。かかる解決方法の一つの難点は、所要の深
度許容範囲で軟質金属を異方堆積するためには正確な制
御手段が必要なことであり、特に溝の深さおよびウェー
ハ全域にわたる金属堆積速度に平均的な変動がある場合
に問題となる。導線の高さおよび／または幅に関する補
償が設計に組み入れられない限り、比較的高い抵抗率の
耐熱性キャップ層は所与の面に製作される全導線の抵抗
の増大をもたらす。

【０００７】

【課題を解決するための手段】本発明は、低抵抗率、軟
質の金属ダマスク導線を備えるダマスク導線を実現する
ための新規の相互接続配線構造体およびその製造方法を
提供するものであって、処理ステップの追加もしくは硬
質金属の保護被覆を必要としない。研磨時に観察される
導線の湾曲変形および過剰エッチングのような問題は、
導線の幅に関連しており、またそれゆえに研磨プロセス
に関わるものとして導線の実効的な「幅」を調節するこ
とによって制御可能であることがこのたび判明した。

【０００８】典型的な相互接続配線面は種々の異なる幅
の導線を含んでなる。作動中に微小電流を流す導線は、
固有の製造プロセスに関する設計法則で確立された最小
幅を用いてレイアウトできる。大電流を流さなければな
らない他の導線、もしくは他の設計要求（例えばアライ
ンメント許容度）に合致しなければならない他の導線
は、それよりも大きな幅でレイアウトできる。現在まで
に観察されたところによると、比較的幅広な導線（例え
ば幅数μｍ）はダマスク研磨中に激しく湾曲変形するの
に対して、幅狭な導線（例えば幅０．５μｍ）は同じ期
間に殆どもしくは全然湾曲変形することなく研磨され
る。この現象の原因は未だ十分には解明されていない
が、一説によると、柔軟な研磨用パッドは比較的幅広な
溝の位置で若干変形し、溝から導電材料を急速に削去す
る。一方、このパッドは幅狭な溝の表面を「かすめて滑
る」ので、周囲の絶縁体のエッチング速度に比較して区
別し得るほど速く幅狭な溝から導電材料をエッチング除
去することはない。

【０００９】ダマスク研磨において一般に選択される研
磨条件では、下地の絶縁層の研磨速度に比較して導電膜
の研磨速度を相対的にはるかに速くするようにする。し
たがって、本発明は、導電膜の堆積に先立って、適度な
高さを有する柱体（ｐｉｌｌａｒ）を耐磨耗性研磨用パ
ッド支持材として大形溝の内部に分散させることによっ
て実現する。この柱体は構造的にはこのような大形溝に
おける過剰エッチングあるいは湾曲変形を防ぐ役割を果
たし、幅広な溝を覆うように堆積された導電材料の研磨
におけるエッチ阻止材として作用する。このような柱体
を形成する一つの方法としては、溝をパターン形成する
ために用いられるマスクに柱体形成の計画を盛り込み、
下地の絶縁層材料からなる柱体が溝形成後に残るように
する。代替方法として、溝の内部に絶縁性または導電性
の材料（後の工程で堆積される導電膜よりも研磨しにく
い材料）からなる別個の層を堆積して、柱体を形成する
ようにパターン形成してもよい。

【００１０】したがって、本発明は実質的に平坦な上部
表面をなすように基板上に堆積された絶縁層を備える半
導体デバイス上に嵌入された導線を形成する方法を提供
するものである。この方法は、デバイス上の所定の領域
内にある絶縁層の少なくとも頂上部分を除去して、絶縁
層の上部表面に連続した溝を形成するステップを含む。
この方法は、少なくとも１個の柱体を溝の内部に形成
し、その柱体の頂部表面は絶縁層の上部表面と実質的に
同一平面上にあるようにするステップを更に含む。この
方法は、絶縁層を覆うように導電膜を堆積するステップ
と、半導体デバイスを研磨して、導電膜の頂部表面が絶
縁層の上部表面と実質的に同一平面上にあるように溝の
内部に嵌入された導線を造り出すステップとを更に含
む。柱体は、嵌入された導線が研磨ステップにおいて損
傷するのを防ぐ役割を果たす。

【００１１】本発明は、基板上に堆積されて実質的に平
坦な上部表面をなす第１の絶縁層を備えるように半導体
デバイス上に設けられるダマスク相互接続配線層を形成
する方法を更に提供する。本方法は、第１の絶縁層の少
なくとも頂上部分の一部を除去して所定のパターンを形
成し、絶縁層の上部表面に連続しない複数の溝を形成す
るステップを含む。この溝のうちの少なくとも１つは１
組の連続する溝のセグメントからなり、このセグメント
は実質的に第１の絶縁層の上部表面の高さまで延びる柱
体を少なくとも１個の取り囲む。この方法は、前述の第
１の絶縁層を覆うように導電膜を堆積するステップと、
第１の絶縁層を削去するよりも速い速度で導電膜を削去
するようにデバイスを化学的機械的に精密研磨するステ
ップ（ＣＭＰ）とを更に含む。ＣＭＰは、好ましくは導
電膜の頂部表面が実質的に第１の絶縁層の上部表面と同
一平面をなすところで終わり、溝の内部に嵌入された複
数の導線を形成するようにする。

【００１２】本発明は、基板上に形成された第１の絶縁
層を備え、複数の溝を有して実質的に平坦な上部表面を
なす半導体デバイス上に設けられるダマスク金属化構造
体を更に提供する。この構造体は、溝の内部に嵌入され
た導線であって、導線の頂部表部が第１の絶縁層の上部
表面と実質的に同一平面にある導線を更に含む。また、
前述の導線のうちの少なくとも１つは１組の連続した導
線セグメントであって、実質的に第１の絶縁層の上部表
面の高さまで延びる柱体を少なくとも１個取り囲むよう
に嵌入される。この構造体は、第１の絶縁層と、嵌入さ
れた導線を覆うように堆積された第２の絶縁層を更に含
むことができる。この構造体は、第２の絶縁層を貫通し
てダマスク配線層に電気的に接続される第２の金属化層
（可能なら、これもまたダマスクプロセスで形成され
る）を更に含むことができる。

【００１３】

【発明の実施の形態】ダマスクプロセスの概要を図１お
よび図２に示す。図１のＡでは、基板２０上に絶縁層２
２（好ましくは二酸化シリコンからなる）が典型的に形
成されており、絶縁層２２は通常は回路を含み、また他
の相互接続配線面（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ
ｌｅｖｅｌ）を含むこともできる。嵌入された導線の厚
さの均一性を良くするためには、絶縁層２２を十分に平
坦化しなければならない、例えば、層２２の表面の起伏
（バイア配設位置を除く）は所与のデバイスの最小線幅
の少なくとも１０倍の横距離にわたって所望の導線厚の
２０％未満でなければならない。

【００１４】半導体設計では、異なる幅の導線をパター
ン形成することが長い間慣行となっていた。例えば、導
線幅は多くの場合に所与の導線の電流容量条件に基づい
て調節され、信頼性問題（例えばエレクトロマイグレー
ション）を防止できるようにされる。しかしながら小電
流が予想される場合は、導線のサイズ（および間隔）は
所与のデバイスおよび／または半導体の製造プロセスに
固有の最小幅に限定される。図１のＢは、幅広な溝２４
と幅狭な溝２６の２つの溝をパターン形成した後の絶縁
層２２の断面図を示す。これらの溝は、ホトリソグラフ
ィおよび反応イオンエッチングのような公知の適当な異
方性エッチング技術を用いて、層２２の頂上部分を除去
することによって形成される（ただし、層２２を完全に
切断して溝が形成される実施態様も可能である）。

【００１５】図２のＡでは、導電膜２８が絶緑層２２を
覆っている。薄膜２８は、例えば、物理蒸着（ＰＶ
Ｄ）、化学気相成長（ＣＶＤ）、還流を伴うＰＶＤ、も
しくは電気めっきによって形成されるものでよく、好ま
しくはアルミニウム、銅、およびこれら２種の金属の合
金を少なくとも９０％含有する。更に詳述すれば、薄膜
２８は、２つ以上の構成層（ｓｕｂｌａｙｅｒ）、例え
ば、公称２００ÅのＴｉ基底部構成層、ＣＶＤもしくは
ＰＶＤによる２００Å〜４００ÅのＴｉＮ構成層、およ
びＡｌ−０．５％Ｃｕ合金の頂上部構成層を含んで構成
される。好ましくは、薄膜２８は、溝２４と２６が導電
材料で完全に埋め尽くされる深さまで堆積される。

【００１６】図２のＢは、研磨して薄膜２８の不要部分
を除去した後に、溝２４と２６に残っている幅広な嵌入
導線３０と幅狭な嵌入導線３２とを、それぞれ示す。研
磨は好ましくは化学的機械的精密研磨（ＣＭＰ）によっ
て行われ、基板２０を含むウェーハおよび／または研磨
用パッドは回転可能に取り付けられて、回転中に相互に
接触するようにされる。研磨剤成分と化学反応剤成分の
両方を含有するスラリーは、典型的には研磨中にパッド
に供給される。研磨剤成分は典型的には微粉化されたコ
ロイド状のシリカもしくはアルミナの粉末を含む。金属
研磨用としては、化学反応剤成分は典型的には希釈され
た酸および／または過酸化水素であり、スラリーの残余
の成分は脱イオン水からなる。一般的には、スラリーの
組成および研磨条件（例えば、回転速度、研磨力、温
度）は、ＣＭＰ中に導電膜が絶縁層よりも速い速度で選
択的に除去される（３０：１が典型的な比率である）よ
うに調節されることが望ましい。しかしながら、このよ
うなプロセスは図２のＢに示すような一つの欠点をも
つ。幅狭な導線３２の頂部表面は、幾分か湾曲変形して
いるが絶縁層２２の上部表面と十分に共平面をなしてい
るのが分かる。ここでは細い導線の幅の３倍の幅で示さ
れている幅広な導線３０（所与の回路上でもっと広い導
線もある）は、陥凹する（すなわち、過剰エッチングに
なっている）のみならず、すこぶる湾曲変形している。
極端な場合には、研磨中に幅広な導線の部分が溝から完
全に除去されることもある。

【００１７】研磨時の損傷は、導線内部に柱体（ｐｉｌ
ｌａｒ）を組み入れるように設計することによって実質
的に軽減され、他の手段では研磨損傷は避けられないこ
とがこのたび判明した。一般的には、この種の柱体を必
要とする導線の最小線幅（典型的には、この線幅は数μ
ｍから数十μｍの間の様々な値をとる）を決定するに
は、特定の導電性および絶縁性の材料と所望のＣＭＰプ
ロセスとに関する実験が必要である。そこで、本発明を
代表する溝の実施態様を図３に平面図で示し、図３の断
面ライン４−４に沿った切断正面図を図４に示す。絶縁
層２２は先述のようにして形成される。しかしながら、
図１のＢに示した幅広な溝２４は、図３および図４では
新たな溝設計３４に置き換えてある。溝３４は連続した
幅狭な溝のセグメント（右側のセグメント４０、上側の
セグメント４１、および左側のセグメント４２）で構成
されるように表してあり、これらのセグメントは絶縁柱
体３８（内壁３６によって区域を画定されている）を取
り囲み、柱体の頂部表面は層２２の上部表面と実質的に
同一平面にある。

【００１８】図５は、パターン形成された絶縁層２２を
覆うように堆積された導電膜２８を示す。図６は、最終
的に頂部表面が層２２の上部表面と実質的に同一平面に
ある導電セグメント４４と４６を示す。設計上は、これ
らのセグメントは電気的に接続されて、単一の幅広な導
線の導電路と等価な合成断面を備える多重導電路を形成
する。溝３４の内部に絶縁柱体３８を組み入れることに
よって、幅広な導線の研磨特性が実際的には１つまたは
複数の柱体によって分離された一組の幅狭な導電セグメ
ントの研磨特性に等しくなるから、研磨ステップにおけ
る湾曲変形および過剰エッチングを防止できる。

【００１９】図７は、２つの交差−導電セグメント５６
を備え、３本の柱体５０を取り囲む柱体付の導線５２の
平面図を示す。このような配列は、図５の開豁した導線
配列よりも低抵抗で冗長性に富む導電路を有し、しかも
研磨時には同等に作用する。導線が大断面を必要とし、
導線幅が１個よりも多い柱体が配置できる場合には、図
８および図９に示す柱体付導線５２のように、更に精巧
な柱体パターンが選ばれる。これらの柱体パターンにお
いては、それぞれの導電セグメントの差異を少なくする
ようにに留意すべきである。図１０は、一端に柱体付の
ランディングパッド５５を備えた網状の導線５２を示
す。構想によっては、図９に示したように、縁端の柱体
５４が形成されることもある。極端な場合には、図１１
の導線２４に接続されたランディングパッド５５のよう
に、縁端の柱体５４のみが柱体パターンに含まれること
がある。

【００２０】図１２は、２つの導線面からなる部分を示
す平面図である。第１の導線面は１本の柱体付導線５２
と無柱体導線６４を含み、無柱体導線６４のうちの２本
は導線５２で終わり、１本は柱体付ランディングパッド
５５で終わっている。後者の導線は、バイア５８を介し
て上方の金属化層（上方の導線面はダマスクプロセスに
よって形成されるものでも、そうでないものでもよい）
の導線６０に電気的に接続されている。

【００２１】図１３は、線１３−１３に沿った断面の正
面図を示し、散在する絶縁層のレイアウトが一層明瞭に
見える。第１の絶縁層２２は、絶縁柱体５０を含み、導
線５２および６４と実質的に同一平面にある上部表面を
有する。第２の絶縁層５９（好ましくは二酸化シリコン
からなる）は、前述の導線および第１の絶縁層２２を覆
うように堆積されてよい。実施態様によっては、公知の
二重ダマスク法のように、バイアハードマスク６１（例
えば、窒化シリコンからなる）が層５９を覆うように堆
積され、バイア５８の位置でパターン化されてもよい。
第３の絶縁層６２がハードマスク６１を覆うように積層
され、５９、６１、および６２がダマスク絶縁層の構成
層として示してある。このようなパターン形成ステップ
では、ハードマスク６１が選択的エッチングにおける阻
止材として用いられ、所定の領域内の最上部の構成層、
例えば第３の絶縁層６２を除去することによって溝が形
成されてもよい。この場合は、予め描かれたバイアパタ
ーンがマスク６０の開口部分に残り、嵌入導線６０用の
溝を形成するエッチングと同一のエッチングによってバ
イア５８が形成できる。

【００２２】上述した実施の形態は、柱体が溝外壁と同
時に、絶縁材料からなる同一の層から製作される設計を
主として示すものである。この設計は処理方法の変更が
最小限で済む点において有利である。しかし、図１のＢ
のような溝を完成し、その後で柱体を溝の内部に別の堆
積手段によって形成することも可能である。例えば、溝
が二酸化シリコン層にパターン形成される場合には、柱
体は窒化シリコンで形成されてよい。代替方法として、
タングステンのように他の導線部分を形成する金属より
も緩やかに研磨される導電性の材料で柱体が形成されて
もよい。図１４のＡおよびＢは、このような柱体を製作
する方法を示す。柱体形成材料７０（これは絶縁性でも
導電性でもよい）は溝パターン形成後の絶縁層２２を覆
うように、恐らく溝の深さと実質的に等しい深さまで、
堆積される。柱体形成材料７０は、その後で溝２４の内
部に柱体７２を形成するようにパターン化され、後続の
ステップで先述したダマスク処理を完成することもでき
る。

【００２３】上述の実施例は制限的というよりもむしろ
例示のためのものであり、本発明は本明細書で説明する
特定の実施例に限定されると考えるべきではない。本明
細書に開示した原理は、同一の効果を発生するが本明細
書に示していない他の多くの柱体および／または導線パ
ターン形成を設計するために使用できる。一般的に言え
ば、研磨時における大面積導体の損傷を防止する特性を
有する柱体のような支持材はすべて本発明に包含される
ものである。導線自体は、半導体プロセスに適応する殆
どすべての導電材料から形成されてよく、使用可能な材
料の例を挙げれば、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｗ、Ａｌ、
Ｃｕ、Ｐｄ、およびこれらの組合せを、合金あるいは順
次積層化構成層として使用できる。本明細書に開示した
絶縁材料（単独あるいは組合せ形態の二酸化シリコンお
よび窒化シリコン）は代表例であり、有機物含有誘電
体、スピンオンガラス、その他も使用可能である。所与
の半導体デバイスを最小抵抗にするためには、柱体を少
なくとも一水平寸法について最小設計法則の規定に合わ
せて形成する。しかし、導電セグメント幅（例えば、柱
体から柱体までの間隔および柱体から導線壁までの間
隔）は、実施者が得たいと考える許容可能な研磨損傷の
防止レベルに設定してもよい。

【００２４】以上の説明に関し、更に以下の項を開示す
る。 （１）基板上に堆積されて実質的に平坦な上部表面を有
するた絶緑層に嵌入された導線を備える半導体デバイス
を製造する方法において、（ａ）前記半導体デバイス上
の予め定められた領域内にある前記絶縁層の少なくとも
頂上部分を削去して、前記上部表面内にに連続した溝を
形成するステップと、（ｂ）前記溝の内部に少なくとも
１つの柱体を形成し、前記柱体が前記上部表面と実質的
に同一平面にある頂部表面を有するようにするステップ
と、（ｃ）前記絶縁層を覆うように導電膜を堆積するス
テップと、（ｄ）前記導電膜の頂部表面が前記絶縁層の
前記上部表面と実質的に同一平面にあるように前記半導
体デバイスを研磨して、前記溝の内部に前記嵌入された
導線を造り出す研磨ステップとを含み、それによって、
前記柱体が前記研磨ステップにおける前記嵌入された導
線の損傷を防止する阻止材として作用することを特徴と
する嵌入された導線を備える半導体デバイスを製造する
方法。 （２）前記絶縁層は２つもしくはそれ以上の構成層から
成り、前記構成層は組成を異にして隣接する、前記第１
項記載の方法。 （３）前記構成層は二酸化シリコン、窒化シリコン、お
よびそれらの組合せから成る群から選ばれる材料から構
成される前記第２項記載の方法。 （４）前記溝の少なくとも一部分が、前記の予め定めら
れた領域から前記構成層の最上部分をエッチングするこ
とによって形成される前記第２項記載の方法。 （５）前記エッチングステップが前記絶縁層内にバイア
を形成するためにも使用される前記第４項記載の方法。 （６）前記柱体が前記絶縁層に集積され、ステップ
（ａ）および（ｂ）が同時に遂行される前記第１項記載
の方法。 （７）前記の少なくとも１つの柱体を形成するステップ
が、前記絶縁層と前記溝をを覆うように柱体用薄膜を堆
積するステップと、前記柱体用薄膜をパターン化しエッ
チングするステップとを含み、それによって前記柱体を
前記溝の内部に形成する、前記第１項記載の方法。 （８）前記導電膜が２つもしくはそれ以上の構成層から
成り、前記構成層が隣接し組成を異にする、前記第１項
記載の方法。 （９）前記構成層が、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｗ、Ａ
ｌ、Ｃｕ、Ｐｄ、およびそれらの組合せから成る群から
選ばれる材料から構成される前記第８項記載の方法。 （１０）前記構成層のうちの少なくとも１つが共形的に
堆積される前記第８項記載の方法。 （１１）前記構成層の最上部分が、Ａｌ、Ｃｕ、および
それらの組合せから成る群から選ばれる材料を、少なく
とも９０％含んで成る前記第８項記載の方法。 （１２）前記研磨ステップが、研磨剤成分と化学反応剤
成分との両方を含んだスラリーを用いる化学的機械的精
密研磨ステップを使用する前記第１項記載の方法。

【００２５】（１３）基板上に堆積されて実質的に平坦
な上部表面を有する第１の絶縁層にダマスク相互接続配
線層を設けた半導体デバイスを製造する方法において、
（ａ）予め定められたパターンに前記第１の絶縁層の少
なくとも頂上部分の一部を除去し、それによって前記上
部表面に複数の連続しない溝を形成し、前記溝のうちの
少なくとも１つは、実質的に前記上部表面の高さまで延
びる少なくとも１つの柱体を取り囲む１組の連続した溝
セグメントから成るようするステップと、（ｂ）前記第
１の絶縁層を覆うように導電膜を堆積するステップと、
（ｃ）前記半導体デバイスを化学的機械的に精密研磨す
るステップであって、前記第１の絶縁層を除去するより
も速い割合で前記導電膜を選択的に除去して、前記導電
膜の頂部表面が前記第１の絶縁層の上部表面と実質的に
同一平面にあるようにし、それによって前記溝の内部に
複数の嵌入導線を形成するステップとを含み、それによ
って、前記柱体が前記柱体に連なりかつ前記柱体の高さ
より低い前記導電膜の部分の損傷を防止する阻止材とし
て作用することを特徴とするダマスク相互接続配線層を
設けた半導体デバイスを製造する方法。 （１４）前記第１の絶縁層と前記の嵌入された導線とを
覆うように、第２の絶縁層を堆積するステップを更に含
む、前記第１３項記載の方法。 （１５）金属化層を形成するステップを更に含み、前記
金属化層が前記第２の絶縁層を貫通して前記ダマスク相
互接続配線層に接続されるようにする、前記第１４項記
載の方法。 （１６）前記の金属化層を形成するステップがダマスク
プロセスを使用する前記第１５項記載の方法。

【００２６】（１７）ダマスク金属化構造体を備えた半
導体デバイスであって、前記構造体が、（ａ）基板上に
形成され、実質的に平坦な上部表面を有し、前記上部表
面内に形成された複数の溝を備える絶縁層と、（ｂ）前
記溝に嵌入された導線であって、前記導線の頂部表面は
前記絶縁層上部表面と実質的に同一平面にあり、前記導
線のうちの少なくとも１つは、実質的に前記上部表面の
高さまで延びた少なくとも１つの柱体を取り囲むように
嵌入された１組の連続した導電性セグメントを備えるよ
うに溝に嵌入された導線と、を備えるダマスク金属化構
造体であることを特徴とする半導体デバイス。 （１８）前記柱体が絶縁材料から形成される前記第１７
項記載の構造体。 （１９）前記第１の絶縁層と前記導線を覆う第２の絶縁
層を更に備える前記第１７項記載の構造体。 （２０）前記第２の絶縁層を貫通して前記ダマスク金属
化構造体に電気的に接続された金属化層を更に備える前
記第１９項記載の構造体。

【００２７】（２１） 基板上に堆積されて実質的に平
坦な上部表面を有するた絶縁層に嵌入された導線を備え
る半導体デバイスを製造する方法において、（ａ）前記
絶縁層に溝を形成し、前記溝の内部に少なくとも１つの
柱体を備えるようにするステップと、（ｂ）前記絶縁層
を覆うように導電膜を堆積するステップと、（ｃ）前記
半導体デバイスを研磨して、前記導電膜の頂部表面を前
記絶縁層の上部表面と実質的に同一平面にあるように研
磨し、それによって前記溝の内部に前記嵌入された導線
を造り出すようにするステップとを含んで成り、それに
よって、前記柱体が前記研磨ステップにおいて前記の嵌
入された導線の損傷を防止する阻止材として作用するこ
とを特徴とする嵌入された導線を備える半導体を製造す
る方法。 （２２）前記柱体が前記絶縁体と同じ材料で製作される
前記第２１項記載の方法。 （２３）前記柱体が前記絶縁体と異なる材料で製作され
る前記第２１項記載の方法。 （２４）前記柱体が絶縁材料で作製される前記第２３項
記載の方法。 （２５）前記柱体が導電材料で作製される前記第２３項
記載の方法。

【００２８】（２６）ダマスク導線、特に幅広な導線、
の損傷（例えば、湾曲変形、スミヤリング、過剰エッチ
グ）を防止するために埋込み柱体を用いる半導体デバイ
スとその製造方法が開示される。例えば、溝のエッチン
グ形成において１つあるいは複数の柱体が除去されずに
そのまま溝の内部に残されて、絶縁層内に溝が形成され
る。好ましくは主として低抵抗率で比較的軟質の材料、
例えばＡｌ、Ｃｕ、もしくはＡｌ−Ｃｕ合金、から成る
導電膜が前述の絶縁層を覆うように堆積される。その後
で、化学的機械的精密研磨が用いられて、絶縁層の溝が
形成されていない領域を覆う導電膜の部分が除去され、
嵌入された導線が形成される。幅広な導線もしくは研磨
用パッドは幅狭な導線よりも研磨中に損傷を被り易いこ
とが発見された。したがって、幅広な導線内に柱体が用
いられて、この種の導線の研磨損傷を調節する。

【００２９】関連出願へのクロスレファレンス 本願に次の本出願人による出願を援用して含める。 整理番号 ＴＩ＝１９７６１ 米国出願番号 ０８／３１５，５２９ 出願日 １９９４年９月３０日 発明者 Ｊａｉｎ

【図面の簡単な説明】

【図１】ダマスクプロセスにおいて基板上に堆積された
絶縁層に溝を形成するステップを示す断面図である。

【図２】ダマスクプロセスにおいて絶縁層内に嵌入導線
を形成するステップを示す断面図である。

【図３】本発明によるダマスク相互接続配線層の形成ス
テップにおける溝の配列を示す平面図である。

【図４】図３の線４−４に沿う断面図である。

【図５】図４の絶縁層を覆うように導電材料が堆積され
るステップを示す断面図である

【図６】図５で堆積された導電材料が研磨除去されるス
テップを示す断面図である。

【図７】本発明で利用できる嵌入導線の実施例を示す平
面図である。

【図８】本発明で利用できる嵌入導線の別の実施例を示
す平面図である。

【図９】本発明で利用できる嵌入導線の別の実施例を示
す平面図である。

【図１０】本発明で利用できる嵌入導線の別の実施例を
示す平面図である。

【図１１】本発明で利用できる嵌入導線の別の実施例を
示す平面図である。

【図１２】接続された２つの相互接続配線面の嵌入導線
の実施例を示す平面図である。

【図１３】図１３の線１３−１３に沿う断面図である。

【図１４】溝内に柱体を形成するステップを示す断面図
である。

【符号の説明】

２０ 基板 ２２ 絶縁層 ２４、２６ 溝 ２８ 導電膜 ３０、３２ 嵌入導線 ３８ 絶縁柱体 ４０、４１、４２ 溝のセグメント ５０ 柱体 ５２ 網状導線 ５５ ランディングパッド

Claims (2)

【特許請求の範囲】
1. 【請求項１】 基板上に堆積されて実質的に平坦な上部
   表面を有するた絶縁層に嵌入された導線を備える半導体
   デバイスを製造する方法において、 （ａ）前記半導体デバイス上の予め定められた領域内に
   ある前記絶縁層の少なくとも頂上部分を削去して、前記
   上部表面内にに連続した溝を形成するステップと、 （ｂ）前記溝の内部に少なくとも１つの柱体を形成し、
   前記柱体が前記上部表面と実質的に同一平面にある頂部
   表面を有するようにするステップと、 （ｃ）前記絶縁層を覆うように導電膜を堆積するステッ
   プと、 （ｄ）前記導電膜の頂部表面が前記絶縁層の前記上部表
   面と実質的に同一平面にあるように前記半導体デバイス
   を研磨して、前記溝の内部に前記嵌入された導線を造り
   出す研磨ステップとを含み、 それによって、前記柱体が前記研磨ステップにおける前
   記嵌入された導線の損傷を防止する阻止材として作用す
   ることを特徴とする嵌入された導線を備える半導体デバ
   イスを製造する方法。
2. 【請求項２】 ダマスク金属化構造体を備えた半導体デ
   バイスであって、前記構造体が、 （ａ）基板上に形成され、実質的に平坦な上部表面を有
   し、前記上部表面内に形成された複数の溝を備える絶縁
   層と、 （ｂ）前記溝に嵌入された導線であって、前記導線の頂
   部表面は前記絶縁層上部表面と実質的に同一平面にあ
   り、前記導線のうちの少なくとも１つは、実質的に前記
   上部表面の高さまで延びた少なくとも１つの柱体を取り
   囲むように嵌入された１組の連続した導電性セグメント
   を備えるように溝に嵌入された導線と、を備えるダマス
   ク金属化構造体であることを特徴とする半導体デバイ
   ス。