KR960019591A - 반도체 소자 및 이의 형성 방법 - Google Patents

반도체 소자 및 이의 형성 방법 Download PDF

Info

Publication number
KR960019591A
KR960019591A KR1019950039176A KR19950039176A KR960019591A KR 960019591 A KR960019591 A KR 960019591A KR 1019950039176 A KR1019950039176 A KR 1019950039176A KR 19950039176 A KR19950039176 A KR 19950039176A KR 960019591 A KR960019591 A KR 960019591A
Authority
KR
South Korea
Prior art keywords
insulating layer
pillar
semiconductor device
forming
channel
Prior art date
Application number
KR1019950039176A
Other languages
English (en)
Inventor
쿠마르 자인 마노지
Original Assignee
윌리엄 이. 힐러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 이. 힐러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 이. 힐러
Publication of KR960019591A publication Critical patent/KR960019591A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 반도체 디바이스 및 이를 만드는 공정에 관한 것인데, 이는 대머신 도체, 특히 큰 도체에 손상(예를 들면, 디싱, 스미어링, 과대 에칭)이 가해지는 것을 방지하기 위해 삽입형 필라를 이용한다. 예를 들어, 채널 내에 있는 하나 이상의 절연성 필라들이 채널 에칭 중에 그대로 남아 있도록 절연층 내에 채널이 형성될 수 있다. 도전막을 절연층 상에 피착될 수 있고, 양호하게는 Al, Cu, 또는 Al-Cu 합금들과 같은 저자항성이며 상대적으로 연성인 물질로 대개 구성된다. 그다음, 화학-기계적 폴리싱은 인레이드 도체를 형성하기 위해 절연층의 비채널된 영역을 덮고 있는 도전막의 일부를 제거하는데 사용된다. 넓은 도체 또는 패드들은 폴리싱 중에 좁은 도체보다 더 많은 손상을 입는 것으로 알려져 있다. 따라서, 필라들은 도체의 폴리싱 손상을 제어하기 위해 넓은 도체에 사용된다.

Description

반도체 소자 및 이의 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도 및 4-6도는 본 발명에 따라 형성된 대머신 상호접속층 형성시의 몇몇 단계에서, 선 4-4를 따라 절취하여 도시한 평면도 및 단면도.

Claims (25)

  1. 인레이드(inlaid) 도체를 포함하는 반도체 디바이스를 형성하는 방법으로서, 상기 반도체 디바이스는 기판 상에 피착된 절연층을 포함하고, 상기 절연층은 평면형 상부면을 포함하는 방법에 있어서, (a) 상기 반도체 디바이스 상의 선정된 영역 내에 있는 상기 절연층 중 최소한 최상부를 제거하여, 상기 상부면 내에 인접 채널을 형성하는 단계; (b) 상기 상부면과 동일면 상에 있는 최상부면을 갖고 있는 최소한 하나의 필라(pillar)를 상기 채널 내에 형성하는 단계; (c) 상기 절연층 상에 도전막을 피착하는 단계; 및 (d) 상기 도전막의 최상부면이 상기 절연층의 상기 상부면과 동일면 상에 있게 되도록 상기 반도체 디바이스를 폴리싱하여, 상기 채널 내에 상기 인레이드 도체를 형성하는 단계를 포함하고, 상기 필라는 상기 폴리싱 단계 중에 상기 인레이드 도체의 손상을 방지하기 위한 스톱(stop)으로서 작용하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  2. 제1항에 있어서, 상기 절연층은 2개 이상의 서브층들로 구성되어 있고, 인접하여 있는 상기 서브층들은 서로 조성(composition)이 다른 것을 특징으로 하는 반도체 디바이스 형성 방법.
  3. 제2항에 있어서, 상기 서브층들은 실리콘 이산화물, 실리콘 질화물, 및 이의 조합들로 구성된 그룹으로부터 선택된 물질들로 구성되는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  4. 제2항에 있어서, 상기 채널의 최소한 일부는 상기 선정된 영역으로부터 상기 서브층들의 최상부를 에칭하여 형성되는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  5. 제4항에 있어서, 상기 에칭 단계는 상기 절연층 내에 비아들을 형성하는데 사용되기도 하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  6. 제1항에 있어서, 상기 필라는 상기 절연층과 일체로 되며, 상기 단계 (a) 및 (b)는 동시에 수행되는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  7. 제1항에 있어서, 최소한 하나의 필라를 형성하는 상기 단계는 상기 절연층 및 상기 채널 상에 필라막을 피착하고, 상기 필라막을 패터닝 및 에칭하여, 상기 채널내에 상기 필라를 형성하는 단계들을 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  8. 제1항에 있어서, 상기 도전막은 2개 이상의 서브층들로 구성되고, 인접하는 상기 서브층들은 조성이 서로 다른 것을 특징으로 하는 반도체 디바이스 형성 방법.
  9. 제8항에 있어서, 상기 서브층들은 Ti, TiN, TiW, W, Al, Cu, Pd, 및 이의 조합들로 구성되는 그룹으로부터 선택된 물질들로 구성되는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  10. 제8항에 있어서, 상기 서브층들 중 최소한 하나는 일치되게(conformally) 피착되는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  11. 제8항에 있어서, 상기 서브층들 중 최상부는 Al, Cu, 및 이의 조합들로 구성되는 그룹으로부터 선택된 물질들의 최소한 90%로 구성되는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  12. 제1항에 있어서, 상기 폴리싱 단계는 연마재 성분 및 화학 반응성 성분 둘 다를 제공하는 슬러리(slurry)로 화학-기계적 폴리싱을 수행하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  13. 대머신(damascene) 상호접속층을 갖고 있는 반도체 디바이스를 형성하는 방법으로서, 상기 반도체 디바이스는 기판 상에 피착된 제1절연층을 갖고 있고, 상기 제1절연층이 평면 상부면을 갖고 있는 방법에 있어서, (a) 상기 제1절연층 중 적어도 최상부의 섹션(sections)들을 선정된 패턴으로 제거하여, 상기 상부면에 다수의 비인접 채널들을 형성하는 단계로서, 상기 채널들 중 최소한 하나가 상기 상부면의 레벨까지 연장되는 최소한 하나의 필라를 감싸는 한 세트의 인접 채널 세그먼트들을 포함하는 단계; (b) 상기 제1절연층 상에 도전막을 피착하는 단계; 및 (c) 상기 도전막의 최상부면이 상기 제1절연층의 상기 상부면과 동일면이 될 때까지, 상기 제1연층을 제거하는 속도보다 빠르게 상기 도전막을 선택적으로 제거하는 방식으로 상기 반도체 디바이스를 화학-기계적으로 폴리싱하여, 상기 채널 내에 다수의 인레이드 도체들을 형성하는 단계를 포함하고, 상기 필라는 상기 폴리싱 단계 중에 상기 필라의 레벨에 및 아래에 인접하는 상기 도전막의 일부에 가해지는 손상을 방지하기 위한 스톱으로서 작용하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  14. 제13항에 있어서, 상기 제1절연층 및 상기 인레이드 도체 상에 제2절연층을 피착하는 단게를 더 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  15. 제14항에 있어서, 상기 제2절연층을 통해 상기 대머신 상호접속층에 전기적으로 접속된 금속화층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  16. 제15항에 있어서, 상기 금속화층 형성 단계는 대머신 공정을 이용하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  17. 반도체 디바이스가 상부에 갖고 있는 대머신 금속화 구조물에 있어서, (a) 기판 상에 형성되어 있으며, 다수의 채널들이 내부에 형성되어 있는 평면 상부면을 갖고 있는 절연층; 및 (b) 도체들의 최상부면이 상기 절연층 상부면과 동일면이 되도록 상기 채널 내에 인레이드된 도체들을 포함하고, 상기 도체들 중 최소한 하나는 상기 상부면의 레벨까지 연장되는 최소한 하나의 필라를 감싸도록 인레이드된 한 세트의 인접하는 도전성 세그먼트들을 포함하는 것을 특징으로 하는 대머신 금속화 구조물.
  18. 제17항에 있어서, 상기 필라는 절연 물질로 형성되는 것을 특징으로 하는 대머신 금속화 구조물.
  19. 제17항에 있어서, 상기 제1절연층 및 상기 도체들 상에 제2절연층을 더 포함하는 것을 특징으로 하는 대머신 금속화 구조물.
  20. 제19항에 있어서, 상기 제2절연층을 통해 상기 대머신 금속화 구조물에 전기적으로 접속된 금속화층을 더 포함하는 것을 특징으로 하는 대머신 금속화 구조물.
  21. 기판 상에 피착되어 있고 평면 상부면을 갖고 있는 절연층을 포함하는 반도체 디바이스 상에 인레이드 도체를 형성하는 방법에 있어서, (a) 최소한 하나의 필라가 채널 내에 있게 되도록 인접 채널을 상기 절연층 내에 형성하는 단계; (b) 상기 절연층 상에 도전막을 피착하는 단계; 및 (c) 상기 도전막의 최상부면이 상기 절연층의 상기 상부면과 동일면이 되도록 상기 반도체 디바이스를 폴리싱하여 상기 채널 내에 상기 인레이드 도체를 생성하는 단계를 포함하고, 상기 필라는 상기 폴리싱 단계 중에 상기 인레이드 도체에 가해지는 손상을 방지하기 위한 스톱으로서 작용하는 것을 특징으로 하는 인레이드 도체 형성 방법.
  22. 제21항에 있어서, 상기 필라는 상기 절연층 물질과 동일한 물질로 만들어지는 것을 특징으로 하는 인레이드 도체 형성 방법.
  23. 제21항에 있어서, 상기 필라는 상기 절연층을 형성하는 물질과는 다른 물질로 만들어지는 것을 특징으로 하는 인레이드 도체 형성 방법.
  24. 제23항에 있어서, 상기 필라는 절연 물질로 만들어지는 것을 특징으로 하는 인레이드 도체 형성 방법.
  25. 제23항에 있어서, 상기 필라는 도전 물질로 만들어지는 것을 특징으로 하는 인레이드 도체 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950039176A 1994-11-01 1995-11-01 반도체 소자 및 이의 형성 방법 KR960019591A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US33301594A 1994-11-01 1994-11-01
US08/333,015 1994-11-01

Publications (1)

Publication Number Publication Date
KR960019591A true KR960019591A (ko) 1996-06-17

Family

ID=23300890

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950039176A KR960019591A (ko) 1994-11-01 1995-11-01 반도체 소자 및 이의 형성 방법

Country Status (5)

Country Link
US (1) US5602423A (ko)
EP (1) EP0710981A3 (ko)
JP (1) JPH08213397A (ko)
KR (1) KR960019591A (ko)
TW (1) TW299472B (ko)

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5686356A (en) 1994-09-30 1997-11-11 Texas Instruments Incorporated Conductor reticulation for improved device planarity
US6743723B2 (en) 1995-09-14 2004-06-01 Canon Kabushiki Kaisha Method for fabricating semiconductor device
JP3382467B2 (ja) * 1995-09-14 2003-03-04 キヤノン株式会社 アクティブマトリクス基板の製造方法
JPH10509285A (ja) * 1995-09-14 1998-09-08 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 縮小したフィーチャーサイズのためのダマスクプロセス
JPH09115866A (ja) * 1995-10-17 1997-05-02 Mitsubishi Electric Corp 半導体装置の製造方法
US6709562B1 (en) * 1995-12-29 2004-03-23 International Business Machines Corporation Method of making electroplated interconnection structures on integrated circuit chips
US6946716B2 (en) * 1995-12-29 2005-09-20 International Business Machines Corporation Electroplated interconnection structures on integrated circuit chips
US5846876A (en) * 1996-06-05 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit which uses a damascene process for producing staggered interconnect lines
US5681423A (en) * 1996-06-06 1997-10-28 Micron Technology, Inc. Semiconductor wafer for improved chemical-mechanical polishing over large area features
JP3526376B2 (ja) 1996-08-21 2004-05-10 株式会社東芝 半導体装置及びその製造方法
TW337028B (en) * 1996-12-13 1998-07-21 Ibm Improvements to the chemical-mechanical polishing of semiconductor wafers
EP0848417B1 (en) * 1996-12-13 2004-09-08 International Business Machines Corporation Improvements to the chemical-mechanical polishing of semiconductor wafers
KR100219508B1 (ko) * 1996-12-30 1999-09-01 윤종용 반도체장치의 금속배선층 형성방법
EP1533837A1 (en) 1997-03-10 2005-05-25 Asahi Kasei Kabushiki Kaisha Selective electroplating method
JP3098450B2 (ja) * 1997-04-21 2000-10-16 日本電気アイシーマイコンシステム株式会社 半導体集積回路
US6033977A (en) * 1997-06-30 2000-03-07 Siemens Aktiengesellschaft Dual damascene structure
US5932928A (en) * 1997-07-03 1999-08-03 Micron Technology, Inc. Semiconductor circuit interconnections and methods of making such interconnections
US6081033A (en) * 1997-07-29 2000-06-27 Micron Technology, Inc. Interconnections for semiconductor circuits
US6153933A (en) * 1997-09-05 2000-11-28 Advanced Micro Devices, Inc. Elimination of residual materials in a multiple-layer interconnect structure
US6024856A (en) * 1997-10-10 2000-02-15 Enthone-Omi, Inc. Copper metallization of silicon wafers using insoluble anodes
US5976968A (en) * 1997-10-14 1999-11-02 Industrial Technology Research Institute Single-mask dual damascene processes by using phase-shifting mask
US5877076A (en) * 1997-10-14 1999-03-02 Industrial Technology Research Institute Opposed two-layered photoresist process for dual damascene patterning
US6017813A (en) * 1998-01-12 2000-01-25 Vanguard International Semiconductor Corporation Method for fabricating a damascene landing pad
US6093631A (en) * 1998-01-15 2000-07-25 International Business Machines Corporation Dummy patterns for aluminum chemical polishing (CMP)
US6200896B1 (en) 1998-01-22 2001-03-13 Cypress Semiconductor Corporation Employing an acidic liquid and an abrasive surface to polish a semiconductor topography
JP4651815B2 (ja) * 1998-01-23 2011-03-16 ローム株式会社 ダマシン配線および半導体装置
US6081032A (en) * 1998-02-13 2000-06-27 Texas Instruments - Acer Incorporated Dual damascene multi-level metallization and interconnection structure
US5939788A (en) * 1998-03-11 1999-08-17 Micron Technology, Inc. Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper
JP2000040679A (ja) 1998-07-24 2000-02-08 Hitachi Ltd 半導体集積回路装置の製造方法
EP0982774A3 (en) * 1998-08-21 2002-05-15 International Business Machines Corporation Avoidance of cross-sectional surface reduction in wide soft metal wires
US5972124A (en) 1998-08-31 1999-10-26 Advanced Micro Devices, Inc. Method for cleaning a surface of a dielectric material
US6232231B1 (en) 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
US6180506B1 (en) 1998-09-14 2001-01-30 International Business Machines Corporation Upper redundant layer for damascene metallization
US6174803B1 (en) 1998-09-16 2001-01-16 Vsli Technology Integrated circuit device interconnection techniques
US6815336B1 (en) 1998-09-25 2004-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Planarization of copper damascene using reverse current electroplating and chemical mechanical polishing
US6069082A (en) * 1998-10-13 2000-05-30 Chartered Semiconductor Manufacturing Ltd. Method to prevent dishing in damascene CMP process
JP3164214B2 (ja) * 1998-11-04 2001-05-08 日本電気株式会社 金属膜の研磨方法
US6566249B1 (en) * 1998-11-09 2003-05-20 Cypress Semiconductor Corp. Planarized semiconductor interconnect topography and method for polishing a metal layer to form wide interconnect structures
US6181011B1 (en) 1998-12-29 2001-01-30 Kawasaki Steel Corporation Method of controlling critical dimension of features in integrated circuits (ICS), ICS formed by the method, and systems utilizing same
TW428243B (en) * 1999-01-22 2001-04-01 United Microelectronics Corp Method for enhancing the planarization of the die region and scribe line by using dummy pattern
US6174801B1 (en) * 1999-03-05 2001-01-16 Taiwan Semiconductor Manufacturing Company E-beam direct writing to pattern step profiles of dielectric layers applied to fill poly via with poly line, contact with metal line, and metal via with metal line
US6305000B1 (en) 1999-06-15 2001-10-16 International Business Machines Corporation Placement of conductive stripes in electronic circuits to satisfy metal density requirements
KR100571259B1 (ko) * 1999-12-23 2006-04-13 주식회사 하이닉스반도체 반도체 소자의 다마신 패턴 형성방법
FR2803438B1 (fr) * 1999-12-29 2002-02-08 Commissariat Energie Atomique Procede de realisation d'une structure d'interconnexions comprenant une isolation electrique incluant des cavites d'air ou de vide
JP3819670B2 (ja) * 2000-04-14 2006-09-13 富士通株式会社 ダマシン配線を有する半導体装置
US6610592B1 (en) 2000-04-24 2003-08-26 Taiwan Semiconductor Manufacturing Company Method for integrating low-K materials in semiconductor fabrication
US6461963B1 (en) 2000-08-30 2002-10-08 Micron Technology, Inc. Utilization of disappearing silicon hard mask for fabrication of semiconductor structures
JP3685722B2 (ja) * 2001-02-28 2005-08-24 三洋電機株式会社 半導体装置及びその製造方法
US6638863B2 (en) * 2001-04-24 2003-10-28 Acm Research, Inc. Electropolishing metal layers on wafers having trenches or vias with dummy structures
US6969684B1 (en) 2001-04-30 2005-11-29 Cypress Semiconductor Corp. Method of making a planarized semiconductor structure
US7224063B2 (en) 2001-06-01 2007-05-29 International Business Machines Corporation Dual-damascene metallization interconnection
JP4587604B2 (ja) 2001-06-13 2010-11-24 富士通セミコンダクター株式会社 半導体装置の製造方法
US6828678B1 (en) 2002-03-29 2004-12-07 Silicon Magnetic Systems Semiconductor topography with a fill material arranged within a plurality of valleys associated with the surface roughness of the metal layer
JP3614412B2 (ja) * 2002-07-26 2005-01-26 沖電気工業株式会社 配線層構造及びその形成方法
US7089522B2 (en) * 2003-06-11 2006-08-08 Chartered Semiconductor Manufacturing, Ltd. Device, design and method for a slot in a conductive area
JP4764604B2 (ja) * 2004-01-30 2011-09-07 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7240314B1 (en) 2004-06-04 2007-07-03 Magma Design Automation, Inc. Redundantly tied metal fill for IR-drop and layout density optimization
JP3922280B2 (ja) * 2004-09-30 2007-05-30 セイコーエプソン株式会社 配線パターンの形成方法及びデバイスの製造方法
JP2007043183A (ja) * 2006-09-05 2007-02-15 Renesas Technology Corp 半導体集積回路装置の製造方法
JP5610905B2 (ja) * 2010-08-02 2014-10-22 パナソニック株式会社 半導体装置
FR2974194B1 (fr) 2011-04-12 2013-11-15 Commissariat Energie Atomique Procede de lithographie
TWI557423B (zh) * 2012-12-17 2016-11-11 鴻海精密工業股份有限公司 透明導電基板及其製造方法
US10290544B2 (en) * 2017-10-10 2019-05-14 Globalfoundries Inc. Methods of forming conductive contact structures to semiconductor devices and the resulting structures
CN114765146A (zh) * 2021-01-14 2022-07-19 联华电子股份有限公司 内连线结构
CN113097201B (zh) * 2021-04-01 2023-10-27 上海易卜半导体有限公司 半导体封装结构、方法、器件和电子产品

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4956313A (en) * 1987-08-17 1990-09-11 International Business Machines Corporation Via-filling and planarization technique
EP0363100A3 (en) * 1988-10-02 1990-05-23 Canon Kabushiki Kaisha Selective polishing method
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5262354A (en) * 1992-02-26 1993-11-16 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5292689A (en) * 1992-09-04 1994-03-08 International Business Machines Corporation Method for planarizing semiconductor structure using subminimum features
US5272117A (en) * 1992-12-07 1993-12-21 Motorola, Inc. Method for planarizing a layer of material
JP2972484B2 (ja) * 1993-05-10 1999-11-08 日本電気株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
EP0710981A2 (en) 1996-05-08
US5602423A (en) 1997-02-11
TW299472B (ko) 1997-03-01
EP0710981A3 (en) 1997-08-20
JPH08213397A (ja) 1996-08-20

Similar Documents

Publication Publication Date Title
KR960019591A (ko) 반도체 소자 및 이의 형성 방법
US4789648A (en) Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US5935868A (en) Interconnect structure and method to achieve unlanded vias for low dielectric constant materials
JP3778487B2 (ja) 金属キャパシタの形成方法
US6037248A (en) Method of fabricating integrated circuit wiring with low RC time delay
US6445073B1 (en) Damascene metallization process and structure
US6133139A (en) Self-aligned composite insulator with sub-half-micron multilevel high density electrical interconnections and process thereof
US6365971B1 (en) Unlanded vias with a low dielectric constant material as an intraline dielectric
US20020145201A1 (en) Method and apparatus for making air gap insulation for semiconductor devices
US5084414A (en) Metal interconnection system with a planar surface
US6046106A (en) High density plasma oxide gap filled patterned metal layers with improved electromigration resistance
KR970075681A (ko) 반도체 장치의 제조 방법
US6380625B2 (en) Semiconductor interconnect barrier and manufacturing method thereof
US6204096B1 (en) Method for reducing critical dimension of dual damascene process using spin-on-glass process
KR100351058B1 (ko) 반도체 소자의 금속 배선 및 그 제조방법
US20020127849A1 (en) Method of manufacturing dual damascene structure
CN104681484B (zh) 一种半导体器件的制造方法
JP3221411B2 (ja) 半導体装置の製造方法
JPH0917860A (ja) 半導体素子における配線構造とその製造方法
KR100546296B1 (ko) 금속 브리지를 방지하는 반도체 장치의 금속 배선 제조 방법
KR100503381B1 (ko) 반도체 소자의 금속 배선과 그 형성 방법
KR970063677A (ko) 멀티레벨 상호 접속 반도체 장치와 제조 방법
KR100398584B1 (ko) 반도체 소자의 제조 방법
KR100268917B1 (ko) 반도체소자의배선구조및배선형성방법
KR100632121B1 (ko) 이중 다마신 공정을 이용한 반도체 소자의 금속 배선 형성방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid