JP3382467B2 - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス基板の製造方法に関する。
クス基板の製造方法に関する。
【０００２】
【従来の技術】半導体装置には、半導体基板もしくは半
導体層と外部とを接続する配線が通常設けられている。
このような配線としては、Ａｌ（アルミニウム）配線が
一般的である。Ａｌ配線の例として、’９４ＶＬＳＩ S
ymp.で報告されたＣＭＰ（Chemical Mechanical Polish
ing)を用いたダマシン法によるＡｌ配線もしくはＡｌ電
極の形成方法がある。これについて図１４を用いて説明
する。まず、シリコン基板６０上に熱酸化膜６１、層間
絶縁膜６２を形成する（図１４（ａ））。層間絶縁膜６
２をパタ−ニングし、Ａｌ埋め込みパタ−ン６３を形成
する（図１４（ｂ））。スパッタリング法を用いてＡｌ
膜６４を形成する（図１４（ｃ））。このときＡｌ膜６
４の厚さは、Ａｌ埋め込みパタ−ン６３の段差よりも大
きくする。次いで、Ａｌ膜６４をＣＭＰ研磨し、Ａｌ電
極６５を形成する（図１４（ｄ））。
導体層と外部とを接続する配線が通常設けられている。
このような配線としては、Ａｌ（アルミニウム）配線が
一般的である。Ａｌ配線の例として、’９４ＶＬＳＩ S
ymp.で報告されたＣＭＰ（Chemical Mechanical Polish
ing)を用いたダマシン法によるＡｌ配線もしくはＡｌ電
極の形成方法がある。これについて図１４を用いて説明
する。まず、シリコン基板６０上に熱酸化膜６１、層間
絶縁膜６２を形成する（図１４（ａ））。層間絶縁膜６
２をパタ−ニングし、Ａｌ埋め込みパタ−ン６３を形成
する（図１４（ｂ））。スパッタリング法を用いてＡｌ
膜６４を形成する（図１４（ｃ））。このときＡｌ膜６
４の厚さは、Ａｌ埋め込みパタ−ン６３の段差よりも大
きくする。次いで、Ａｌ膜６４をＣＭＰ研磨し、Ａｌ電
極６５を形成する（図１４（ｄ））。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たダマシン法による配線もしくは電極形成においては、
実際には図１５（ｅ）に示したようにＡｌ電極６５の中
央部がくぼむディッシングと呼ばれる形状を生ずる。こ
れは、Ａｌに代表されるメタル層とｐ−ＳｉＯに代表さ
れる絶縁層におけるＣＭＰの研磨レ−トの異なる材料が
同一の研磨面内に混在する場合、研磨布が変形可能であ
るため、研磨レ−トの大きな材料が余分に研磨されて生
ずるものである。Ａｌとｐ−ＳｉＯではＡｌの研磨レ−
トがｐ−ＳｉＯに比べて４〜５倍大きいためＡｌ電極６
５にディッシングが生ずる。このディッシングは、図１
６に示すようにＡｌ電極の寸法が大きくなるに従い大き
くなり、３００μｍの大きさのＡｌ電極では約３０００
Åのディッシングが生じる。ワイヤボンディングを行う
パッド部のように、数百μｍの大きさのＡｌ電極の場合
には図１５（ｆ）に示すように大きなディッシングによ
りＡｌ電極６５の一部が消失し、ワイヤボンディングが
不可能となり、素子の歩留まりを下げる原因ともなって
いる。また、Ａｌ配線においては、ディッシングにより
配線抵抗が増大し、素子の特性を劣化させる原因ともな
る。
たダマシン法による配線もしくは電極形成においては、
実際には図１５（ｅ）に示したようにＡｌ電極６５の中
央部がくぼむディッシングと呼ばれる形状を生ずる。こ
れは、Ａｌに代表されるメタル層とｐ−ＳｉＯに代表さ
れる絶縁層におけるＣＭＰの研磨レ−トの異なる材料が
同一の研磨面内に混在する場合、研磨布が変形可能であ
るため、研磨レ−トの大きな材料が余分に研磨されて生
ずるものである。Ａｌとｐ−ＳｉＯではＡｌの研磨レ−
トがｐ−ＳｉＯに比べて４〜５倍大きいためＡｌ電極６
５にディッシングが生ずる。このディッシングは、図１
６に示すようにＡｌ電極の寸法が大きくなるに従い大き
くなり、３００μｍの大きさのＡｌ電極では約３０００
Åのディッシングが生じる。ワイヤボンディングを行う
パッド部のように、数百μｍの大きさのＡｌ電極の場合
には図１５（ｆ）に示すように大きなディッシングによ
りＡｌ電極６５の一部が消失し、ワイヤボンディングが
不可能となり、素子の歩留まりを下げる原因ともなって
いる。また、Ａｌ配線においては、ディッシングにより
配線抵抗が増大し、素子の特性を劣化させる原因ともな
る。
【０００４】本発明の目的は、ディッシング量を小さく
なした金属画素電極を用いたアクティブマトリクス基板
の製造方法を提供することにある。
なした金属画素電極を用いたアクティブマトリクス基板
の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上述の目的を達成する本
発明のアクティブマトリクス基板の製造方法は、次のと
おりのものである。
発明のアクティブマトリクス基板の製造方法は、次のと
おりのものである。
【０００６】即ち、本発明のアクティブマトリクス基板
の製造方法は、信号線部、走査線部及びトランジスタ部
を有する半導体基板を用意する第１工程、前記半導体基
板の表面上に、窒化シリコン（５０）からなる第１絶縁
層を形成する第２工程、前記第１の絶縁層上に酸化シリ
コン（５１）からなる第２絶縁層を形成する第３工程、
開口部（５３）内に第２絶縁層の残された絶縁領域（５
２）を形成するように、前記第１絶縁層をエッチングス
トッパーとして使用しながら、前記第２絶縁層をエッチ
ングすることによって、前記第２絶縁層をパターニング
し、これによって、該開口部（５３）を形成する第４工
程、該開口部内にトランジスタ部まで延びたコンタクト
ホール（５４）を形成し、該コンタクトホール内を金属
（５５）で埋め込む第５工程、前記第５工程を経た半導
体基板上に、アルミニウム（５６）を被覆する第６工
程、及び前記第２絶縁層の残された絶縁領域（５２）を
研磨ストップ部として使用しながら、前記第４工程の開
口部以外に位置する第２絶縁層及び前記第６工程のアル
ミニウムを研磨し、これによって、研磨された第２絶縁
層によって互いに絶縁分離された金属画素電極（５６）
を形成する第７工程を有することを特徴とするものであ
る。
の製造方法は、信号線部、走査線部及びトランジスタ部
を有する半導体基板を用意する第１工程、前記半導体基
板の表面上に、窒化シリコン（５０）からなる第１絶縁
層を形成する第２工程、前記第１の絶縁層上に酸化シリ
コン（５１）からなる第２絶縁層を形成する第３工程、
開口部（５３）内に第２絶縁層の残された絶縁領域（５
２）を形成するように、前記第１絶縁層をエッチングス
トッパーとして使用しながら、前記第２絶縁層をエッチ
ングすることによって、前記第２絶縁層をパターニング
し、これによって、該開口部（５３）を形成する第４工
程、該開口部内にトランジスタ部まで延びたコンタクト
ホール（５４）を形成し、該コンタクトホール内を金属
（５５）で埋め込む第５工程、前記第５工程を経た半導
体基板上に、アルミニウム（５６）を被覆する第６工
程、及び前記第２絶縁層の残された絶縁領域（５２）を
研磨ストップ部として使用しながら、前記第４工程の開
口部以外に位置する第２絶縁層及び前記第６工程のアル
ミニウムを研磨し、これによって、研磨された第２絶縁
層によって互いに絶縁分離された金属画素電極（５６）
を形成する第７工程を有することを特徴とするものであ
る。
【０００７】
【０００８】
【０００９】本発明で、導電性材料あるいは画素電極は
Ａｌであるのがいい。また、異なる領域あるいは異なる
材料は、ＳｉＯまたはＳｉＮであるのがいい。
Ａｌであるのがいい。また、異なる領域あるいは異なる
材料は、ＳｉＯまたはＳｉＮであるのがいい。
【００１０】本発明のアクティブマトリクス基板の製造
方法は、一般のＩＣの製造方法を含め、表示部と駆動部
が一体となった一体型液晶表示装置の製造法にも適用す
ることが出来る。また、本発明の方法による半導体装置
は、アクティブマトリックス基板に適用することがで
き、このアクティブマトリックス基板は、液晶表示装置
やＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ
Ｄｅｖｉｃｅ）などの表示デバイスに用いることができ
る。
方法は、一般のＩＣの製造方法を含め、表示部と駆動部
が一体となった一体型液晶表示装置の製造法にも適用す
ることが出来る。また、本発明の方法による半導体装置
は、アクティブマトリックス基板に適用することがで
き、このアクティブマトリックス基板は、液晶表示装置
やＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ
Ｄｅｖｉｃｅ）などの表示デバイスに用いることができ
る。
【００１１】
【発明の実施の形態】図１〜図４を参照して説明する。
以下、順をおって、本発明の半導体装置を形成する手順
について説明する。なお、説明に際して、これらの図に
おいては、半導体装置のワイヤボンディング部であるパ
ッドのみを示しており、トランジスタ部、配線部等は、
通常の半導体プロセスを用いて形成するものとする。
以下、順をおって、本発明の半導体装置を形成する手順
について説明する。なお、説明に際して、これらの図に
おいては、半導体装置のワイヤボンディング部であるパ
ッドのみを示しており、トランジスタ部、配線部等は、
通常の半導体プロセスを用いて形成するものとする。
【００１２】まず、半導体基板１を熱酸化し、厚さ８０
００Å程度のフィ−ルド酸化膜２を形成する。例えば、
ＭＯＳトランジスタのゲ−ト電極形成と同時にポリシリ
コン３を厚さ４４００Å程度に形成する。ポリシリコン
３は、パッド部を後のＣＭＰ工程の前に、ウエハ面内で
最も高く形成するために設ける。次ぎにＢＰＳＧ（Ｂｏ
ｖｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）４を厚さ８０００Å程度に成膜する（図１
（ａ））。つぎに、配線材料であるＡｌ（アルミニウ
ム）膜５を形成する（図１（ｂ））。次に、プラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）によりｐ−ＳｉＮ６、ｐ−ＳｉＯ７を積層する
（図１（ｃ））。本願で、ｐ−ＳｉＮ，ｐ−ＳｉＯと
は、プラズマＣＶＤで形成したＳｉＮ領域ＳｉＯ領域を
表す。次にｐ−ＳｉＯ７をパタ−ニングし、パッド内部
に島状の研磨ストップ部８を形成する（図１（ｄ））。
パタ−ニングにおけるドエライエッチング、ウエットエ
ッチングの際ｐ−ＳｉＮ６はエッチングのストッパ−層
として機能し、ドライエッチングにおけるｐ−ＳｉＯと
の選択比は約３、ＢＨＦ（バッファ−ド弗酸）を用いた
ウエットエッチングにおける選択比は６程度である。ス
ル−ホ−ル９を形成する（図２（ｅ））。ＣＶＤ法を用
いてタングステン膜をスル−ホ−ル９内に選択的に堆積
させ、タングステンプラグ１０を形成する（図２
（ｆ））。ここではスル−ホ−ル９の埋め込みにタング
ステンを用いた例を示したが他の金属、例えばＡｌ、Ｔ
ｉ等を用いることもできる。スッパタリング法等を用い
てＡｌ膜１１を形成する（図２（ｇ））。ここでＡｌ膜
１１の厚さはｐ−ＳｉＯ７の厚さよりも厚くする。次ぎ
にＣＭＰ（chemical mechanical polishing)によりウエ
ハ表面を研磨し、デバイス表面を平坦にすると共に、Ａ
ｌ電極１２からなるパッド部を他の電極から絶縁する
（図２（ｈ））。実際のＣＭＰ研磨には、例えば（株）
スピ−ドファム製ＣＭＰ−２２４ＣＭＰ装置、研磨布と
してＰｏｌｉｔｅｘ ＤＧ、スラリ−として（株）フジ
ミ製ＰＬＡＮＥＲＬＩＴＥ５１０２を用い、例えばスラ
リ−流量１００ｍｌ／ｍｉｎ、ＰＬＡＴＥＮ ＳＰＥＥ
Ｄ／ＣＡＲＲＩＥＲ ＳＰＥＥＤを４０ｒｐｍ／３９ｒ
ｐｍ、ウエハ押し付け圧力２００ｇ／ｃｍ2 の研磨条件
で行うことができる。また、（株）エバラ製作所製ＥＰ
Ｏ−１１４ＣＭＰ装置、研磨布にＳＵＰＲＥＭＥ ＲＮ
−Ｈ（Ｄ５１）、スラリ−に（株）フジミ製ＰＬＡＮＥ
ＲＬＩＴＥ５１０２を用い、スラリ−流量２００ｍｌ／
ｍｉｎ、ＰＬＡＴＥＮ ＳＰＥＥＤ／ＣＡＲＲＩＥＲ
ＳＰＥＥＤを５０ｒｐｍ／４９ｒｐｍ、ウエハ押し付け
圧力２００ｇ／ｃｍ2 の条件で研磨を行っても同様の結
果が得られる。ＣＭＰ研磨後の洗浄は、純水を電気分解
して作る電解イオン水のｐＨ＝７を越える陰極水を用い
たメガソニックスピン洗浄を行った後、ＰＶＡのブラシ
を用いたスクラブ洗浄で行う。上記電解イオン水の陰極
水にＮＨ4 ＯＨを０．０１ｐｐｍ加えた洗浄液を用いた
メガソニックスピン洗浄は、更にパ−ティクル除去の効
果が大きい。
００Å程度のフィ−ルド酸化膜２を形成する。例えば、
ＭＯＳトランジスタのゲ−ト電極形成と同時にポリシリ
コン３を厚さ４４００Å程度に形成する。ポリシリコン
３は、パッド部を後のＣＭＰ工程の前に、ウエハ面内で
最も高く形成するために設ける。次ぎにＢＰＳＧ（Ｂｏ
ｖｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）４を厚さ８０００Å程度に成膜する（図１
（ａ））。つぎに、配線材料であるＡｌ（アルミニウ
ム）膜５を形成する（図１（ｂ））。次に、プラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）によりｐ−ＳｉＮ６、ｐ−ＳｉＯ７を積層する
（図１（ｃ））。本願で、ｐ−ＳｉＮ，ｐ−ＳｉＯと
は、プラズマＣＶＤで形成したＳｉＮ領域ＳｉＯ領域を
表す。次にｐ−ＳｉＯ７をパタ−ニングし、パッド内部
に島状の研磨ストップ部８を形成する（図１（ｄ））。
パタ−ニングにおけるドエライエッチング、ウエットエ
ッチングの際ｐ−ＳｉＮ６はエッチングのストッパ−層
として機能し、ドライエッチングにおけるｐ−ＳｉＯと
の選択比は約３、ＢＨＦ（バッファ−ド弗酸）を用いた
ウエットエッチングにおける選択比は６程度である。ス
ル−ホ−ル９を形成する（図２（ｅ））。ＣＶＤ法を用
いてタングステン膜をスル−ホ−ル９内に選択的に堆積
させ、タングステンプラグ１０を形成する（図２
（ｆ））。ここではスル−ホ−ル９の埋め込みにタング
ステンを用いた例を示したが他の金属、例えばＡｌ、Ｔ
ｉ等を用いることもできる。スッパタリング法等を用い
てＡｌ膜１１を形成する（図２（ｇ））。ここでＡｌ膜
１１の厚さはｐ−ＳｉＯ７の厚さよりも厚くする。次ぎ
にＣＭＰ（chemical mechanical polishing)によりウエ
ハ表面を研磨し、デバイス表面を平坦にすると共に、Ａ
ｌ電極１２からなるパッド部を他の電極から絶縁する
（図２（ｈ））。実際のＣＭＰ研磨には、例えば（株）
スピ−ドファム製ＣＭＰ−２２４ＣＭＰ装置、研磨布と
してＰｏｌｉｔｅｘ ＤＧ、スラリ−として（株）フジ
ミ製ＰＬＡＮＥＲＬＩＴＥ５１０２を用い、例えばスラ
リ−流量１００ｍｌ／ｍｉｎ、ＰＬＡＴＥＮ ＳＰＥＥ
Ｄ／ＣＡＲＲＩＥＲ ＳＰＥＥＤを４０ｒｐｍ／３９ｒ
ｐｍ、ウエハ押し付け圧力２００ｇ／ｃｍ2 の研磨条件
で行うことができる。また、（株）エバラ製作所製ＥＰ
Ｏ−１１４ＣＭＰ装置、研磨布にＳＵＰＲＥＭＥ ＲＮ
−Ｈ（Ｄ５１）、スラリ−に（株）フジミ製ＰＬＡＮＥ
ＲＬＩＴＥ５１０２を用い、スラリ−流量２００ｍｌ／
ｍｉｎ、ＰＬＡＴＥＮ ＳＰＥＥＤ／ＣＡＲＲＩＥＲ
ＳＰＥＥＤを５０ｒｐｍ／４９ｒｐｍ、ウエハ押し付け
圧力２００ｇ／ｃｍ2 の条件で研磨を行っても同様の結
果が得られる。ＣＭＰ研磨後の洗浄は、純水を電気分解
して作る電解イオン水のｐＨ＝７を越える陰極水を用い
たメガソニックスピン洗浄を行った後、ＰＶＡのブラシ
を用いたスクラブ洗浄で行う。上記電解イオン水の陰極
水にＮＨ4 ＯＨを０．０１ｐｐｍ加えた洗浄液を用いた
メガソニックスピン洗浄は、更にパ−ティクル除去の効
果が大きい。
【００１３】図３（ｉ）は図１（ａ）の斜視図、図３
（ｊ）は図１（ｂ）の斜視図、図３（ｋ）は図１（ｄ）
の斜視図、図４（ｌ）は図２（ｈ）の斜視図である。図
４（ｍ）は、図２（ｈ）、図４（ｌ）を表面から見た平
面図である。図３（ｋ）に示すように研磨ストップ部８
は、柱状に形成し、図４（ｌ）、図４（ｍ）に示すよう
にＡｌ電極１２を電気的に分離しないように形成する。
（ｊ）は図１（ｂ）の斜視図、図３（ｋ）は図１（ｄ）
の斜視図、図４（ｌ）は図２（ｈ）の斜視図である。図
４（ｍ）は、図２（ｈ）、図４（ｌ）を表面から見た平
面図である。図３（ｋ）に示すように研磨ストップ部８
は、柱状に形成し、図４（ｌ）、図４（ｍ）に示すよう
にＡｌ電極１２を電気的に分離しないように形成する。
【００１４】本形態の特徴点は、パッド部なるＡｌ電極
１２のパタ−ン内部に、研磨ストップ部８を設けたこと
であり、これによりＣＭＰ研磨時に生ずるＡｌ電極１２
のディッシングを小さくし、オ−バ−研磨によるＡｌ電
極１２の消失を防ぐことができる。即ち、メタルＣＭＰ
プロセスの歩留まりを向上させることができる。なお、
図４（ｍ）においては研磨ストップ部８を正方形とした
が、正５角形、正６角形等の正多角形にすることも可能
である。Ａｌ電極１２上の任意の点から研磨ストップ部
８、もしくはＡｌ電極１２の側壁までの最短の距離は５
０μｍ以下とするのが好ましい。
１２のパタ−ン内部に、研磨ストップ部８を設けたこと
であり、これによりＣＭＰ研磨時に生ずるＡｌ電極１２
のディッシングを小さくし、オ−バ−研磨によるＡｌ電
極１２の消失を防ぐことができる。即ち、メタルＣＭＰ
プロセスの歩留まりを向上させることができる。なお、
図４（ｍ）においては研磨ストップ部８を正方形とした
が、正５角形、正６角形等の正多角形にすることも可能
である。Ａｌ電極１２上の任意の点から研磨ストップ部
８、もしくはＡｌ電極１２の側壁までの最短の距離は５
０μｍ以下とするのが好ましい。
【００１５】
（実施例１）図５および図６を用いて説明する。これら
の図は、図４（ｍ）と同様にパッド部の平面図である。
図５（ａ）においては、研磨ストップ部８をストライプ
状に形成した。図５（ｂ）においては、研磨ストップ部
８の断面形状を多角形にした。図６（ｃ）においては、
研磨ストップ部８の断面形状を３角形にした。図６
（ｄ）においては、研磨ストップ部８の断面形状を円形
あるいは楕円形にした。図６（ｅ）においては、研磨ス
トップ部８の断面形状を任意かつ複数の形状とした。図
５（ａ）〜図６（ｅ）のいずれの図においても、Ａｌ電
極１２上の任意の点から研磨ストップ部８、もしくはＡ
ｌ電極１２の側壁までの最短の距離は５０μｍ以下であ
ることが望ましい。本例の特徴点は研磨ストップ部８の
断面形状を任意の形状に形成したことであり、これによ
り、Ａｌ電極１２のＣＭＰ研磨時のディッシングを小さ
くし、パッド部Ａｌ膜の消失を防ぎ、ＣＭＰ工程の歩留
まりを向上させることができる。
の図は、図４（ｍ）と同様にパッド部の平面図である。
図５（ａ）においては、研磨ストップ部８をストライプ
状に形成した。図５（ｂ）においては、研磨ストップ部
８の断面形状を多角形にした。図６（ｃ）においては、
研磨ストップ部８の断面形状を３角形にした。図６
（ｄ）においては、研磨ストップ部８の断面形状を円形
あるいは楕円形にした。図６（ｅ）においては、研磨ス
トップ部８の断面形状を任意かつ複数の形状とした。図
５（ａ）〜図６（ｅ）のいずれの図においても、Ａｌ電
極１２上の任意の点から研磨ストップ部８、もしくはＡ
ｌ電極１２の側壁までの最短の距離は５０μｍ以下であ
ることが望ましい。本例の特徴点は研磨ストップ部８の
断面形状を任意の形状に形成したことであり、これによ
り、Ａｌ電極１２のＣＭＰ研磨時のディッシングを小さ
くし、パッド部Ａｌ膜の消失を防ぎ、ＣＭＰ工程の歩留
まりを向上させることができる。
【００１６】（実施例２）図７を用いて説明する。図７
は図４（ｍ）と同じくパッド部の平面図である。図７に
おいて、５は下層のＡｌ配線、１２は、上層のＡｌ電極
である。８は研磨ストップ部、９はＡｌ配線５とＡｌ電
極１２を電気的に結ぶスル−ホ−ルである。本例の特徴
は、研磨ストップ部を格子状にし、同一パッド部のＡｌ
電極１２を複数のセグメントに分離し、各のＡｌ電極１
２のセグメントをスル−ホ−ル９、Ａｌ配線によって電
気的に結んでいる点である。これによりＡｌ電極１２の
ディッシングをより小さくし、Ａｌ電極１２の消失が防
げるため、ＣＭＰ工程の歩留まりが向上する。なお、各
のＡｌ電極１２のセグメントは、複数の任意の形状に形
成することができ、Ａｌ電極１２のセグメント上の任意
の点から研磨ストップ部８までの最短の距離は１００μ
ｍ以下とするのが望ましい。
は図４（ｍ）と同じくパッド部の平面図である。図７に
おいて、５は下層のＡｌ配線、１２は、上層のＡｌ電極
である。８は研磨ストップ部、９はＡｌ配線５とＡｌ電
極１２を電気的に結ぶスル−ホ−ルである。本例の特徴
は、研磨ストップ部を格子状にし、同一パッド部のＡｌ
電極１２を複数のセグメントに分離し、各のＡｌ電極１
２のセグメントをスル−ホ−ル９、Ａｌ配線によって電
気的に結んでいる点である。これによりＡｌ電極１２の
ディッシングをより小さくし、Ａｌ電極１２の消失が防
げるため、ＣＭＰ工程の歩留まりが向上する。なお、各
のＡｌ電極１２のセグメントは、複数の任意の形状に形
成することができ、Ａｌ電極１２のセグメント上の任意
の点から研磨ストップ部８までの最短の距離は１００μ
ｍ以下とするのが望ましい。
【００１７】（実施例３）図８及び図９を用いて説明す
る。図８（ａ）において、１は半導体基板、２は半導体
基板１を熱酸化して形成した熱酸化膜、４はＢＰＳＧ
（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌ
ａｓｓ）、２０はｐ−ＳｉＯである。ｐ−ＳｉＯ２０を
パタ−ニングし、研磨ストップ部８を形成する（図８
（ｂ））。パタ−ニングの際のドライエッテイングもし
くはウエットエッチングは、時間制御により、所望の深
さのパタ−ンを形成する。スパッタリング法等を用い
て、Ａｌ膜５を形成する（図８（ｃ））。Ａｌ膜５の厚
さは図８（ｂ）で形成したパタ−ンの深さよりも大きく
形成する。ＣＭＰ研磨によりＡｌ配線５を形成する（図
８（ｄ））。なおＣＭＰの研磨条件、洗浄条件は、上述
した例と同様とすることができる。ｐ−ＳｉＮ２１を成
膜する（図８（ｅ））。これ以降、第二のＡｌ膜、第三
のＡｌ膜等、同様の方法で多層配線を形成することがで
きる。図９（ｆ）は図８（ｂ）の斜視図、図９（ｇ）は
図８（ｄ）の斜視図である。図８（ａ）乃至図８（ｄ）
はダマシン法によるＡｌ配線５の形成方法であり、本例
の特徴はＡｌ配線５の内部に島状の研磨ストップ部８を
設けたことである。この研磨ストップ部８は、図９
（ｆ）、図９（ｇ）に示すように同一のＡｌ配線５を電
気的に分離しないように島状に形成され、その断面形状
は前述したように、任意の複数の形状に形成することが
できる。この研磨ストップ部８の配置方法は、Ａｌ配線
５上の任意の点から研磨ストップ部８、あるいはＡｌ電
極５側壁までの最短の距離が１０μｍ以下となるように
配置するのが望ましい。以上の工程によりＡｌ配線５の
ＣＭＰ研磨によるディッシングを２００Å以下に押さえ
ることができる。これによりディッシングによる配線抵
抗の増大と、配線抵抗のバラツキを抑えることができ
る。また、デバイスの安定化、高歩留まりが実現でき
る。
る。図８（ａ）において、１は半導体基板、２は半導体
基板１を熱酸化して形成した熱酸化膜、４はＢＰＳＧ
（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌ
ａｓｓ）、２０はｐ−ＳｉＯである。ｐ−ＳｉＯ２０を
パタ−ニングし、研磨ストップ部８を形成する（図８
（ｂ））。パタ−ニングの際のドライエッテイングもし
くはウエットエッチングは、時間制御により、所望の深
さのパタ−ンを形成する。スパッタリング法等を用い
て、Ａｌ膜５を形成する（図８（ｃ））。Ａｌ膜５の厚
さは図８（ｂ）で形成したパタ−ンの深さよりも大きく
形成する。ＣＭＰ研磨によりＡｌ配線５を形成する（図
８（ｄ））。なおＣＭＰの研磨条件、洗浄条件は、上述
した例と同様とすることができる。ｐ−ＳｉＮ２１を成
膜する（図８（ｅ））。これ以降、第二のＡｌ膜、第三
のＡｌ膜等、同様の方法で多層配線を形成することがで
きる。図９（ｆ）は図８（ｂ）の斜視図、図９（ｇ）は
図８（ｄ）の斜視図である。図８（ａ）乃至図８（ｄ）
はダマシン法によるＡｌ配線５の形成方法であり、本例
の特徴はＡｌ配線５の内部に島状の研磨ストップ部８を
設けたことである。この研磨ストップ部８は、図９
（ｆ）、図９（ｇ）に示すように同一のＡｌ配線５を電
気的に分離しないように島状に形成され、その断面形状
は前述したように、任意の複数の形状に形成することが
できる。この研磨ストップ部８の配置方法は、Ａｌ配線
５上の任意の点から研磨ストップ部８、あるいはＡｌ電
極５側壁までの最短の距離が１０μｍ以下となるように
配置するのが望ましい。以上の工程によりＡｌ配線５の
ＣＭＰ研磨によるディッシングを２００Å以下に押さえ
ることができる。これによりディッシングによる配線抵
抗の増大と、配線抵抗のバラツキを抑えることができ
る。また、デバイスの安定化、高歩留まりが実現でき
る。
【００１８】（実施例４）図１０〜図１３を用いて、以
下、順を追って説明する。図１０（ａ）に示されるよう
に、２．０〜３．０Ω・ｃｍのＮ型シリコン基板３０を
熱酸化し、厚さ７０００Åの熱酸化膜を形成した後、Ｂ
ＨＦのウエットエッチングによりＰ型ウェルのパタ−ン
を形成する。Ｐ型ウェルのインプラ前にＮ型Ｓｉ基板３
０を５００Å熱酸化しＰ型ウェルバッファ−酸化膜を成
膜した後、ボロンをド−ズ量９×１０12ｃｍ-2、加速電
圧６０ＫｅＶでイオン注入する。３１と３２の熱酸化膜
をＢＨＦを用いたエッチングにより除去した後、１１５
０℃、８４０ｍｉｎのアニ−ルによりＰ型ウェル３３を
形成する（図１０（ｂ））。Ｓｉ基板３０を熱酸化し、
３５０Åの熱酸化膜３４を形成後、低圧ＣＶＤ法により
ＳｉＮ膜３５を形成する。ドライエッチングによりＳｉ
Ｎ膜３５をパタ−ニング後、Ｓｉ基板３０の熱酸化によ
り８０００Åのフィ−ルド酸化膜を形成する（図１０
（ｃ））。ＳｉＮ膜３５を熱リン酸を用いたウエットエ
ッチングにより除去後、厚さ３５０Åのバッファ−熱酸
化膜を形成する。次いで厚さ７００Åのｐｏｌｙ−Ｓｉ
３８を形成する。レジスト３９のパタ−ニングにより、
後に薄膜トランジスタ（ＴＦＴ）を形成するｐｏｌｙ−
Ｓｉ３８の部分にのみＢＦ2 をド−ズ量１×１０12ｃｍ
-2、加速電圧３５ＫｅＶでイオン注入する。レジスト除
去後、１１００℃で６０ｍｉｎアニ−ルを行う（図１０
（ｄ））。ｐｏｌｙ−Ｓｉ３８をパタ−ニング後、バッ
ファ−酸化膜３７をＢＨＦを用いたエッチングにより除
去し、８５０Åのゲ−ト酸化膜を形成する。
下、順を追って説明する。図１０（ａ）に示されるよう
に、２．０〜３．０Ω・ｃｍのＮ型シリコン基板３０を
熱酸化し、厚さ７０００Åの熱酸化膜を形成した後、Ｂ
ＨＦのウエットエッチングによりＰ型ウェルのパタ−ン
を形成する。Ｐ型ウェルのインプラ前にＮ型Ｓｉ基板３
０を５００Å熱酸化しＰ型ウェルバッファ−酸化膜を成
膜した後、ボロンをド−ズ量９×１０12ｃｍ-2、加速電
圧６０ＫｅＶでイオン注入する。３１と３２の熱酸化膜
をＢＨＦを用いたエッチングにより除去した後、１１５
０℃、８４０ｍｉｎのアニ−ルによりＰ型ウェル３３を
形成する（図１０（ｂ））。Ｓｉ基板３０を熱酸化し、
３５０Åの熱酸化膜３４を形成後、低圧ＣＶＤ法により
ＳｉＮ膜３５を形成する。ドライエッチングによりＳｉ
Ｎ膜３５をパタ−ニング後、Ｓｉ基板３０の熱酸化によ
り８０００Åのフィ−ルド酸化膜を形成する（図１０
（ｃ））。ＳｉＮ膜３５を熱リン酸を用いたウエットエ
ッチングにより除去後、厚さ３５０Åのバッファ−熱酸
化膜を形成する。次いで厚さ７００Åのｐｏｌｙ−Ｓｉ
３８を形成する。レジスト３９のパタ−ニングにより、
後に薄膜トランジスタ（ＴＦＴ）を形成するｐｏｌｙ−
Ｓｉ３８の部分にのみＢＦ2 をド−ズ量１×１０12ｃｍ
-2、加速電圧３５ＫｅＶでイオン注入する。レジスト除
去後、１１００℃で６０ｍｉｎアニ−ルを行う（図１０
（ｄ））。ｐｏｌｙ−Ｓｉ３８をパタ−ニング後、バッ
ファ−酸化膜３７をＢＨＦを用いたエッチングにより除
去し、８５０Åのゲ−ト酸化膜を形成する。
【００１９】ｐｏｌｙ−Ｓｉのゲ−ト電極４０を形成
後、イオン注入によりＮＬＤ４１，ＮＳＤ４２，ＰＬＤ
４３，ＰＳＤ４４を形成する。各の拡散層の形成におけ
る、ド−ズ量／加速電圧は、ＮＬＤ４１がＰを１×１０
13ｃｍ-2／９５ＫｅＶ、ＮＳＤ４２がＰを５×１０15ｃ
ｍ-2／９５ＫｅＶ、ＰＬＤ４３がＢを１．５×１０12ｃ
ｍ-2／４０ＫｅＶ、ＰＳＤ４４がＢを３×１０15ｃｍ-2
／１００ＫｅＶであり、全イオン注入後、９５０℃、６
０ｍｉｎのアニ−ルにより拡散層を活性化させる（図１
０（ｅ））。ＢＰＳＧ４５を７０００Å成膜後、ＢＰＳ
Ｇ４５にコンタクトホ−ルをパタ−ニング形成し、Ａｌ
膜４６を成膜、Ａｌ配線４６をパタ−ニング形成する
（図１１（ｆ））。Ａｌ配線４６の構成は、Ｔｉ１００
０Å／ＴｉＮ２０００Å／ＡｌＳｉ４０００Å／ＴｉＮ
１０００Åとなっており、Ａｌ配線４６のシ−ト抵抗は
０．１Ω／□以下となっている。層間絶縁膜４７を１０
０００Å、Ｐ−ＳｉＮ４８を２７００Å成膜する（図１
１（ｇ））。層間絶縁膜４７は、Ｐ−ＳｉＯ４０００Å
／ＳＯＧ２０００Å／Ｐ−ＳｉＯ４０００Åの構成とな
っており、ＳＯＧには、東京応化工業（株）製Ｔ−１０
を用い、段差を緩和した。Ｔｉ４９を３０００Å成膜
し、パタ−ニング後Ｐ−ＳｉＮ５０を３０００Å、Ｐ−
ＳｉＯ５１を１０００Å形成する（図１１（ｈ））。ｐ
−ＳｉＯ５１をパタ−ニングし、ＣＭＰ研磨のストップ
部５２とダマシン法によりＡｌが残る部分５３を形成す
る。次いで、スル−ホ−ル５４をパタ−ニング形成する
（図１２（ｉ））。スル−ホ−ル５４をＣＶＤ法による
タングステン膜により選択的に埋め込みタングステンプ
ラグ５５を形成した。スパッタリング法によりＡｌ電極
５６を１００００Å以上研磨することによりＡｌ電極５
６の電極を形成する（図１２（ｊ））。ＣＭＰ研磨条件
と、ＣＭＰ研磨後の洗浄条件は上述の実施例と同じであ
る。また、タングステンプラグ５５は、アルミニウム等
の他の金属で置き換えることもできる。
後、イオン注入によりＮＬＤ４１，ＮＳＤ４２，ＰＬＤ
４３，ＰＳＤ４４を形成する。各の拡散層の形成におけ
る、ド−ズ量／加速電圧は、ＮＬＤ４１がＰを１×１０
13ｃｍ-2／９５ＫｅＶ、ＮＳＤ４２がＰを５×１０15ｃ
ｍ-2／９５ＫｅＶ、ＰＬＤ４３がＢを１．５×１０12ｃ
ｍ-2／４０ＫｅＶ、ＰＳＤ４４がＢを３×１０15ｃｍ-2
／１００ＫｅＶであり、全イオン注入後、９５０℃、６
０ｍｉｎのアニ−ルにより拡散層を活性化させる（図１
０（ｅ））。ＢＰＳＧ４５を７０００Å成膜後、ＢＰＳ
Ｇ４５にコンタクトホ−ルをパタ−ニング形成し、Ａｌ
膜４６を成膜、Ａｌ配線４６をパタ−ニング形成する
（図１１（ｆ））。Ａｌ配線４６の構成は、Ｔｉ１００
０Å／ＴｉＮ２０００Å／ＡｌＳｉ４０００Å／ＴｉＮ
１０００Åとなっており、Ａｌ配線４６のシ−ト抵抗は
０．１Ω／□以下となっている。層間絶縁膜４７を１０
０００Å、Ｐ−ＳｉＮ４８を２７００Å成膜する（図１
１（ｇ））。層間絶縁膜４７は、Ｐ−ＳｉＯ４０００Å
／ＳＯＧ２０００Å／Ｐ−ＳｉＯ４０００Åの構成とな
っており、ＳＯＧには、東京応化工業（株）製Ｔ−１０
を用い、段差を緩和した。Ｔｉ４９を３０００Å成膜
し、パタ−ニング後Ｐ−ＳｉＮ５０を３０００Å、Ｐ−
ＳｉＯ５１を１０００Å形成する（図１１（ｈ））。ｐ
−ＳｉＯ５１をパタ−ニングし、ＣＭＰ研磨のストップ
部５２とダマシン法によりＡｌが残る部分５３を形成す
る。次いで、スル−ホ−ル５４をパタ−ニング形成する
（図１２（ｉ））。スル−ホ−ル５４をＣＶＤ法による
タングステン膜により選択的に埋め込みタングステンプ
ラグ５５を形成した。スパッタリング法によりＡｌ電極
５６を１００００Å以上研磨することによりＡｌ電極５
６の電極を形成する（図１２（ｊ））。ＣＭＰ研磨条件
と、ＣＭＰ研磨後の洗浄条件は上述の実施例と同じであ
る。また、タングステンプラグ５５は、アルミニウム等
の他の金属で置き換えることもできる。
【００２０】図１３（ｋ）は、図１２（ｊ）のＡｌ電極
５６部分の斜視図である。この部分は反射型液晶ディス
プレイの画像表示部に相当する。本例の特徴点は、反射
型液晶ディスプレイの反射電極であるＡｌ電極５６の内
部にＣＭＰの研磨ストップ部５２を設けたことにある。
これによりＡｌ電極５６のディッシング量を小さくする
ことができる。このため反射電極であるＡｌ電極５６に
入射した光は同一方向に反射され、反射型液晶ディスプ
レイの輝度及びコントラストの向上が図れる。図１３
（ｋ）で示した画素電極基板は、所謂アクティブマトリ
クス基板であり、トランジスタのソ−スには信号線が、
ゲ−トには走査線が接続され、画素電極である反射電極
は、トランジスタのドレインに接続されている。そして
反射電極の内部には研磨ストップ部５２が設けられてい
る。即ち、図１３（ｋ）に示したアクティブマトリクス
基板は、要するに、複数の信号線と複数の走査線との交
差部に対応して設けられた画素電極、該画素電極に電圧
を印加する手段、を有するアクティブマトリクス基板で
あって、前記画素電極の領域内には該画素電極を構成す
る金属とは異なる材料で構成された領域が存在させるよ
うにしてある。なお、研磨ストップ部５２の断面形状
は、前述の実施例でも示したように任意の形状とするこ
とができ、また研磨ストップ部５２をＡｌ電極５６内部
に複数個形成することもできる。任意のＡｌ電極５６上
の点から最短の研磨ストップ部５２もしくはＡｌ電極５
６の側壁までの距離を１０μｍ以下とすることにより、
ディッシングの量を１００Å以下にすることができる。
なお、本例では画素表示部のスイッチングトランジスタ
をＴＦＴで構成したが、Ｓｉ基板３０に拡散層を形成し
て構成されるトランジスタを用いることもできる。本例
の説明には、液晶材料を用いた表示装置を例に挙げた
が、本発明の適用はこれに限られるものではなく、ミラ
−電極（反射電極）の角度を電圧により変化させる装置
の電極、パッド構造等にも適用できる。
５６部分の斜視図である。この部分は反射型液晶ディス
プレイの画像表示部に相当する。本例の特徴点は、反射
型液晶ディスプレイの反射電極であるＡｌ電極５６の内
部にＣＭＰの研磨ストップ部５２を設けたことにある。
これによりＡｌ電極５６のディッシング量を小さくする
ことができる。このため反射電極であるＡｌ電極５６に
入射した光は同一方向に反射され、反射型液晶ディスプ
レイの輝度及びコントラストの向上が図れる。図１３
（ｋ）で示した画素電極基板は、所謂アクティブマトリ
クス基板であり、トランジスタのソ−スには信号線が、
ゲ−トには走査線が接続され、画素電極である反射電極
は、トランジスタのドレインに接続されている。そして
反射電極の内部には研磨ストップ部５２が設けられてい
る。即ち、図１３（ｋ）に示したアクティブマトリクス
基板は、要するに、複数の信号線と複数の走査線との交
差部に対応して設けられた画素電極、該画素電極に電圧
を印加する手段、を有するアクティブマトリクス基板で
あって、前記画素電極の領域内には該画素電極を構成す
る金属とは異なる材料で構成された領域が存在させるよ
うにしてある。なお、研磨ストップ部５２の断面形状
は、前述の実施例でも示したように任意の形状とするこ
とができ、また研磨ストップ部５２をＡｌ電極５６内部
に複数個形成することもできる。任意のＡｌ電極５６上
の点から最短の研磨ストップ部５２もしくはＡｌ電極５
６の側壁までの距離を１０μｍ以下とすることにより、
ディッシングの量を１００Å以下にすることができる。
なお、本例では画素表示部のスイッチングトランジスタ
をＴＦＴで構成したが、Ｓｉ基板３０に拡散層を形成し
て構成されるトランジスタを用いることもできる。本例
の説明には、液晶材料を用いた表示装置を例に挙げた
が、本発明の適用はこれに限られるものではなく、ミラ
−電極（反射電極）の角度を電圧により変化させる装置
の電極、パッド構造等にも適用できる。
【００２１】
【発明の効果】以上、詳細に説明したとおり、本発明の
半導体装置及びアクティブマトリクス基板の製造方法
は、電極もしくは配線のディッシングを小さく抑えるこ
とができる。これにより、配線については、配線抵抗の
バラツキが極めて低く抑えられるため、半導体装置の特
性は非常に優れたものとなる。また、電極についても、
極めて平面に近いものとなるため、本発明のアクティブ
マトリクス基板の製造方法は、表示画像の輝度向上と、
コントラスト向上を実現させるものとなる。
半導体装置及びアクティブマトリクス基板の製造方法
は、電極もしくは配線のディッシングを小さく抑えるこ
とができる。これにより、配線については、配線抵抗の
バラツキが極めて低く抑えられるため、半導体装置の特
性は非常に優れたものとなる。また、電極についても、
極めて平面に近いものとなるため、本発明のアクティブ
マトリクス基板の製造方法は、表示画像の輝度向上と、
コントラスト向上を実現させるものとなる。
【００２２】また、本発明の半導体装置及びアクティブ
マトリックス基板は配線については、配線抵抗のきわめ
て小さいものになり電極については平面に近いものにな
り表示画像の輝度が向上する。
マトリックス基板は配線については、配線抵抗のきわめ
て小さいものになり電極については平面に近いものにな
り表示画像の輝度が向上する。
【図１】本発明の半導体装置の製造工程の一例を示す模
式図である。
式図である。
【図２】本発明の半導体装置の製造工程の一例を示す模
式図である。
式図である。
【図３】本発明の半導体装置の製造工程の一例を示す模
式図である。
式図である。
【図４】本発明の半導体装置の製造工程の一例を示す模
式図である。
式図である。
【図５】本発明の半導体装置の製造工程の一例を示す模
式図である。
式図である。
【図６】本発明の半導体装置の製造工程の一例を示す模
式図である。
式図である。
【図７】本発明の半導体装置の製造工程の一例を示す模
式図である。
式図である。
【図８】本発明の半導体装置の製造工程の一例を示す模
式図である。
式図である。
【図９】本発明の半導体装置の製造工程の一例を示す模
式図である。
式図である。
【図１０】本発明のアクティブマトリクス基板の製造工
程の一例を示す模式図である。
程の一例を示す模式図である。
【図１１】本発明のアクティブマトリクス基板の製造工
程の一例を示す模式図である。
程の一例を示す模式図である。
【図１２】本発明のアクティブマトリクス基板の製造工
程の一例を示す模式図である。
程の一例を示す模式図である。
【図１３】本発明のアクティブマトリクス基板の製造工
程の一例を示す模式図である。
程の一例を示す模式図である。
【図１４】従来の半導体装置の製造工程の一例を示す模
式図である。
式図である。
【図１５】従来の半導体装置の製造工程の一例を示す模
式図である。
式図である。
【図１６】従来の半導体装置におけるディッシング量を
示すグラフである。
示すグラフである。
１ 半導体基板
２ フィールド酸化膜
３ ポリシリコン
４ＢＰＳＧ
５Ａｌ膜
６ｐ−ＳｉＮ
７ｐ−ＳｉＯ
８ 研磨ストップ部
９ スルーホール
１０ タングステンプラグ
１１ Ａｌ膜
１２ Ａｌ電極
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/304 622
H01L 21/3205 - 21/3213
H01L 21/768
G02F 1/1368
Claims (3)
- 【請求項１】 信号線部、走査線部及びトランジスタ部
を有する半導体基板を用意する第１工程、 前記半導体基板の表面上に、窒化シリコン（５０）から
なる第１絶縁層を形成する第２工程、 前記第１の絶縁層上に酸化シリコン（５１）からなる第
２絶縁層を形成する第３工程、 開口部（５３）内に第２絶縁層の残された絶縁領域（５
２）を形成するように、前記第１絶縁層をエッチングス
トッパーとして使用しながら、前記第２絶縁層をエッチ
ングすることによって、前記第２絶縁層をパターニング
し、これによって、該開口部（５３）を形成する第４工
程、 該開口部内にトランジスタ部まで延びたコンタクトホー
ル（５４）を形成し、該コンタクトホール内を金属（５
５）で埋め込む第５工程、 前記第５工程を経た半導体基板上に、アルミニウム（５
６）を被覆する第６工程、及び前記第２絶縁層の残され
た絶縁領域（５２）を研磨ストップ部として使用しなが
ら、前記第４工程の開口部以外に位置する第２絶縁層及
び前記第６工程のアルミニウムを研磨し、これによっ
て、研磨された第２絶縁層によって互いに絶縁分離され
た金属画素電極（５６）を形成する第７工程を有するこ
とを特徴とするアクティブマトリクス基板の製造方法。 - 【請求項２】 前記研磨は、ＣＭＰによって実施する工
程であることを特徴とする請求項１に記載のアクティブ
マトリクス基板の製造方法。 - 【請求項３】 前記金属画素電極（５６）の側壁と前記
第２絶縁層の残された絶縁領域（５２）との間の最短距
離を５０μｍ以下に設定したことを特徴とする請求項１
に記載のアクティブマトリクス基板の製造方法。
Priority Applications (5)
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|---|---|---|---|
| JP24193996A JP3382467B2 (ja) | 1995-09-14 | 1996-09-12 | アクティブマトリクス基板の製造方法 |
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| TW085111218A TW469420B (en) | 1995-09-14 | 1996-09-13 | Semiconductor device, active matrix substrate, and process for production thereof |
| US08/714,437 US6307264B1 (en) | 1995-09-14 | 1996-09-16 | Semiconductor device, active matrix substrate and process for production thereof |
| US09/429,530 US6743723B2 (en) | 1995-09-14 | 1999-10-28 | Method for fabricating semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP23686595 | 1995-09-14 | ||
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ID=26532903
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| TW364165B (en) * | 1996-11-29 | 1999-07-11 | Canon Kk | Method for fabricating semiconductor device |
| US6969866B1 (en) * | 1997-10-01 | 2005-11-29 | Ovonyx, Inc. | Electrically programmable memory element with improved contacts |
| US6332835B1 (en) | 1997-11-20 | 2001-12-25 | Canon Kabushiki Kaisha | Polishing apparatus with transfer arm for moving polished object without drying it |
| JP4651815B2 (ja) * | 1998-01-23 | 2011-03-16 | ローム株式会社 | ダマシン配線および半導体装置 |
| JP2918875B1 (ja) | 1998-03-02 | 1999-07-12 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 反射型液晶素子、製造方法およびプロジェクション表示装置 |
| US6448650B1 (en) * | 1998-05-18 | 2002-09-10 | Texas Instruments Incorporated | Fine pitch system and method for reinforcing bond pads in semiconductor devices |
| EP0982774A3 (en) * | 1998-08-21 | 2002-05-15 | International Business Machines Corporation | Avoidance of cross-sectional surface reduction in wide soft metal wires |
| IL139540A0 (en) * | 2000-11-07 | 2004-02-08 | Citala Ltd | Electrically addressable matrix structure |
| KR100403619B1 (ko) * | 2001-02-21 | 2003-10-30 | 삼성전자주식회사 | 열적/기계적 스트레스에 저항성이 강한 반도체 소자의 본드패드 및 그 형성방법 |
| US6638863B2 (en) * | 2001-04-24 | 2003-10-28 | Acm Research, Inc. | Electropolishing metal layers on wafers having trenches or vias with dummy structures |
| JP4205914B2 (ja) * | 2002-08-27 | 2009-01-07 | 株式会社ルネサステクノロジ | 半導体装置の製造方法及び製造装置 |
| JP2007293243A (ja) * | 2005-08-24 | 2007-11-08 | Victor Co Of Japan Ltd | 液晶表示装置及びその製造方法 |
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| JP5922915B2 (ja) * | 2011-12-02 | 2016-05-24 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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| KR102630641B1 (ko) * | 2018-01-25 | 2024-01-30 | 삼성디스플레이 주식회사 | 표시장치 및 그의 제조방법 |
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| JPH05251412A (ja) | 1992-03-09 | 1993-09-28 | Fujitsu Ltd | Ｓｏｉ基板の製造方法 |
| JP2760462B2 (ja) * | 1992-05-13 | 1998-05-28 | シャープ株式会社 | アクティブマトリクス基板 |
| DE69327103T2 (de) * | 1993-05-13 | 2000-06-08 | Carlos Jorge Ramiro Proenca Augusto | Verfahren zur herstellung von kristallinen halbleitersubstraten in vlsi-qualitaet |
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- 1996-09-16 US US08/714,437 patent/US6307264B1/en not_active Expired - Fee Related
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