JP4587604B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4587604B2
JP4587604B2 JP2001178974A JP2001178974A JP4587604B2 JP 4587604 B2 JP4587604 B2 JP 4587604B2 JP 2001178974 A JP2001178974 A JP 2001178974A JP 2001178974 A JP2001178974 A JP 2001178974A JP 4587604 B2 JP4587604 B2 JP 4587604B2
Authority
JP
Japan
Prior art keywords
pad
etching
layer
insulating layer
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001178974A
Other languages
English (en)
Other versions
JP2002373893A (ja
Inventor
孝志 齋木
朗 山上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2001178974A priority Critical patent/JP4587604B2/ja
Priority to US09/988,268 priority patent/US6518669B2/en
Priority to US10/278,939 priority patent/US6833316B2/en
Publication of JP2002373893A publication Critical patent/JP2002373893A/ja
Application granted granted Critical
Publication of JP4587604B2 publication Critical patent/JP4587604B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05006—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、特にダマシン構造のパッドを有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
半導体装置において、集積度の向上と共に、設計ルールは縮小されて行く。絶縁層表面上にアルミニウム、タングステン等の表面メタル配線層を形成し、その上にレジストパターンを形成して表面メタル配線層を直接エッチングする方法は、技術的な限界が生じ始めている。
【０００３】
エッチングで表面配線層をパターニングする方法に代り、層間絶縁層を先に形成し、配線用溝およびビア孔を層間絶縁層中にエッチングで形成し、配線用溝、ビア孔に配線材料を埋め込むダマシンプロセスが利用され始めている。ダマシンプロセスは、シリコン酸化膜に幅の狭い配線を形成するのに好適な方法である。
【０００４】
配線材料としては、従来主に用いられたＡｌは、抵抗、エレクトロマイグレーションの面で限界があり、より低抵抗で、エレクトロマイグレーション耐性の高いＣｕの利用が増加している。Ｃｕは、エッチングでパターニングすることは困難であるが、ダマシンプロセスで配線を形成することができる。
【０００５】
ダマシンプロセスとしては、ビア導電体と配線パターン導電体とを別々の工程で形成するシングルダマシンプロセスと、ビア孔と配線溝とを形成した後、同一工程でビア導電体と配線パターン導電体を形成するデュアルダマシンプロセスとが知られている。
【０００６】
半導体集積回路装置は、その表面に接続用のパッドを有する。配線がダマシンプロセスで形成されるのと共に、パッドもダマシンプロセスで形成されるようになってきた。
【０００７】
図９、図１０を参照して、従来技術によるシングルダマシン構造のパッドの製造方法を説明する。配線材料としてＣｕを使用する場合、ホトレジストパターンのアッシング時に下地配線層の酸化を防ぐためには、下地配線層上に耐酸化性機能及びエッチングストッパ機能を有するＳｉＮ等のエッチングストッパ層を用いることが必要となる。パッド部の製造工程の例を図面を参照して説明する。
【０００８】
図９（Ａ）に示すように、下層配線ｗｌの上に下層絶縁層ｄｌを形成し、下層絶縁層ｄｌにビア孔を形成した後、ビア孔内に下層ビア導電体ｖｌを形成する。
【０００９】
下層ビア導電体ｖｌは、例えば全面にＣｕをメッキした後、化学機械研磨（ＣＭＰ）を行うことによって形成することができる。
【００１０】
図９（Ｂ）に示すように、下層ビア導電体ｖｌを覆って、下層絶縁層ｄｌ上に例えば厚さ７０ｎｍのＳｉＮ層で形成されたエッチングストッパ層ｓｐ及びその上に例えば厚さ２０００ｎｍのシリコン酸化膜等で形成された絶縁層ｄｐを成膜する。絶縁層を低誘電率としたい場合は、フッ素を含有する酸化シリコンや、多孔性酸化シリコンなどを用いる。
【００１１】
エッチングストッパ層ｓｐと絶縁層ｄｐとが合わせて層間絶縁膜の役割を果たすが、エッチングストッパ層ｓｐは、ビア導電体ｖｌの酸化防止と絶縁層ｄｐエッチング時のエッチングストッパ−の機能を果たすための層であり、層間絶縁膜としての機能は、主として絶縁層ｄｐが果たす。
【００１２】
エッチングストッパ層ｓｐは、絶縁層ｄｐよりも高い誘電率を有する。エッチングストッパ層を厚くすれば、エッチングストッパの機能と酸化防止の機能を高めることはできる。しかし、配線間の容量が増加し、半導体装置の高速動作を妨げる。従って、エッチングストッパ層の厚さは必要最小限に留めることが望まれる。
【００１３】
図９（Ｃ）に示すように、絶縁層ｄｐの上に、パッド用開口を画定するホトレジストパターンＰＲを形成する。パッド用開口は、その下の下層ビア導電体ｖｌの表面を露出するように画定されている。
【００１４】
図９（Ｄ）に示すように、ホトレジストパターンＰＲをエッチングマスクとし、絶縁層ｄｐのエッチングを行なう。エッチングは、例えば平行平板型プラズマエッチング装置を用い、Ｃ4Ｆ8を主エッチングガスとして用いるドライエッチングで行なう。このエッチングにおいて、開口周辺部のエッチングが早く進み、開口中央部のエッチングが遅れる。このエッチングレート差により、開口中央部にエッチング遅れＲＴ（開口エッジ部にサブトレンチＳＴ）が形成される。
【００１５】
サブトレンチとは、太幅配線の溝をエッチングする場合、配線エッジと配線中央部のエッチングレート差により生じる形状を指し、配線エッジのエッチングレートが速く、配線中凹部のエッチングッレートが遅いことにより、配線中央部に較べ、配線エッジ部が溝状にエッチングされる形状を称する。
【００１６】
図１１（Ａ）は、配線エッジ部と配線中央部のエッチングレートの関係の例を示すグラフである。図中横軸は配線幅を単位μｍで示し、縦軸がエッチングレートを単位ｎｍ／ｍｉｎで示す。図に示すように、配線エッジ部においては配線幅の変化に係わらずほぼ一定のエッチングレートを示すのに対し、配線中央部においては、配線幅の増大と共にエッチングレートが低下する傾向が認められる。
【００１７】
例えば、配線幅３０μｍの配線においては、配線エッジ部のエッチングレートは約３８０ｎｍ／ｍｉｎであるのに対し、配線中央部のエッチングレートは約３００ｎｍ／ｍｉｎとなる。
【００１８】
厚さ約２０００ｎｍの酸化シリコン層をエッチングする場合、配線エッジではエッチングレートが３８０ｎｍ／ｍｉｎのため、ジャストエッチングするのに要する時間は５．２６分となる。これに対し、配線中央部のエッチングレートは３００ｎｍ／ｍｉｎのため、配線エッジ部がジャストエッチされた時未だ４２２ｎｍの酸化シリコン層が残る。
【００１９】
図１０（Ｅ）に示すように、パッドエッジ部でサブトレンチＳＴが生じ、絶縁層ｄｐがジャストエッチされた状態でエッチングを停止すれば、パッド領域中央部には絶縁層ｄｐの残しのパターンｄｐｘが残り、その下のビア導電体を露出することができなくなる。
【００２０】
この酸化シリコン層をエッチングするためにオーバーエッチを行なうと、配線エッジ部では酸化シリコン層下のエッチングストッパ層がエッチングされてしまう。ウエハ内エッチングレートのバラツキを１０％程度考慮し、配線中央部で２２００ｎｍ酸化シリコン膜をエッチングする場合を考えると、必要なエッチング時間は６．７分となる。
【００２１】
６．７分のエッチングを行なうと、配線エッジ部は酸化シリコン膜換算約２７８７ｎｍ相当のエッチングを行なうこととなり、７８７ｎｍオーバーエッチとなる。酸化シリコン膜とエッチングストッパ膜の選択比を１０と仮定すると、エッチングストッパ膜が７８．７ｎｍエッチングされることとなり、エッチングストッパ膜が７０ｎｍの場合、配線エッジ部においてはエッチングストッパ膜が消滅してしまうことになる。
【００２２】
図１０（Ｆ）に示すように、オーバーエッチングを行なってパッド領域中央部の絶縁層ｄｐのエッチングを終了させると、パッド領域周辺部においてはサブトレンチ領域ＳＴのエッチングが進み、エッチングストッパ層ｓｐが消滅してしまう。
【００２３】
図１０（Ｇ）に示すように、下層ビア導電体ｖｌが露出した状態でエッチングを続けると、ビア導電体ｖｌのＣｕと、エッチングガス（特にその中のＦ）とが直接接触する。
【００２４】
エッチングストッパ膜が消滅し、その下のＣｕのビア導電体が露出すると、例えばエッチングガス中の弗素雰囲気によりＣｕのビア導電体表面にＣｕ弗化物ＣＰが生成する。
【００２５】
また、その後行なわれる酸素雰囲気中でのレジストアッシング工程において露出したＣｕ導電体の表面にＣｕ酸化物が形成されてしまう。
【００２６】
図１０（Ｈ）に示すように、エッッチングを続行すると、パッド領域周縁部のビア導電体の頂部が消滅してビア導電帯がビア孔内に引き込んだ形状となる。このように、ビア孔上方に空所Ｌが形成されると、そのビア内に上部配線層を埋め込むことが困難となる。
【００２７】
このような現象が生じると、コンタクト不良の原因となる。このように、大きな面積を有する開口を絶縁層中に形成しようとすると、サブトレンチ現象の発生により、その後の工程に支障を生じてしまう。
【００２８】
【発明が解決しようとする課題】
エッチングストッパ層と絶縁層との２層構造を有する層間絶縁膜に幅の広いパッド溝をシングルダマシンプロセスにより形成しようとすると、パッド領域中央部と周辺部とのエッチングレートの差により、パッド導電体とビア導電体とのコンタクト不良を生じ易い。面積の広いパッド溝を効率的に形成する技術が望まれている。
【００２９】
本発明の目的は、下層配線層とのコンタクト不良を防止できるパッドを提供することである。
【００３０】
【課題を解決するための手段】
本発明の第１の観点によれば、
（ａ）下層絶縁層中に複数の下層ビア導電体を埋め込んだパッド下層導電体構造を半導体基板上方に形成する工程と、
（ｂ）前記パッド下層導電体構造上にエッチングストッパとして機能する第１の絶縁層、その上に形成された第２の絶縁層を含む絶縁積層を形成する工程と、
（ｃ）前記絶縁積層上に、パッド領域を画定すると共に、パッド領域内で前記下層ビア導電体の近傍に残しのパターンを有するエッチングマスクを形成する工程と、
（ｄ）前記エッチングマスクをマスクとして前記絶縁積層をエッチングして前記下層ビア導電体を露出するパッド溝を形成する工程と、
（ｅ）前記パッド溝内にパッド導電体を埋め込む工程と
を含み、
前記工程（ｃ）で形成する前記エッチングマスクの前記残しのパターンが前記工程（ｄ）中に消滅するように、前記残しのパターンが形成されている半導体装置の製造方法
が提供される。
【００３１】
本発明の第２の観点によれば、
（ａ）半導体基板上方に、パッド導電体と、パッド導電体の周囲を囲む絶縁層とを備えた半導体構造を準備する工程と、
（ｘ）前記半導体構造上に、前記パッド導電体の少なくとも一部に達する開口部を有する第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜および前記パッド導電体上に、エッチングストッパ膜として機能する第２の絶縁層、その上に形成された第３の絶縁層を含む絶縁積層を形成する工程と、
（ｃ）前記絶縁積層上に、前記開口部上を含んで延在する再配線領域を画定すると共に、前記開口部内で前記パッド導電体の選択された領域上に残しのパターンを有するエッチングマスクを形成する工程と、
（ｄ）前記エッチングマスクをマスクとして前記絶縁積層をエッチングして前記パッド導電体を露出する再配線用溝を形成する工程と、
（ｅ）前記再配線用溝内に再配線導電体を埋め込む工程と
を含む半導体装置の製造方法
が提供される。
【００３２】
一旦形成したパッド上に再配線を行なう場合にも、同様の技術を適用することができる。
【００３３】
エッチングにおいては、エッチングと共にポリマーの堆積が生じる。ポリマーが多く堆積すると、エッチングレートが落ちる。ポリマーの堆積が少ない場合、エッチングレートは速くなる。
【００３４】
図１１（Ｂ）に、溝パターンエッジ部での状況を簡略的に示す。溝パターンエッジ部で、底面のある点からホトレジストパターン等により画定される上方を見込む立体角をΩａとする。
【００３５】
図１１（Ｃ）に示すように、溝パターン中央部での底面から上方を見こむ立体角をΩｂとする。図から明らかなように、立体角Ωａは、立体角Ωｂよりも小さい。
【００３６】
例えば、深さ１、幅２の溝を考える。溝の端から上方を見込む角θは約６３度であるが、溝の中央から上方を見込む角度θは約９０度である。
【００３７】
上方を見込む立体角が大きな溝中央部においては、ポリマーの堆積が多く、エッチングレートが低下する。
【００３８】
これに対し、上方を見込む立体角が小さい溝エッジ部においては、ポリマーの堆積が少なく、エッチングレートが速くなる。
【００３９】
図１１（Ｄ）は、このような立体角とエッチングレートとの関係を概略的に示すグラフである。エッチングされている表面から上方を見込む立体角が大きくなるにつれ、エッチングレートが低下する現象を定性的に示している。
【００４０】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
【００４１】
図３（Ａ）は、半導体集積回路チップの上面構造の例を示す。シリコンのチップ１は、多数の半導体素子を形成した後、その表面上に多層配線を形成し、最上面に多数のパッド３が配置されている。パッド３は、半導体集積回路装置の端子を外部に接続するためのものである。
【００４２】
図３（Ｂ）は、１つのパッドの構成例を示す上面図である。パッド３は、その下方に多数のビア導電体５を有する。パッド３は、例えば１辺３０μｍ以上の正方形又は矩形形状を有し、下層配線と多数のビア導電体５で接続されることにより低抵抗で半導体集積回路装置に接続される。
【００４３】
図４（Ａ）は、半導体集積回路装置の断面構成例を示す断面図である。シリコン等の半導体基板１の表面部には、シャロートレンチアイソレーション（ＳＴＩ）等により形成された素子分離領域１０が、活性領域を画定している。
【００４４】
図中、ｎ型ウエルｗｎが形成された領域には、表面上にｐ型絶縁ゲート電極Ｇｐが形成され、その両側にｐ型ソース／ドレイン領域１２が形成されてｐチャネルＭＯＳトランジスタが構成されている。ｐ型ウエルｗｐが形成された領域には、基板表面上にｎ型絶縁ゲート電極Ｇｎが形成され、その両側にｎ型ソース／ドレイン領域１１が形成されてｎチャネルＭＯＳトランジスタが形成されている。
【００４５】
シリコン基板１の表面上には、シリコン酸化膜等の絶縁層ｄ１に埋め込まれてプラグｐｇ、第１配線層ｗ１が形成されている。プラグｐｇは、例えばタングステンで形成される。第１配線層ｗ１は、例えば銅層で形成される。
【００４６】
例えば絶縁層ｄ１の下部を成膜した後、コンタクト孔を形成し、コンタクト孔内にタングステンを埋め込む。表面上に堆積したタングステン層は、化学機械研磨（ＣＭＰ）等により除去する。残りの絶縁層を成膜し、配線溝を形成した後銅層を埋め込む。表面上に堆積した銅層は、上記同様化学機械研磨等により除去する。
【００４７】
銅配線を形成した後、絶縁層ｄ１の表面には、エッチングストッパ層ｓ２を形成する。エッチングストッパ層は、例えば厚さ５０ｎｍのＳｉＮ層で形成する。
エッチングストッパ層ｓ２の上に、酸化シリコン等の絶縁層ｄ２を形成する。
【００４８】
絶縁層ｄ２の表面から、配線溝及びビア孔をエッチングして形成し、第１配線層ｗ１の選択された表面を露出させる。その後、配線溝、ビア孔内に銅層を埋め込んでデュアルダマシン配線層ｄｗ１を形成する。絶縁層ｄ２表面上に堆積した銅層等を除去した後、絶縁層ｄ２の表面にエッチングストッパ層ｓ３、絶縁層ｄ３を堆積する。前述同様の工程により、絶縁層ｄ３、エッチングストッパ層ｓ３に配線溝、ビア孔を形成し、第２デュアルダマシン配線ｄｗ２を形成する。
【００４９】
同様の工程により、エッチングストッパ層ｓ４、絶縁層ｄ４を形成し、この層間絶縁膜に埋め込んだ第３デュアルダマシン配線ｄｗ３を形成する。その上にエッチングストッパ層ｓ５、絶縁層ｄ５を成膜し、第４デュアルダマシン配線ｄｗ４を埋め込んで形成する。
【００５０】
絶縁層ｄ５の表面上に、エッチングストッパ層ｓ６、絶縁層ｄ６を成膜し、ビア孔を形成してビア導電体ｖｌを埋め込む。ビア導電体ｖｌは、例えば銅で形成される。ビア導電体ｖｌを形成した後、その表面を覆って絶縁層ｄ６表面上にエッチングストッパ層ｓｐ、絶縁層ｄｐを形成し、パッド溝を形成し、ビア導電体ｖｌの表面を露出させる。パッド溝内に銅層を埋め込み、表面上の不要部分を除去し、パッド導電体ＰＤを形成する。
【００５１】
このようにして、多層配線を有する半導体集積回路装置が形成される。
【００５２】
図４（Ｂ）は、表面構成を示す該略上面図である。絶縁層ｄｐに、パッドＰＤが埋め込まれて配置されている。又、パッドＰＤ間の領域に、上層配線ＷＴが形成されている。パッドＰＤ、配線ＷＴは、シングルダマシンプロセスにより形成されている。
【００５３】
図４（Ｃ）は、半導体チップ全体の上面構成の例を示す平面図である。半導体チップ内部領域にはメモリ回路ＲＡＭ、ロジック回路ＬＯＧＩＣ、カム回路ＣＡＭ等が配置され、周辺領域にはパッドＰＤ、配線ＷＴ等が形成されている。
【００５４】
以下、本発明の実施例を説明する。パッド構成を説明するため、下層構造は省略する。
【００５５】
図１（Ａ）に示すように、下層配線ｗｌを形成した後、その表面上に下層絶縁層ｄｌを形成する。下層配線ｗｌが銅層で形成されている場合、下層絶縁層ｄｌは、エッチングストッパ層と絶縁層の積層で形成する。
【００５６】
下層絶縁層ｄｌの所要個所にビア孔を形成し、例えばスパッタリングでバリアメタル層を成膜した後、銅のシード層をスパッタリングで形成し、銅層をメッキすることによりビア導電体ｖｌを形成する。絶縁層ｄｌ表面上に堆積したメッキ層はＣＭＰ等により除去する。
【００５７】
図１（Ｂ）に示すように、下層ビア導電体ｖｌを覆って、下層絶縁層ｄｌ上にエッチングストッパ層ｓｐ、絶縁層ｄｐを成膜する。エッチングストッパ層ｓｐは、例えば厚さ７０ｎｍのＳｉＮ膜で形成する。絶縁層ｄｐは、例えば厚さ２０００ｎｍの酸化シリコン層で形成する。
【００５８】
図１（Ｃ）に示すように、下層絶縁層ｄｐの上に、ホトレジストパターンＰＲを形成する。ホトレジストパターンＰＲは、パッドを画定するための開口を有する。ホトレジスト層は、さらにパッド用開口内にエッジ形成用のレジストパターンＰＲＸを有する。各ビア導電体ｖｌが、それぞれ１μｍ以内の領域に絶縁層ｄｐの側壁を有するように、レジストパターンＰＲＸはその分布が選択される。
【００５９】
図の構成において、中央の２つのビア導電体ｖｌは、パッド溝の側壁からは遠く離れており、レジストパターンＰＲＸを形成しない場合、サブトレンチ現象によりエッチングが遅れる領域に配置されている。１μｍ以内にエッジを形成することにより、パッド溝中央部を擬似的にパッド溝エッジ部と同等にすることができる。
【００６０】
図１（Ｄ）に示すように、ホトレジストパターンＰＲ（ＰＲＸ）をエッチングマスクとし、絶縁層ｄｐのエッチングを行なう。エッチングは、例えば平行平板型プラズマエッチング装置を用い、Ｃ4Ｆ8を主エッチングガスとするドライエッチングで行なう。サブトレンチ現象により、ホトレジストパターンに接するエッジ領域においてはエッチングが速く進行するが、エッジ部分から離れた中央部においてはエッチングが遅れ、隆起した領域ＲＴが形成される。
【００６１】
図２（Ｅ）は、絶縁層ｄｐに対するオーバーエッチングを含めたエッチングが終了した状態を示す。パッドを形成すべき主要領域においては、絶縁層ｄｐがエッチングされ、その下のエッチングストッパ層ｓｐが露出している。但し、パッド領域内のレジストパターンＰＲＸ下の領域には絶縁層の残しパターンＤＰが形成され、絶縁層ｄｐ及び残しパターンＤＰから離れた領域においては、一部絶縁層の残しＲＴが残存する。
【００６２】
この状態で、エッチングストッパ層ｓｐを例えばドライエッチングにより除去する。絶縁層の残しＲＴが残った領域では、エッチングストッパ層ｓｐも残るが、ビア導電体ｖｌが配置された領域上では、エッチングストッパ層ｓｐが除去される。
【００６３】
図２（Ｆ）は、このようにして形成されたパッド溝の形状を概略的に示す。絶縁層の残しＲＴは、下層絶縁層ｄｌの領域に形成されており、ビア導電体ｖｌの電気的接触の支障とはならない。絶縁層の残しパターンＤＰも、下層絶縁層ｄｌの領域に形成されており、ビア導電体ｖｌの接触の支障とはならない。
【００６４】
図２（Ｇ）に示すように、パッド溝内にバリアメタル層、シード層をスパッタリングで形成し、さらに銅層をメッキで形成し、絶縁層ｄｐ上の不要部をＣＭＰ等により除去し、銅パッドＰＤを形成する。
【００６５】
このように、パッド溝の形成の際、パッド領域内に意図的に絶縁層パターンを残すことにより、エッジ領域を発生させ、エッチングの遅れを消滅させ、下方のビア導電体と良好な接触を形成することが可能となる。
【００６６】
なお、図１、２に示した構成においては、エッチングがほぼ垂直に進行するように図示したが、実際のエッチングにおいては、レジストマスクが徐々に後退し、エッチングされた側壁はテーパーを有するのが通常である。以下、レジストパターンがエッチングの進行と共に後退し、エッチングされた側壁がテーパーを有する現象を積極的に利用した実施例を説明する。
【００６７】
図５（Ａ）に示すように、図１（Ｃ）同様の構成を作成する。なお、パッド領域内に残すレジストパターンＰＲＸは、図１（Ｃ）の場合と較べ、その幅を小さく選択してある。
【００６８】
図５（Ｂ）に示すように、レジストパターンＰＲ、ＰＲＸをエッチングマスクとし、絶縁層ｄｐのエッチングを行なう。パッド領域内のレジストパターンＰＲＸによりエッジ領域が形成されるため、その周囲においてもエッチングは速く進行することは前述の実施例同様である。
【００６９】
本実施例においては、レジストパターンＰＲＸ下方の絶縁層の残しパターンＤＰが、順テーパー形状を有し、エッチングの進行と共にその頂部の寸法が減少して行く。
【００７０】
図５（Ｃ）に示すように、パッド領域内のレジストパターンＰＲＸが消滅すると、その下方に形成された絶縁膜の残しパターンＤＰは、断面が三角形状となる。
【００７１】
図６（Ｄ）は、さらにエッチングを進行し、主要領域において絶縁層ｄｐのエッチングが終了した状態を示す。エッジ領域を増加させたため、ほぼ全領域でエッチングが進行しているが、残しパターンの領域には周辺の絶縁層ｄｐよりも高さの低い残しパターンＤＰが形成され、エッジから離れた領域には前述の実施例同様の絶縁層のエッチング残りＲＴが残っている。この状態でエッチングストッパ層ｓｐを除去する。
【００７２】
図６（Ｅ）に示すように、露出したエッチングストッパ層ｓｐが除去され、ビア導電体ｖｌの表面が露出する。パッド領域内に残された残しパターンＤＰ、ＲＴは、下層絶縁層ｄｌの上に配置されており、ビア導電体のコンタクトの支障とはならない。
【００７３】
図６（Ｆ）に示すように、パッドＰＤをスパッタリング、メッキ等により形成する。溝内に形成されたパッドＰＤは、溝内に残された絶縁物の残しパターンＤＰ、ＲＴを埋め込んでおり、表面は金属パッドＰＤの表面のみとなる。
【００７４】
図１、図２に示す実施例においては、パッド領域内に絶縁膜のパターンが一部露出し、コンタクト面積を幾分減少させたが、本実施例においてはパッド領域全面に金属表面が形成され、接触面積の減少を防止している。
【００７５】
半導体集積回路装置の表面上に、さらに配線層を形成する場合がある。例えば、銅のパッドが形成された半導体集積回路装置の表面に、再配線を行なってＡｌの再配線層を形成する。このような再配線層は、例えばＡｌのパッドを形成するためや、バンプのための台座を形成するために用いられる。
【００７６】
図７（Ａ）は、パッドが形成されている半導体集積回路装置の表面構造を説明するための部分断面図である。パッドＰＤの上に、上層エッチングストッパ層ｓｕ、上層絶縁層ｄｕが形成され、パッドの表面を露出するために窓が形成されている。パッドＰＤは、例えば銅層で形成される。
【００７７】
図７（Ｂ）に示すように、パッドＰＤの表面を覆うように、エッチングストッパ層ｓｃを堆積する。さらに、エッチングストッパ層ｓｃの上に、絶縁層ｄｃを形成し、その表面を平坦化する。絶縁層ｄｃは、例えばスピンオングラス、ポリイミド等で形成することができる。
【００７８】
図７（Ｃ）に示すように、絶縁層ｄｃの上にレジストパターンＰＲ、ＰＲＸを形成する。レジストパターンＰＲは、再配線層のパッド領域で大きな開口を有する。前述の実施例同様、各点から１μｍ以内にエッジを作る様開口内に意図的に残しのレジストパターンＰＲＸを２μm以内の間隔で形成する。レジストパターンＰＲ、ＰＲＸをエッチングマスクとし、絶縁層ｄｃのエッチングを行なう。
【００７９】
図７（Ｄ）に絶縁層ｄｃのエッチングが終了した状態を示す。レジストパターンはアッシングにより除去されている。パッドＰＤの銅層は、エッチングストッパ層ｓｃにより酸素雰囲気から保護されている。この絶縁層ｄｃのエッチングにおいて、開口領域内に残しパターンＤＰが意図的に形成されているため、エッチングの遅れる領域が減少し、所望のコンタクト面積を確保することができる。
【００８０】
図７（Ｅ）に示すように、絶縁層ｄｃをマスクとし、露出したエッチングストッパ層ｓｃをドライエッチングにより除去する。パッドＰＤの上方には、エッチングストッパ層ｓｃ、絶縁層ｄｃで形成された残しのパターンＤＰが形成されている。この残しのパターンＤＰにより、その周囲のエッチング速度が促進され、パッドＰＤの主要面積を確実に露出させることができる。
【００８１】
図８（Ｆ）に示すように、形成した溝内に再配線層ｒｗを形成し、不要部分はＣＭＰ等により除去する。このようにして、再配線ｒｗが下層のパッドＰＤと低抵抗で接触した構成を得ることができる。
【００８２】
図８（Ｇ）は、下層のパッドＰＤと、絶縁層の残しパターンＤＰ、再配線層ｒｗの構成例を示す平面図である。再配線層ｒｗは、例えばバンプの台座を構成する。再配線ｒｗは、Ａｌ、Ａｌ合金、銅等により形成される。
【００８３】
図８（Ｈ）は、バンプの構成例を示す。上述のように形成されたＡｌの再配線ｒｗの上に再配線保護層ＲＰがポリイミドなどにより形成され、開口を形成して再配線の表面を露出する。開口を覆ってバリアメタル層ＢＭが形成される。このバリアメタル層ＢＭの上に、半田などのバンプＢＰが配置される。
【００８４】
なお、パッド上の再配線に絶縁物の残しパターンを設ける場合を説明したが、図８（Ｉ）に示すようにパッドＰＤ、再配線ｒｗの両方に絶縁物の残しパターンＤＰを設けてもよく、図８（Ｊ）に示すようにパッドＰＤにのみ絶縁物の残しパターンＤＰを設けてもよい。残しパターンを設ける配線層は任意に選択できる。
【００８５】
以上実施例により本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００８６】
【発明の効果】
以上説明したように、本発明によれば、広い面積のエッチングにおいて、少なくとも下層導電体とコンタクトを取る領域においては、エッチング速度が確保され、良好な電気的コンタクトを取ることが可能となる。
【００８７】
サブトレンチ現象が発生しても、下層導電層とのコンタクト不良発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体集積回路装置の製造工程を説明するための断面図である。
【図２】本発明の実施例による半導体集積回路装置の製造工程を説明するための断面図である。
【図３】半導体集積回路装置の上面構成の例を示す平面図である。
【図４】半導体集積回路装置の断面構成の例を示す断面図及び上面構成を示す部分平面図である。
【図５】本発明の他の実施例による半導体集積回路装置の製造工程を説明するための断面図である。
【図６】本発明の他の実施例による半導体集積回路装置の製造工程を説明するための断面図である。
【図７】本発明のさらに他の実施例による半導体集積回路装置の製造工程を説明するための断面図である。
【図８】本発明のさらに他の実施例による半導体集積回路装置の製造工程を説明するための断面図及び平面図である。
【図９】従来例によるダマシンプロセスによるパッドの製造工程を説明する断面図である。
【図１０】従来例によるダマシンプロセルによるパッドの製造工程を説明する断面図である。
【図１１】サブトレンチ現象を説明するグラフ、線図及び概略断面図である。
【符号の説明】
ｄ 絶縁層、
ｓ エッチングストッパ層、
ｗ 配線層、
ｖ ビア導電体、
ＰＲ ホトレジストパターン、
ＤＰ 絶縁層の残しパターン、
ＲＴ エッチング速度差により生じるエッチング残り、
ＰＤ パッド

Claims (3)

  1. （ａ）下層絶縁層中に複数の下層ビア導電体を埋め込んだパッド下層導電体構造を半導体基板上方に形成する工程と、
    （ｂ）前記パッド下層導電体構造上にエッチングストッパとして機能する第１の絶縁層、その上に形成された第２の絶縁層を含む絶縁積層を形成する工程と、
    （ｃ）前記絶縁積層上に、パッド領域を画定すると共に、パッド領域内で前記下層ビア導電体の近傍に残しのパターンを有するエッチングマスクを形成する工程と、
    （ｄ）前記エッチングマスクをマスクとして前記絶縁積層をエッチングして前記下層ビア導電体を露出するパッド溝を形成する工程と、
    （ｅ）前記パッド溝内にパッド導電体を埋め込む工程と
    を含み、
    前記工程（ｃ）で形成する前記エッチングマスクの前記残しのパターンが前記工程（ｄ）中に消滅するように、前記残しのパターンが形成されている半導体装置の製造方法。
  2. （ａ）半導体基板上方に、パッド導電体と、パッド導電体の周囲を囲む絶縁層とを備えた半導体構造を準備する工程と、
    （ｘ）前記半導体構造上に、前記パッド導電体の少なくとも一部に達する開口部を有する第１絶縁膜を形成する工程と、
    （ｂ）前記第１絶縁膜および前記パッド導電体上に、エッチングストッパ膜として機能する第２の絶縁層、その上に形成された第３の絶縁層を含む絶縁積層を形成する工程と、
    （ｃ）前記絶縁積層上に、前記開口部上を含んで延在する再配線領域を画定すると共に、前記開口部内で前記パッド導電体の選択された領域上に残しのパターンを有するエッチングマスクを形成する工程と、
    （ｄ）前記エッチングマスクをマスクとして前記絶縁積層をエッチングして前記パッド導電体を露出する再配線用溝を形成する工程と、
    （ｅ）前記再配線用溝内に再配線導電体を埋め込む工程と
    を含む半導体装置の製造方法。
  3. 前記工程（ｃ）で形成する前記エッチングマスクの残しのパターンが前記工程（ｄ）中に消滅するように、前記残しのパターンが形成されている請求項２記載の半導体装置の製造方法。
JP2001178974A 2001-06-13 2001-06-13 半導体装置の製造方法 Expired - Fee Related JP4587604B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001178974A JP4587604B2 (ja) 2001-06-13 2001-06-13 半導体装置の製造方法
US09/988,268 US6518669B2 (en) 2001-06-13 2001-11-19 Semiconductor device including a pad and a method of manufacturing the same
US10/278,939 US6833316B2 (en) 2001-06-13 2002-10-24 Semiconductor device including a pad and a method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001178974A JP4587604B2 (ja) 2001-06-13 2001-06-13 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2002373893A JP2002373893A (ja) 2002-12-26
JP4587604B2 true JP4587604B2 (ja) 2010-11-24

Family

ID=19019598

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001178974A Expired - Fee Related JP4587604B2 (ja) 2001-06-13 2001-06-13 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US6518669B2 (ja)
JP (1) JP4587604B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815668B2 (en) * 1999-07-21 2004-11-09 The Charles Stark Draper Laboratory, Inc. Method and apparatus for chromatography-high field asymmetric waveform ion mobility spectrometry
US6756620B2 (en) * 2001-06-29 2004-06-29 Intel Corporation Low-voltage and interface damage-free polymer memory device
US7138719B2 (en) * 2002-08-29 2006-11-21 Micron Technology, Inc. Trench interconnect structure and formation method
JP2004273591A (ja) * 2003-03-06 2004-09-30 Seiko Epson Corp 半導体装置及びその製造方法
JP4342892B2 (ja) 2003-09-30 2009-10-14 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US10643006B2 (en) * 2017-06-14 2020-05-05 International Business Machines Corporation Semiconductor chip including integrated security circuit

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1064938A (ja) * 1996-08-21 1998-03-06 Toshiba Corp 半導体装置及びその製造方法
JPH10229085A (ja) * 1997-02-14 1998-08-25 Hitachi Ltd 半導体装置及びその製造方法
JPH11186261A (ja) * 1997-12-19 1999-07-09 Fujitsu Ltd 半導体装置の製造方法
WO2000079586A1 (fr) * 1999-06-24 2000-12-28 Hitachi, Ltd. Procede de production de dispositif a circuit integre semi-conducteur et dispositif a circuit integre semi-conducteur
JP2001044195A (ja) * 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002334883A (ja) * 2001-05-10 2002-11-22 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01251631A (ja) 1988-03-30 1989-10-06 Matsushita Electron Corp ウェハ
US5169802A (en) * 1991-06-17 1992-12-08 Hewlett-Packard Company Internal bridging contact
US5149674A (en) * 1991-06-17 1992-09-22 Motorola, Inc. Method for making a planar multi-layer metal bonding pad
JPH07183345A (ja) 1993-12-24 1995-07-21 Nec Corp 半導体装置
US5686356A (en) 1994-09-30 1997-11-11 Texas Instruments Incorporated Conductor reticulation for improved device planarity
US5602423A (en) 1994-11-01 1997-02-11 Texas Instruments Incorporated Damascene conductors with embedded pillars
TW290731B (ja) * 1995-03-30 1996-11-11 Siemens Ag
US5834845A (en) * 1995-09-21 1998-11-10 Advanced Micro Devices, Inc. Interconnect scheme for integrated circuits
JPH11150114A (ja) 1997-11-19 1999-06-02 Ricoh Co Ltd 半導体装置及びその製造方法
JP3994553B2 (ja) 1998-11-13 2007-10-24 株式会社デンソー 半導体装置およびその製造方法
JP3819670B2 (ja) * 2000-04-14 2006-09-13 富士通株式会社 ダマシン配線を有する半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1064938A (ja) * 1996-08-21 1998-03-06 Toshiba Corp 半導体装置及びその製造方法
JPH10229085A (ja) * 1997-02-14 1998-08-25 Hitachi Ltd 半導体装置及びその製造方法
JPH11186261A (ja) * 1997-12-19 1999-07-09 Fujitsu Ltd 半導体装置の製造方法
WO2000079586A1 (fr) * 1999-06-24 2000-12-28 Hitachi, Ltd. Procede de production de dispositif a circuit integre semi-conducteur et dispositif a circuit integre semi-conducteur
JP2001044195A (ja) * 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002334883A (ja) * 2001-05-10 2002-11-22 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
US20030057556A1 (en) 2003-03-27
US6518669B2 (en) 2003-02-11
JP2002373893A (ja) 2002-12-26
US20020190380A1 (en) 2002-12-19
US6833316B2 (en) 2004-12-21

Similar Documents

Publication Publication Date Title
KR100400047B1 (ko) 반도체 소자의 본딩패드 구조 및 그 형성방법
US7315072B2 (en) Semiconductor device capable of suppressing current concentration in pad and its manufacture method
US6468894B1 (en) Metal interconnection structure with dummy vias
US9105706B2 (en) Semiconductor device fabrication method capable of scribing chips with high yield
JP3672752B2 (ja) デュアルダマシン構造体とその形成方法
US7348676B2 (en) Semiconductor device having a metal wiring structure
KR20060091517A (ko) 엠. 아이. 엠 커패시터들 및 그 형성방법들
US6603206B2 (en) Slot via filled dual damascene interconnect structure without middle etch stop layer
US6372631B1 (en) Method of making a via filled dual damascene structure without middle stop layer
US6521524B1 (en) Via filled dual damascene structure with middle stop layer and method for making the same
US6849536B2 (en) Inter-metal dielectric patterns and method of forming the same
US6660619B1 (en) Dual damascene metal interconnect structure with dielectric studs
US6383919B1 (en) Method of making a dual damascene structure without middle stop layer
JP4587604B2 (ja) 半導体装置の製造方法
TW202230605A (zh) 具有基底穿孔的積體晶片及其形成方法
JP5613272B2 (ja) 半導体装置
US6429116B1 (en) Method of fabricating a slot dual damascene structure without middle stop layer
US6218291B1 (en) Method for forming contact plugs and simultaneously planarizing a substrate surface in integrated circuits
US6465340B1 (en) Via filled dual damascene structure with middle stop layer and method for making the same
US6200890B1 (en) Method of fabricating copper damascene
US6465343B1 (en) Method for forming backend interconnect with copper etching and ultra low-k dielectric materials
JP2006228977A (ja) 半導体装置及び半導体装置の製造方法
US7112537B2 (en) Method of fabricating interconnection structure of semiconductor device
US6365505B1 (en) Method of making a slot via filled dual damascene structure with middle stop layer
US7084057B2 (en) Bit line contact structure and fabrication method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060726

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080729

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080827

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100730

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100901

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100907

R150 Certificate of patent or registration of utility model

Ref document number: 4587604

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130917

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees