JPH10229085A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10229085A JPH10229085A JP3009097A JP3009097A JPH10229085A JP H10229085 A JPH10229085 A JP H10229085A JP 3009097 A JP3009097 A JP 3009097A JP 3009097 A JP3009097 A JP 3009097A JP H10229085 A JPH10229085 A JP H10229085A
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Abstract
(57)【要約】
【課題】 ＣＭＰ研磨時のディッシングによるパッド配
線の平坦性の劣化を低減する。また、半導体素子のテス
トを確実にする。 【解決手段】 ダマシン法により半導体素子上に設けら
れた幅の広い配線、もしくはその上に多層配線構造から
なるパッドもしくはＴＥＧのパッドを有する半導体装置
もしくは半導体ウエーハにおいて、前記配線もしくは各
配線目の平面領域にスリットが設けられている。また、
半導体素子上に設けられた配線の上にダマシン法により
多層配線構造のパッドを形成する工程を備えた半導体装
置の製造方法において、前記ダマシン法におけるＣＭＰ
を行う前に前記多層配線構造の各配線層の平面領域にス
リットを形成する工程と、該平面領域にスリットが形成
された状態のものをＣＭＰして平坦化して順次積層する
工程を具備したものである。
線の平坦性の劣化を低減する。また、半導体素子のテス
トを確実にする。 【解決手段】 ダマシン法により半導体素子上に設けら
れた幅の広い配線、もしくはその上に多層配線構造から
なるパッドもしくはＴＥＧのパッドを有する半導体装置
もしくは半導体ウエーハにおいて、前記配線もしくは各
配線目の平面領域にスリットが設けられている。また、
半導体素子上に設けられた配線の上にダマシン法により
多層配線構造のパッドを形成する工程を備えた半導体装
置の製造方法において、前記ダマシン法におけるＣＭＰ
を行う前に前記多層配線構造の各配線層の平面領域にス
リットを形成する工程と、該平面領域にスリットが形成
された状態のものをＣＭＰして平坦化して順次積層する
工程を具備したものである。
Description
【０００１】
【発明の属する技術分野】本発明は、ダマシン法により
形成する幅の広い配線及びその配線上に設けられた多層
配線構造を持つ半導体素子とこれを用いたＬＳＩに関
し、特に、半導体素子上に設けられた幅の広い配線及び
その配線の上に多層配線構造からなるパッドを有する半
導体装置及び半導体ウエーハに関するものである。
形成する幅の広い配線及びその配線上に設けられた多層
配線構造を持つ半導体素子とこれを用いたＬＳＩに関
し、特に、半導体素子上に設けられた幅の広い配線及び
その配線の上に多層配線構造からなるパッドを有する半
導体装置及び半導体ウエーハに関するものである。
【０００２】
【従来の技術】従来、ダマシン法を用いて半導体素子上
に単層配線を形成し、その上に多層配線構造からなるパ
ッドを形成する構造の半導体装置及び半導体ウエーハが
ある。
に単層配線を形成し、その上に多層配線構造からなるパ
ッドを形成する構造の半導体装置及び半導体ウエーハが
ある。
【０００３】
【発明が解決しようとする課題】本発明者は、前記従来
の技術を検討した結果、以下の問題点を見いだした。
の技術を検討した結果、以下の問題点を見いだした。
【０００４】前記多層配線構造のパッドのパターンの幅
が広い場合に、化学的機械的研摩（ＣＭＰ： Chemical
Mechanical Polishing 以下、ＣＭＰと称する)での研磨
時に配線領域と絶縁膜領域の研磨レートが異なることに
よるディッシング効果が生じ、図６（ａは平面図、ｂは
ａ図のＢ−Ｂ’で切線で切った配線第１層目の断面図）
に示すように、パット３'の平面領域に凹部３'Ａが形成
され、パット配線の平坦性が著しく劣化する。
が広い場合に、化学的機械的研摩（ＣＭＰ： Chemical
Mechanical Polishing 以下、ＣＭＰと称する)での研磨
時に配線領域と絶縁膜領域の研磨レートが異なることに
よるディッシング効果が生じ、図６（ａは平面図、ｂは
ａ図のＢ−Ｂ’で切線で切った配線第１層目の断面図）
に示すように、パット３'の平面領域に凹部３'Ａが形成
され、パット配線の平坦性が著しく劣化する。
【０００５】前記ダマシン法を用いた多層配線構造のパ
ッドにおいて、各配線層の平面領域の配線パターンの幅
が広い場合に、絶縁膜により形成された溝内に配線用の
メタルを埋め込む際に、配線パターンの中央部は周辺部
に比べて標高が低くなる。すなわち、絶縁膜をエッチン
グしてビア（Ｖｉａ）を形成する際に、中央部に貫通し
ないＶｉａが形成される。
ッドにおいて、各配線層の平面領域の配線パターンの幅
が広い場合に、絶縁膜により形成された溝内に配線用の
メタルを埋め込む際に、配線パターンの中央部は周辺部
に比べて標高が低くなる。すなわち、絶縁膜をエッチン
グしてビア（Ｖｉａ）を形成する際に、中央部に貫通し
ないＶｉａが形成される。
【０００６】前記の２つの理由により、ダマシン法を用
いた多層配線構造のパッドにおいては、図７に示すよう
に、配線層７'Ａ〜７'Ｆの各配線層の配線パターンの幅
が太い場合に、各配線層７'Ａ〜７'Ｆの配線パターンの
中央部と周辺部との間で、標高差が生じ、平坦性が劣化
するため、特に、半導体素子の評価用テストエレメント
グループ（ＴＥＧ）のプローブに用いるパッドを従来ど
おり大面積に一様な配線パターンをレイアウトした場合
に、配線の平坦性を確保するのは非常に困難であるとい
う問題があった。
いた多層配線構造のパッドにおいては、図７に示すよう
に、配線層７'Ａ〜７'Ｆの各配線層の配線パターンの幅
が太い場合に、各配線層７'Ａ〜７'Ｆの配線パターンの
中央部と周辺部との間で、標高差が生じ、平坦性が劣化
するため、特に、半導体素子の評価用テストエレメント
グループ（ＴＥＧ）のプローブに用いるパッドを従来ど
おり大面積に一様な配線パターンをレイアウトした場合
に、配線の平坦性を確保するのは非常に困難であるとい
う問題があった。
【０００７】そのため、前記パッド３'に半導体素子の
評価用テストエレメントグループ（ＴＥＧ）のプローブ
が確実に接続されないものが生じ、もしくは、特に、絶
縁膜６の中央部に貫通しないＶｉａが形成されるため配
線層間の電気的接続がとれない部分が生じ、テストがで
きないという問題があった。
評価用テストエレメントグループ（ＴＥＧ）のプローブ
が確実に接続されないものが生じ、もしくは、特に、絶
縁膜６の中央部に貫通しないＶｉａが形成されるため配
線層間の電気的接続がとれない部分が生じ、テストがで
きないという問題があった。
【０００８】前記図６及び図７において、３'は多層配
線構造のパッド、３'Ａはディッシング効果による凹
部、６'は絶縁層、６'Ａは層間絶縁膜、７'Ａ〜７'Ｆは
配線第１層目〜配線第６層目、８'はコンタクト配線で
ある。
線構造のパッド、３'Ａはディッシング効果による凹
部、６'は絶縁層、６'Ａは層間絶縁膜、７'Ａ〜７'Ｆは
配線第１層目〜配線第６層目、８'はコンタクト配線で
ある。
【０００９】本発明の目的は、ＣＭＰ研磨時のディッシ
ングによる幅の広い配線もしくはパッド配線の平坦性の
劣化を低減することが可能な技術を提供することにあ
る。
ングによる幅の広い配線もしくはパッド配線の平坦性の
劣化を低減することが可能な技術を提供することにあ
る。
【００１０】本発明の他の目的は、ダマシン法を用いた
多層配線構造のパッドにおいて、半導体素子の評価用テ
ストエレメントグループ（ＴＥＧ）のプローブに用いる
パッドを従来どおり大面積に一様なパターンをレイアウ
トした場合にも、配線の平坦性を確保することが可能な
技術を提供することにある。
多層配線構造のパッドにおいて、半導体素子の評価用テ
ストエレメントグループ（ＴＥＧ）のプローブに用いる
パッドを従来どおり大面積に一様なパターンをレイアウ
トした場合にも、配線の平坦性を確保することが可能な
技術を提供することにある。
【００１１】本発明の他の目的は、半導体素子のテスト
を確実にすることが可能な技術を提供することにある。
を確実にすることが可能な技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的及び新
規な特徴は、本明細書の記述及び添付図面によって明ら
かになるであろう。
規な特徴は、本明細書の記述及び添付図面によって明ら
かになるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、以
下のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、以
下のとおりである。
【００１４】（１）ダマシン法により半導体素子上に設
けられた幅の広い配線もしくはその配線の上に多層配線
構造からなるパッドを有する半導体装置において、前記
配線もしくは多層配線構造の各配線層の平面領域にスリ
ットが設けられている。
けられた幅の広い配線もしくはその配線の上に多層配線
構造からなるパッドを有する半導体装置において、前記
配線もしくは多層配線構造の各配線層の平面領域にスリ
ットが設けられている。
【００１５】（２）ダマシン法により半導体素子上に設
けられた配線に電気的に接続された半導体素子のテスト
エレメントグループ（ＴＥＧ）のプローブに用いる多層
配線構造からなるパッドを有する半導体ウエーハにおい
て、前記多層配線構造の各配線層の平面領域にスリット
が設けられている。
けられた配線に電気的に接続された半導体素子のテスト
エレメントグループ（ＴＥＧ）のプローブに用いる多層
配線構造からなるパッドを有する半導体ウエーハにおい
て、前記多層配線構造の各配線層の平面領域にスリット
が設けられている。
【００１６】（３）半導体素子上に設けられた配線の上
にダマシン法により多層配線構造のパッドを形成する工
程を備えた半導体装置の製造方法において、前記ダマシ
ン法におけるＣＭＰを行う前に前記多層配線構造の各配
線層の平面領域にスリットを形成する工程と、該平面領
域にスリットが形成された状態のものをＣＭＰして平坦
化して順次積層する工程を具備したものである。
にダマシン法により多層配線構造のパッドを形成する工
程を備えた半導体装置の製造方法において、前記ダマシ
ン法におけるＣＭＰを行う前に前記多層配線構造の各配
線層の平面領域にスリットを形成する工程と、該平面領
域にスリットが形成された状態のものをＣＭＰして平坦
化して順次積層する工程を具備したものである。
【００１７】前述の手段によれば、ダマシン法における
ＣＭＰを行う前に幅の広い配線もしくはその配線の上に
多層配線構造の各配線層の平面領域にスリットを設ける
ことにより、研摩される対象面積が小さくなるためディ
ッシング効果による凹部を生じない。これにより、ＣＭ
Ｐ研磨時のディッシングによる配線パターンの平坦性の
劣化を低減することができる。
ＣＭＰを行う前に幅の広い配線もしくはその配線の上に
多層配線構造の各配線層の平面領域にスリットを設ける
ことにより、研摩される対象面積が小さくなるためディ
ッシング効果による凹部を生じない。これにより、ＣＭ
Ｐ研磨時のディッシングによる配線パターンの平坦性の
劣化を低減することができる。
【００１８】これにより、ダマシン法を用いた多層配線
構造のパッドにおいて、半導体素子の品質評価用のテス
トエレメントグループ（ＴＥＧ）のプローブに用いるパ
ッドを従来どおり大面積に一様な配線パターンをレイア
ウトした場合にも、配線の平坦性を確保することができ
る。
構造のパッドにおいて、半導体素子の品質評価用のテス
トエレメントグループ（ＴＥＧ）のプローブに用いるパ
ッドを従来どおり大面積に一様な配線パターンをレイア
ウトした場合にも、配線の平坦性を確保することができ
る。
【００１９】
【発明の実施の形態】以下に本発明の実施形態を図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００２０】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、繰り返
しの説明は省略する。
いて、同一機能を有するものは同一符号を付け、繰り返
しの説明は省略する。
【００２１】（実施形態１）図１は本発明の実施形態１
の半導体ウエーハ上のＲＡＭの概略構成を示すチップ平
面図、図２は図１のテストエレメントグループ（ＴＥ
Ｇ）のパッド部分のＡ−Ａ'線で切った断面図である。
図１において、１はウエーハ状態におけるＲＡＭ（ＬＳ
Ｉ）チップ、２はテスト（品質評価）用のテストエレメ
ントグループ（ＴＥＧ）、２Ａはテストエレメント、２
Ａ１はテストエレメントグループ（ＴＥＧ）のパッド、
２Ａ２はテスト用パターン、２Ａ３は配線、３はＲＡＭ
チップ１のパッド、４はメモリマットである。図２にお
いて、１ＡはＲＡＭ（ＬＳＩ）チップ１の主面（Ｓｉの
表面）、５はＭＯＳトランジスタ、６は絶縁層、６Ａは
層間絶縁膜、７Ａは配線第１層目、７Ｂ〜７Ｆは配線第
２層目〜配線第６層目、８はコンタクト配線、９はスリ
ットである。
の半導体ウエーハ上のＲＡＭの概略構成を示すチップ平
面図、図２は図１のテストエレメントグループ（ＴＥ
Ｇ）のパッド部分のＡ−Ａ'線で切った断面図である。
図１において、１はウエーハ状態におけるＲＡＭ（ＬＳ
Ｉ）チップ、２はテスト（品質評価）用のテストエレメ
ントグループ（ＴＥＧ）、２Ａはテストエレメント、２
Ａ１はテストエレメントグループ（ＴＥＧ）のパッド、
２Ａ２はテスト用パターン、２Ａ３は配線、３はＲＡＭ
チップ１のパッド、４はメモリマットである。図２にお
いて、１ＡはＲＡＭ（ＬＳＩ）チップ１の主面（Ｓｉの
表面）、５はＭＯＳトランジスタ、６は絶縁層、６Ａは
層間絶縁膜、７Ａは配線第１層目、７Ｂ〜７Ｆは配線第
２層目〜配線第６層目、８はコンタクト配線、９はスリ
ットである。
【００２２】図１に示すように、本実施形態１のウエー
ハ状態におけるＲＡＭ（ＬＳＩ）チップ１は、テスト
（品質評価）用のテストエレメントグループ（ＴＥＧ）
２、ＲＡＭチップ１のパッド３、及びメモリマット４を
備えている。
ハ状態におけるＲＡＭ（ＬＳＩ）チップ１は、テスト
（品質評価）用のテストエレメントグループ（ＴＥＧ）
２、ＲＡＭチップ１のパッド３、及びメモリマット４を
備えている。
【００２３】前記テストエレメントグループ（ＴＥＧ）
２には、テストエレメント２Ａ、テストエレメントグル
ープ（ＴＥＧ）のパッド２Ａ１、テスト用パターン２Ａ
２、及び配線２Ａ３が設けられている。
２には、テストエレメント２Ａ、テストエレメントグル
ープ（ＴＥＧ）のパッド２Ａ１、テスト用パターン２Ａ
２、及び配線２Ａ３が設けられている。
【００２４】前記パッド２Ａ１は、図２に示すように、
ＲＡＭ（ＬＳＩ）チップ１のＭＯＳトランジスタ５が形
成された主面（Ｓｉの表面）１Ａの上に、絶縁層（Ｓｉ
Ｏ2層）を形成し、その上に配線第１層目（Ａｌ，Ｃｕ
等）７Ａを形成し、この配線第１層目７Ａと前記ＭＯＳ
トランジスタ５の電極とを前記コンタクト配線（Ｗ等）
８により電気的に接続した構成になっている。前記配線
第１層目７Ａのパッド２Ａ１の領域には複数のスリット
９が設けられている。図３（ａは平面図、ｂはａ図のＡ
−Ａ'線で切った断面図）に示すように、スリット９の
幅は例えば約２μｍであり、配線幅は８０〜１００μｍ
2である。前記スリット９間の間隔は、前述したＣＭＰ
での研磨時に配線領域と絶縁膜領域の研磨レートが異な
ることによるディッシング効果が生じない程度の距離
（例えば８〜１０μｍ）である。すなわち、スリット９
で分離されたパッド２Ａ１の領域上の面積が、前述した
ＣＭＰでの研磨時に配線領域と絶縁膜領域の研磨レート
が異なることによるディッシング効果が生じない程度の
面積であればよい。
ＲＡＭ（ＬＳＩ）チップ１のＭＯＳトランジスタ５が形
成された主面（Ｓｉの表面）１Ａの上に、絶縁層（Ｓｉ
Ｏ2層）を形成し、その上に配線第１層目（Ａｌ，Ｃｕ
等）７Ａを形成し、この配線第１層目７Ａと前記ＭＯＳ
トランジスタ５の電極とを前記コンタクト配線（Ｗ等）
８により電気的に接続した構成になっている。前記配線
第１層目７Ａのパッド２Ａ１の領域には複数のスリット
９が設けられている。図３（ａは平面図、ｂはａ図のＡ
−Ａ'線で切った断面図）に示すように、スリット９の
幅は例えば約２μｍであり、配線幅は８０〜１００μｍ
2である。前記スリット９間の間隔は、前述したＣＭＰ
での研磨時に配線領域と絶縁膜領域の研磨レートが異な
ることによるディッシング効果が生じない程度の距離
（例えば８〜１０μｍ）である。すなわち、スリット９
で分離されたパッド２Ａ１の領域上の面積が、前述した
ＣＭＰでの研磨時に配線領域と絶縁膜領域の研磨レート
が異なることによるディッシング効果が生じない程度の
面積であればよい。
【００２５】前記配線第１層目（Ａｌ，Ｃｕ等）７Ａ
は、前記絶縁膜６をエッチングして配線パターンを形成
し、配線第１層目７Ａとなる金属（Ａｌ，Ｃｕ等）をデ
ポし、これをエッチングにより、図２及び図３に示すよ
うに、前記配線第１層目７Ａのパッド２Ａ１の領域の所
定位置に複数のスリット９を設ける。そして、それをＣ
ＭＰ研磨して平坦化するダマシン法にて配線第１層目７
Ａ及びパッド２Ａ１の領域を形成する。
は、前記絶縁膜６をエッチングして配線パターンを形成
し、配線第１層目７Ａとなる金属（Ａｌ，Ｃｕ等）をデ
ポし、これをエッチングにより、図２及び図３に示すよ
うに、前記配線第１層目７Ａのパッド２Ａ１の領域の所
定位置に複数のスリット９を設ける。そして、それをＣ
ＭＰ研磨して平坦化するダマシン法にて配線第１層目７
Ａ及びパッド２Ａ１の領域を形成する。
【００２６】このように、ダマシン法で配線第１層目７
Ａのパッド２Ａ１の領域を形成した場合、配線第１層目
７Ａのパッド２Ａ１の領域に複数のスリット９を設ける
ことにより、研摩される対象面積が小さくなるためディ
ッシング効果による凹部を生じない。これにより、配線
第１層目７Ａの平坦性を向上することができる。
Ａのパッド２Ａ１の領域を形成した場合、配線第１層目
７Ａのパッド２Ａ１の領域に複数のスリット９を設ける
ことにより、研摩される対象面積が小さくなるためディ
ッシング効果による凹部を生じない。これにより、配線
第１層目７Ａの平坦性を向上することができる。
【００２７】同様にして、前記配線第２層目７Ｂのパッ
ド２Ａ１の領域は、前記絶縁膜６をエッチングして配線
パターンを形成し、配線第２層目７Ｂとなる金属（Ａ
ｌ，Ｃｕ等）をデポし、これをエッチングにより、図２
及び図３に示すように、前記配線第２層目７Ｂのパッド
２Ａ１の領域の所定位置に複数のスリット９を設ける。
そして、それをＣＭＰ研磨して平坦化するダマシン法に
て配線第２層目７Ｂ及びそのパッド２Ａ１の領域を形成
する。そして、配線第１層目７Ａのパッド２Ａ１の領域
と配線第２層目７Ｂのパッド２Ａ１の領域とをコンタク
ト配線８で電気的に接続する。
ド２Ａ１の領域は、前記絶縁膜６をエッチングして配線
パターンを形成し、配線第２層目７Ｂとなる金属（Ａ
ｌ，Ｃｕ等）をデポし、これをエッチングにより、図２
及び図３に示すように、前記配線第２層目７Ｂのパッド
２Ａ１の領域の所定位置に複数のスリット９を設ける。
そして、それをＣＭＰ研磨して平坦化するダマシン法に
て配線第２層目７Ｂ及びそのパッド２Ａ１の領域を形成
する。そして、配線第１層目７Ａのパッド２Ａ１の領域
と配線第２層目７Ｂのパッド２Ａ１の領域とをコンタク
ト配線８で電気的に接続する。
【００２８】前記配線第１層目７Ａ及び配線第２層目７
Ｂのパッド２Ａ１の領域の形成と同様にして配線第３層
７Ｃ〜配線第６層７Ｆを順次形成して、各配線層目をコ
ンタクト配線８で電気的に接続し、図２に示すように、
多層配線構造のパッド２Ａ１を形成する。
Ｂのパッド２Ａ１の領域の形成と同様にして配線第３層
７Ｃ〜配線第６層７Ｆを順次形成して、各配線層目をコ
ンタクト配線８で電気的に接続し、図２に示すように、
多層配線構造のパッド２Ａ１を形成する。
【００２９】また、このように多層配線構造のパッド２
Ａ１にすることにより、配線のどの工程においても電気
的評価が可能になる。すなわち、電気的評価による品質
チェックが配線第１層目までしか完成していない半導体
ウエーハでも、配線第６層目まで完成した半導体ウエー
ハであっても可能となる。
Ａ１にすることにより、配線のどの工程においても電気
的評価が可能になる。すなわち、電気的評価による品質
チェックが配線第１層目までしか完成していない半導体
ウエーハでも、配線第６層目まで完成した半導体ウエー
ハであっても可能となる。
【００３０】以上の説明からわかるように、本実施形態
１によれば、ダマシン法におけるＣＭＰを行う前に、多
層配線構造の各配線層のパッドもしくはテストエレメン
トグループ（ＴＥＧ）のパッド２Ａ１の平面領域にスリ
ット９を設けることにより、研摩される対象面積が小さ
くなるためディッシング効果による凹部を生じない。こ
れにより、ＣＭＰ研磨時のディッシングによる配線パタ
ーンの平坦性の劣化を低減することができる。
１によれば、ダマシン法におけるＣＭＰを行う前に、多
層配線構造の各配線層のパッドもしくはテストエレメン
トグループ（ＴＥＧ）のパッド２Ａ１の平面領域にスリ
ット９を設けることにより、研摩される対象面積が小さ
くなるためディッシング効果による凹部を生じない。こ
れにより、ＣＭＰ研磨時のディッシングによる配線パタ
ーンの平坦性の劣化を低減することができる。
【００３１】これにより、ダマシン法を用いた多層配線
構造のパッドにおいて、半導体素子の品質評価用のテス
トエレメントグループ（ＴＥＧ）に設けられているパッ
ドを従来どおり大面積に一様なパターンをレイアウトし
た場合にも、配線の平坦性を確保することができる。
構造のパッドにおいて、半導体素子の品質評価用のテス
トエレメントグループ（ＴＥＧ）に設けられているパッ
ドを従来どおり大面積に一様なパターンをレイアウトし
た場合にも、配線の平坦性を確保することができる。
【００３２】前記本実施形態１では、主にテストエレメ
ントグループ（ＴＥＧ）のパッド２Ａ１について説明し
たが、本発明は一般の半導体装置の多層配線構造からな
るパッドにも適用できることは前述の説明から容易にわ
かるであろう。
ントグループ（ＴＥＧ）のパッド２Ａ１について説明し
たが、本発明は一般の半導体装置の多層配線構造からな
るパッドにも適用できることは前述の説明から容易にわ
かるであろう。
【００３３】（実施形態２）図４及び図５は本発明の実
施形態２のＲＡＭのテストエレメントグループ（ＴＥ
Ｇ）のパッド部分の平面図である。
施形態２のＲＡＭのテストエレメントグループ（ＴＥ
Ｇ）のパッド部分の平面図である。
【００３４】本実施形態２のテストエレメントグループ
（ＴＥＧ）のパッドは、図４及び図５に示すように、前
記実施形態１におけるパッド２Ａ１の領域に層間絶縁膜
６Ａによる複数のスリット９の形状をスリット９Ａもし
くは９Ｂに変えたものである。
（ＴＥＧ）のパッドは、図４及び図５に示すように、前
記実施形態１におけるパッド２Ａ１の領域に層間絶縁膜
６Ａによる複数のスリット９の形状をスリット９Ａもし
くは９Ｂに変えたものである。
【００３５】このように、層間絶縁膜６Ａによるスリッ
ト９Ａもしくは９Ｂを設けることより、研摩される対象
面積が小さくなるためディッシング効果による凹部が生
じない。これにより、ＣＭＰ研磨時のディッシングによ
る配線パターンの平坦性の劣化を低減することができ
る。
ト９Ａもしくは９Ｂを設けることより、研摩される対象
面積が小さくなるためディッシング効果による凹部が生
じない。これにより、ＣＭＰ研磨時のディッシングによ
る配線パターンの平坦性の劣化を低減することができ
る。
【００３６】本発明は、本実施形態２のように、一様な
大面積の配線パターン（パッド）にスリット状のパター
ンを設けることにより平坦性の向上を図った構造の配線
もしくはその配線の上に形成された多層配線構造のもの
全てにおいて適用できることはいうまでもない。
大面積の配線パターン（パッド）にスリット状のパター
ンを設けることにより平坦性の向上を図った構造の配線
もしくはその配線の上に形成された多層配線構造のもの
全てにおいて適用できることはいうまでもない。
【００３７】更に、このスリットを持つ構造はパッドの
みにとどまらず、電源線等に用いる太幅配線を含む、全
ての通常の配線に適用できることはいうまでもない。
みにとどまらず、電源線等に用いる太幅配線を含む、全
ての通常の配線に適用できることはいうまでもない。
【００３８】以上、本発明者によってなされた発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更し得ることは勿論であ
る。
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更し得ることは勿論であ
る。
【００３９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、以
下のとおりである。
的なものによって得られる効果を簡単に説明すれば、以
下のとおりである。
【００４０】ダマシン法を用いた配線構造において、配
線部のパターンの幅が広い場合、特に、ＴＥＧのプロー
ブに用いるパッドの平面領域にスリットを設けることに
より、研摩される対象面積が小さくなるためディッシン
グ効果による凹部が生じない。これにより、ＣＭＰ研磨
時のディッシングによる配線パターンの平坦性の劣化を
低減することができる。
線部のパターンの幅が広い場合、特に、ＴＥＧのプロー
ブに用いるパッドの平面領域にスリットを設けることに
より、研摩される対象面積が小さくなるためディッシン
グ効果による凹部が生じない。これにより、ＣＭＰ研磨
時のディッシングによる配線パターンの平坦性の劣化を
低減することができる。
【００４１】これにより、ダマシン法を用いた多層配線
構造のパッドにおいて、半導体素子の品質評価用のテス
トエレメントグループ（ＴＥＧ）のパッドを従来どおり
大面積に一様な配線パターンをレイアウトした場合に
も、配線の平坦性を確保することができるので、品質評
価用のテストを確実に行うことができる。
構造のパッドにおいて、半導体素子の品質評価用のテス
トエレメントグループ（ＴＥＧ）のパッドを従来どおり
大面積に一様な配線パターンをレイアウトした場合に
も、配線の平坦性を確保することができるので、品質評
価用のテストを確実に行うことができる。
【図１】本発明の実施形態１の半導体ウエーハ上のＲＡ
Ｍの概略構成を示すチップ平面図である。
Ｍの概略構成を示すチップ平面図である。
【図２】図１のテストエレメントグループ（ＴＥＧ）の
パッド部分のＡ−Ａ'線で切った断面図である。
パッド部分のＡ−Ａ'線で切った断面図である。
【図３】本実施形態１のテストエレメントグループ（Ｔ
ＥＧ）のパッドの構成を示す図である。
ＥＧ）のパッドの構成を示す図である。
【図４】本発明の実施形態２のＲＡＭのテストエレメン
トグループ（ＴＥＧ）のパッドの構成を示す平面図であ
る。
トグループ（ＴＥＧ）のパッドの構成を示す平面図であ
る。
【図５】本実施形態２のＲＡＭのテストエレメントグル
ープ（ＴＥＧ）の他のパッドの構成を示す平面図であ
る。
ープ（ＴＥＧ）の他のパッドの構成を示す平面図であ
る。
【図６】従来のＲＡＭのテストエレメントグループ（Ｔ
ＥＧ）のパッドの問題点を説明するための図である。
ＥＧ）のパッドの問題点を説明するための図である。
【図７】従来のＲＡＭのテストエレメントグループ（Ｔ
ＥＧ）の多層配線構造からなるパッドの問題点を説明す
るための図である。
ＥＧ）の多層配線構造からなるパッドの問題点を説明す
るための図である。
１…ＲＡＭチップ、２…テストエレメントグループ（Ｔ
ＥＧ）、２Ａ…テストエレメント、２Ａ１…ＴＥＧのパ
ッド、２Ａ２…テスト用パターン、２Ａ３…配線、３…
ＲＡＭチップのパッド、４…メモリマット、１Ａ…ＲＡ
Ｍチップの主面、５…ＭＯＳトランジスタ、６…絶縁
層、６Ａ…層間絶縁膜、７Ａ…配線第１層、７Ｂ〜７Ｆ
…配線第２層〜配線第６層、８…コンタクト配線、９，
９Ａ，９Ｂ…スリット。
ＥＧ）、２Ａ…テストエレメント、２Ａ１…ＴＥＧのパ
ッド、２Ａ２…テスト用パターン、２Ａ３…配線、３…
ＲＡＭチップのパッド、４…メモリマット、１Ａ…ＲＡ
Ｍチップの主面、５…ＭＯＳトランジスタ、６…絶縁
層、６Ａ…層間絶縁膜、７Ａ…配線第１層、７Ｂ〜７Ｆ
…配線第２層〜配線第６層、８…コンタクト配線、９，
９Ａ，９Ｂ…スリット。
Claims (3)
- 【請求項１】 ダマシン法により半導体素子上に設けら
れた幅の広い配線もしくはその配線の上に多層配線構造
からなるパッドを有する半導体装置において、前記配線
もしくは多層配線構造の各配線層の平面領域にスリット
が設けられていることを特徴とする半導体装置。 - 【請求項２】 ダマシン法により半導体素子上に設けら
れた配線に電気的に接続された半導体素子のテストエレ
メントグループ（ＴＥＧ）のプローブに用いる多層配線
構造からなるパッドを有する半導体ウエーハにおいて、
前記多層配線構造の各配線層の平面領域にスリットが設
けられていることを特徴とする半導体ウエーハ。 - 【請求項３】 半導体素子上に設けられた配線の上にダ
マシン法により多層配線構造のパッドを形成する工程を
備えた半導体装置の製造方法において、前記ダマシン法
におけるディッシングを行う前に前記多層配線構造の各
配線層の平面領域にスリットを形成する工程と、該平面
領域にスリットが形成された状態のものを化学的機械的
研摩して平坦化して順次積層する工程を具備したことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03009097A JP3481812B2 (ja) | 1997-02-14 | 1997-02-14 | 配線層にスリットを有する半導体装置または半導体ウエーハ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03009097A JP3481812B2 (ja) | 1997-02-14 | 1997-02-14 | 配線層にスリットを有する半導体装置または半導体ウエーハ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10229085A true JPH10229085A (ja) | 1998-08-25 |
| JP3481812B2 JP3481812B2 (ja) | 2003-12-22 |
Family
ID=12294101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03009097A Expired - Fee Related JP3481812B2 (ja) | 1997-02-14 | 1997-02-14 | 配線層にスリットを有する半導体装置または半導体ウエーハ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3481812B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495928B1 (en) | 1999-07-06 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Transfer mark structure for multi-layer interconnecting and method for the manufacture thereof |
| JP2002373893A (ja) * | 2001-06-13 | 2002-12-26 | Fujitsu Ltd | パッドを有する半導体装置とその製造方法 |
| KR100370238B1 (ko) * | 2000-10-20 | 2003-01-30 | 삼성전자 주식회사 | 반도체 소자의 본드패드 및 그 형성방법 |
| JP2003086589A (ja) * | 2001-09-07 | 2003-03-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6767826B2 (en) | 2002-04-26 | 2004-07-27 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device |
| US6879049B1 (en) * | 1998-01-23 | 2005-04-12 | Rohm Co., Ltd. | Damascene interconnection and semiconductor device |
| US7327031B2 (en) | 2003-09-30 | 2008-02-05 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US7800227B2 (en) | 2004-10-04 | 2010-09-21 | Fujitsu Semiconductor Limited | Semiconductor device with crack-resistant multilayer copper wiring |
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| JP2012033796A (ja) * | 2010-08-02 | 2012-02-16 | Panasonic Corp | 半導体装置 |
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|---|---|---|---|---|
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-
1997
- 1997-02-14 JP JP03009097A patent/JP3481812B2/ja not_active Expired - Fee Related
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| US7042100B2 (en) | 1998-01-23 | 2006-05-09 | Rohm Co., Ltd | Damascene interconnection and semiconductor device |
| JP4651815B2 (ja) * | 1998-01-23 | 2011-03-16 | ローム株式会社 | ダマシン配線および半導体装置 |
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| JP2002373893A (ja) * | 2001-06-13 | 2002-12-26 | Fujitsu Ltd | パッドを有する半導体装置とその製造方法 |
| JP4587604B2 (ja) * | 2001-06-13 | 2010-11-24 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US7550376B2 (en) | 2001-09-07 | 2009-06-23 | Fujitsu Microelectronics Limited | Semiconductor device capable of suppressing current concentration in pad and its manufacture method |
| JP2003086589A (ja) * | 2001-09-07 | 2003-03-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7315072B2 (en) | 2001-09-07 | 2008-01-01 | Fujitsu Limited | Semiconductor device capable of suppressing current concentration in pad and its manufacture method |
| US6767826B2 (en) | 2002-04-26 | 2004-07-27 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device |
| US7508082B2 (en) | 2003-09-30 | 2009-03-24 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US7327031B2 (en) | 2003-09-30 | 2008-02-05 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US7800227B2 (en) | 2004-10-04 | 2010-09-21 | Fujitsu Semiconductor Limited | Semiconductor device with crack-resistant multilayer copper wiring |
| JP2012033796A (ja) * | 2010-08-02 | 2012-02-16 | Panasonic Corp | 半導体装置 |
| US8736067B2 (en) | 2010-08-02 | 2014-05-27 | Panasonic Corporation | Semiconductor device having a pad |
| JP2011176345A (ja) * | 2011-04-15 | 2011-09-08 | Fujitsu Semiconductor Ltd | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3481812B2 (ja) | 2003-12-22 |
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