KR100370238B1 - 반도체 소자의 본드패드 및 그 형성방법 - Google Patents

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Abstract

구리패턴을 사용한 다마신 기법으로 반도체 소자의 본드패드를 형성할 때, 디싱(dishing)을 억제하고, 본드패드의 도전능력을 개선할 수 있는 반도체 소자의 본드패드 및 그 형성방법에 관해 개시한다. 본 발명은 제1 및 제2 구리패턴을 불규칙한 격자형태로 형성하고, 상기 제1 및 제2 구리패턴을 상하방향으로 서로 연결할 수 있도록 만들어진 제1 및 제2 절연막 패턴과, 상기 제1 및 제2 구리패턴을 평면적으로 서로 연결할 수 있는 배선연결 구조 및 상기 제1 및 제2 구리패턴 상부에 형성되는 도전능력 개선층을 제공한다. 따라서, 격자모양의 제1 및 제2 구리패턴때문에 제1 및 제2 구리패턴을 다마신 기법으로 평탄화할 때 발생하는 디싱현상을 억제하고, 제1 및 제2 구리패턴을 상하방향 및 평면방향으로 서로 연결시키고, 제1 및 제2 구리패턴 위에 추가로 도전능력 개선층을 형성함으로써 본드패드의 도전특성을 개선할 수 있다.

Description

반도체 소자의 본드패드 및 그 형성방법{Bond pad of semiconductor device and method for fabrication thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 구리를 사용하여 다마신 기법으로 형성한 반도체 소자의 본드패드 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화가 이루어짐에 따라, 높은 집적도와 고속의 동작속도를 요구하는 로직(LOGIC) 반도체 소자의 경우, 동작속도 개선을 위해 게이트 산화막의 두께 감소와 게이트의 크기 감소가 이루어지고 있다. 그러나, 게이트 산화막의 두께 감소 및 게이트 크기를 감소하여 로직 반도체 소자의 동작속도를 개선하는 정도보다는, 로직 반도체 소자에 들어가는 배선의 저항을 줄이거나 층간절연막의 기생 커패시턴스 감소시킴으로써 로직 반도체 소자의 동작속도를 개선하는 정도가 더욱 크며, 효과적이라고 할 수 있다.
이러한 필요를 충족하기 위해 도입된 것이 다마신 기법을 이용한 구리패턴의 적용이다. 일반적으로 구리는 비저항이 1.59[μΩ.㎝]로서 기존의 배선재로 사용되는 알루미늄의 비저항 2.66[μΩ.㎝]에 비하여 약 60%의 낮은 비저항을 가지고 있다. 또한, 알루미늄 대비 원자재의 가격이 낮고, 일렉트로 마이그레이션(Electro-migration) 수명도 길어서 차세대 배선재료로 많은 업체에서적용을 검토하고 있다.
일렉트로 마이그레이션(Electro-migration)이란, 반도체 소자내에 형성된 금속배선이 시간이 지남에 따라 열 및 물리적 스트레스(stress) 등에 기인하여 처음 위치에서 주위로 움직이면서 이동하는 현상을 말한다.
그러나, 구리패턴은 사진 및 식각공정이 어려워서 반도체 소자내에 적용할 때 사진 및 식각공정을 사용하지 않고, 다마신 기법으로 절연막 내부에 구리 패턴을 채운 후, 화학기계적 연마 공정으로 연마를 진행하여 구리패턴을 형성하고 있다.
도 1 및 도 2는 종래기술에 의한 반도체 소자의 본드패드에 대한 단면도 및 평면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(10) 위에 다층의 구리패턴들(20, 30, 40)이 형성되어 있고, 상기 다층의 구리패턴들(20, 30, 40)은, 확산방지막(22, 32) 및 층간절연막들(24, 34)에 형성된, 다수의 플러그들(26, 36)을 통하여 서로 전기적으로 연결되어 있다. 최상부에 있는 구리패턴(40)은 노출된 상태로 본드패드(60)로 활용되고, 상기 최상부에 있는 구리패턴(40) 위에는 반도체 칩을 외부의 충격으로부터 보호하는 패시베이션층(50)이 형성되어 있다.
그러나 화학기계적 연마를 이용하여 본드패드(60)와 같은 넓은 부분의 금속배선을 연마할 경우, 본드패드(60)와 같은 넓은 영역은 금속배선이 협소하게 형성되어 있는 다른 영역보다도 연마가 빨리 진행되어 디싱(dishing, 도1의 D)이 발생된다.
상기 디싱(dishing)은 화학기계적 연마가 진행되는 동안에 넓은 부분의 금속배선이 많이 연마되어 발생되는 구조적 현상으로서, 금속배선이 넓게 형성된 영역이 접시모양으로 움푹 파여 단차를 형성하는 문제를 말한다.
이렇게 디싱에 의해 발생하는 단차는, 화학기계적 연마공정이 진행되는 동안에 주변회로에 손상을 유발한다. 또한 다층 금속배선을 계속 화학기계적 연마공정으로 연마하여 형성할 경우, 본드패드(60)와 같이 금속배선이 넓은 영역에서 발생된 디싱은 상위층으로 가면서 누적된다. 따라서, 화학기계적 연마공정의 평탄도에 심각한 문제를 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 본드패드를 구성하는 구리패턴을 여러개로 분할하여 형성함으로써 화학기계적 연마공정에서 발생하는 디싱을 억제하고, 상기 구리패턴을 분할시키면서 증가한 배선저항을 효과적으로 낮출 수 있는 수단을 구비하는 반도체 소자의 본드패드를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 본드패드 형성방법을 제공하는데 있다.
도 1 및 도 2는 종래기술에 의한 반도체 소자의 본드패드에 대한 단면도 및 평면도이다.
도 3 내지 도 20은 본 발명의 제1 실시예에 의한 반도체 소자의 본드패드 구조 및 그 형성방법을 설명하기 위해 도시한 도면들이다.
도 21 내지 도 24는 본 발명의 제2 실시예에 의한 반도체 소자의 본드패드 형성방법을 설명하기 위해 도시한 도면들이다.
< 도면의 주요부분에 대한 부호의 설명 >
100: 반도체 기판, 102: 하부절연막,
104: 하부 구리패턴, 106: 제1 확산방지막,
108A(C): 제1 절연막(패턴), 110: 포토레지스트 패턴,
112: 포토레지스트 패턴, 114: 장벽층,
116: 제1 구리패턴, 118: 제2 확산방지막,
120A(C): 제2 절연막(패턴), 122: 도전능력 개선층,
124: 포토레지스트 패턴, 126: 포토레지스트 패턴,
128: 제2 구리패턴, 132: 제3 확산방지막,
138: 패시베이션층, 140: 도전능력 개선층,
142: 포토레지스트 패턴, 144: 본드패드.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 의한 반도체 소자의 본드패드는, ① 하부절연막에 다마신 기법으로 형성된 하부 구리패턴을 갖는 반도체 기판과, ② 상기 반도체 기판 위에 형성되고 상기 하부 구리패턴과 연결되는 콘택홀들이 있으며 듀얼다마신이 가능한 제1 형태로 형성된 제1 절연막 패턴과, ③상기 하부 구리패턴과 연결되고 상기 제1 절연막 패턴 내부를 다마신 기법으로 채우는 제1 구리패턴과, ④ 상기 제1 구리패턴 위에 형성되고 상기 제1 구리패턴과 연결되는 콘택홀들이 있고 상기 제1 절연막 패턴의 제1 형태와는 다른 제2 형태로 형성되고, 상기 제2 형태에는 절연막에 의해 격리되는 부분을 평면적으로 서로 연결하는 연결라인이 형성된 제2 절연막 패턴과, ⑤ 상기 제1 구리패턴과 연결되고, 상기 제2 절연막 패턴 내부를 다마신 기법으로 채우는 제2 구리패턴과, ⑥ 상기 제2 구리패턴 위에서 형성되는 패시베이션층과, ⑦상기 패시베이션층의 일부분을 패터닝하여 형성한 본드패드와, ⑧ 상기 본드패드의 노출된 제2 구리패턴 위에 형성된 도전능력 개선층으로 이루어진다.
본 발명의 바람직한 실시예에 의하면, 상기 하부 구리패턴 위, 제1 구리패턴 위, 제2 구리패턴 위에는 질화막으로 이루어진 제1, 제2, 제3 확산방지막이 각각 형성된 것이 적합하다.
상기 하부 구리패턴, 제1 구리패턴 및 제2 구리패턴은 제1 및 제2 절연막 패턴 내부의 서로 다른 형태, 즉, 제1 형태 및 제2 형태에 의해 격리됨 없이 상하로 서로 연결되고, 제1 및 제2 절연막 패턴에 있는 배선연결 구조에 의해 평면적으로 격리됨 없이 서로 연결된다.
또한, 상기 제1 및 제2 구리패턴 위에 Ta, TaN, Al, Ti, TiN, TaSiN, Au, W, Nb와 같은 물질로 이루어진 도전능력 개선층을 형성하기 때문에, 제1 및 제2 구리패턴을 격자모양으로 형성할 때 증가한 배선 저항을 효과적으로 낮출 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 의한 반도체소자의 본드패드 형성방법은, 먼저 하부절연막과 하부 구리패턴이 형성된 반도체 기판을 준비한다. 상기 반도체 기판에 제1 확산방지막/제1 절연막을 적층하고 패터닝하여 제1 형태를 갖는 제1 절연막 패턴을 형성한다. 이어서, 상기 제1 절연막 패턴 내부를 채우는 제1 구리패턴을 형성한다. 계속해서, 상기 반도체 기판 위에 제2 확산방지막/제2 절연막을 적층하고 패터닝하여 제2 절연막 패턴을 형성한다. 그리고 상기 제2 절연막 패턴 내부를 채우는 제2 구리패턴을 형성한다. 계속해서, 상기 제2 구리패턴 위에서 본드패드가 형성될 영역에 도전능력 개선층을 형성하고, 패시베이션층을 증착하고 패터닝하여 상기 도전능력 개선층을 노출하는 본드패드를 형성한다.
상기 본 발명의 다른 태양에 의한 반도체 소자의 본드패드 형성방법은 아래와 같이 다른 방식으로 구현될 수 있다.
먼저 하부절연막과 하부 구리패턴이 형성된 반도체 기판을 준비한다. 상기 반도체 기판에 제1 확산방지막/제1 절연막을 적층하고 패터닝하여 제1 형태를 갖는 제1 절연막 패턴을 형성한다. 이어서, 상기 제1 절연막 패턴 내부를 채우는 제1 구리패턴을 형성한다. 계속해서, 상기 반도체 기판 위에 제2 확산방지막/제2 절연막을 적층하고 패터닝하여 제2 절연막 패턴을 형성한다. 그리고 상기 제2 절연막 패턴 내부를 채우는 제2 구리패턴을 형성한다. 이어서 패시베이션층을 적층하고 패터닝하여 본드패드가 형성될 제2 구리패턴 영역을 개구한다. 마지막으로 반도체 기판에 도전능력 개선층을 증착하고 화학기계적 연마공정으로 연마하여 본드패드 내부에만 도전능력 개선층을 형성한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 및 제2 절연막 패턴은 내부를 채우는 제1 및 제2 구리패턴의 격리된 구조를 평면적으로 상호 연결시키는 라인연결 구조가 형성된 것이 적합하다.
상기 제1 및 제2 구리패턴을 형성하는 방법은, 상기 제1 및 제2 절연막 패턴 위에 장벽층을 형성하고, 상기 장벽층 위에 구리로 된 시드층(Cu seed layer)을 형성하고, 상기 시드층을 전기도금법으로 성장시키는 것이 바람직하다.
상기 제1 및 제2 절연막 패턴의 제1 및 제2 형태는 상기 제1 및 제2 절연막 패턴 내부를 채우면서 격리된 구조를 갖는 제1 및 제2 구리패턴 전체가 상하방향에서 서로 전기적으로 연결될 수 있는 형태인 것이 적합하다.
바람직하게는, 상기 제1 구리패턴 위에 도전능력 개선층을 더 형성할 수 있다.
본 발명에 따르면, 격자구조를 갖는 제1 및 제2 구리패턴을 형성함으로써 화학기계적 연마공정에서 발생하는 디싱을 방지할 수 있다. 또한, 격자모양의 제1 및 제2 구리패턴을 형성하기 위하여 증가한 배선 저항을, 제1 및 제2 구리패턴을 상하방향으로 서로 연결시키는 제1 및 제2 절연막 패턴 내부의 제1 형태 및 제2 형태에 의하여 낮추고, 또한, 제1 및 제2 절연막 패턴에 형성된 격리된 형태의 제1 및 제2 구리패턴을 평면적으로 서로 연결시키는 배선연결 구조에 의하여 증가된 배선저항을 낮추며, 마지막으로 상기 제1 및 제2 구리패턴 위에 형성되는 도전능력 개선층에 의하여 증가된 배선저항을 낮출 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
본 발명은 그 필수의 특징을 이탈하지 않고 다른 방식으로 실시할 수 있다.
예를 들면, 아래의 바람직한 실시예에 있어서는 상기 격리된 형태의 구리패턴이 두 개이지만, 이는 한 개 혹은 두 개 이상이라도 무방하다. 또는 격리된 형상의 구리패턴과 도1과 같이 통합된 형태의 구리패턴을 혼용하는 방식으로도 변형될 수 있다. 그리고, 격리된 형태의 구리패턴을 듀얼 다마신 기법에 의해 형성하지만, 이는 싱글 다마신(Single Damascene) 기법을 통하여 형성할 수 도 있고, 듀얼 다마신기법을 적용하는 방법 역시, 다양한 형태로 변형이 가능하다.
따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 본 발명을 한정하는 의미가 아니다.
본 발명에 따른 반도체 소자의 본드패드 구조
먼저, 도 20 및 도 24를 참조하여 본 발명에 따른 반도체 소자의 본드패드 구조를 설명하기로 한다.
도 20 및 도 24를 참조하면, 본 발명에 따른 반도체 소자의 본드패드 구조는, ① 하부 절연막(102)과 하부 구리패턴(104)이 형성된 반도체 기판(100)과, ② 상기 반도체 기판(100)의 하부 구리패턴(104)과 연결되는 복수개의 콘택홀을 가지면서, 듀얼 다마신 배선을 형성할 수 있는 형태이며, 내부에 불규칙적인 격자모양을 형성할 수 있는 제1 형태로 된 제1 절연막 패턴(108C), ③ 상기 하부 구리패턴(104)과 전기적으로 연결되고, 상기 제1 절연막 패턴(108C) 내부를 다마신 기법으로 채우는 제1 구리패턴(116)과, ④ 상기 제1 구리패턴(116) 위에 형성되고, 상기 제1 구리패턴(116)과 연결되는 다수의 콘택홀들이 형성되어 있으며, 상기 제1 절연막 패턴(108C)의 격자모양과는 다른 형태의 격자모양을 형성할 수 있고, 격리된 형태의 격자모양을 평면적으로 서로 연결시키는 "라인연결 구조"가 형성된 제2 형태의 제2 절연막 패턴(120C)과, ⑤ 상기 제1 구리패턴(116)과 전기적으로 연결되고 상기 제2 절연막 패턴(120C) 내부를 다마신 기법으로 채우는 제2 구리패턴(128)과, ⑥ 상기 제2 구리패턴(128) 위에 형성되는 패시베이션층(138A)과, 상기 패시베이션층의 일부분을 패터닝하여 형성한 본드패드(144)와, 상기 본드패드(144) 내에서 상기 제2 구리패턴(128) 위에 형성된 도전능력 개선층(140, 140A)으로 구성된다.
상술한 본 발명에 의한 반도체 소자의 본드패드 구조는, 상기 하부 구리패턴(104) 위, 상기 제1 구리패턴(116) 위 및 상기 제2 구리패턴(128) 위에 제1, 제2 및 제3 확산방지막(Cu diffusion barrier layer, 106A, 118A, 132A)을 더 포함할 수 있다.
또한, 상기 제1 구리패턴(116)과 상기 제2 확산방지막(118A) 사이에 최상부에 형성되는 도전능력 개선층(140, 140A)과 같은 재질의 도전능력 개선층을 더 포함할 수 있다.
그리고, 상기 도전능력 개선층(140,140A)의 형상은, 식각을 이용하여 형성될경우에는 제2 구리패턴(128)위에만 형성되고, 화학기계적 연마를 사용하여 형성될 경우에는 제2 구리패턴(128) 위뿐만 아니라, 패시베이션층(138A)의 패터닝된 측벽까지 확장되는 형태로 변형되어 만들어질 수 있다.
상술한 본 발명에 의한 반도체 소자의 본드패드의 구조적인 특징은, 첫째 하부 구리패턴(104) 위에 적층되는 제1 및 제2 구리패턴(116, 128)을 상기 제1 절연막 패턴(108C) 및 상기 제2 절연막 패턴(120C)의 모양인 제1 형태 및 제2 형태에 의해 격자모양(도16 참조)으로 구성하는데 있다.
즉, 다마신 기법을 위한 화학기계적 연마가 진행되는 동안에 상기 제1 및 제2 구리패턴(116, 128)을 격자모양으로 분리하는 상기 제1 절연막 패턴(108C) 및 상기 제2 절연막 패턴(120C)이 연마저지층(polishing stopper)의 역할을 하게된다. 따라서, 상기 연마저지층이 넓게 형성되는 본드패드용 금속배선층을 협소하게 분리시킨다. 따라서, 구리를 사용하는 다마신 기법으로 본드패드를 형성할 때, 디싱(Dishing)을 방지할 수 있다.
그러나, 본드패드를 격자모양으로 분리하는 것은, 디싱을 방지할 수 있다는 장점이 있는 반면, 도전막 내부에 절연물질을 포함하게 됨으로써, 배선저항이 증가하는 단점이 발생하게 된다. 이러한 단점은 아래에 기술되는 본 발명의 다른 특징들을 통하여 극복된다.
둘째, 본 발명에 의한 반도체 소자의 본드패드의 구조적인 특징은, 상기 제1 절연막 패턴(108C) 및 상기 제2 절연막 패턴(120C)에서 격자모양을 만들기 위해 외부로 드러나는 제1 형태 및 제2 형태가 서로 다르다는 것이다. 따라서 서로 다른격자형태를 통하여 상기 제1 절연막 패턴(108C) 및 상기 제2 절연막 패턴(120C) 내부를 채우는 제1 구리패턴(116) 및 제2 구리패턴(128)이 상하로 서로 연결된다. 그러므로, 격자형태에 의해 격리된 제1 및 제2 구리패턴(116, 128)은 상하 방향으로 단 하나도 격리됨이 없이 서로 전기적으로 연결된다.
가령, 도면에서 X축을 좌우방향, Y축을 상하방향, Z축을 전후방향이라고 가정하면, 도면에서 X축 방향으로 제1 및 제2 구리패턴(116, 128)이 연결되지 않는다 하더라도, 이를 Z축을 이용하여 서로 전기적으로 연결시킬 수 있다.
셋째, 상기 제1 절연막 패턴(108C) 및 상기 제2 절연막 패턴(120C)에는 "라인연결 구조(도16의 130)"가 각각 형성되어 있다. 이러한 구조는 격자모양에 의해 격리되어 있는 제1 및 제2 구리패턴(116, 128)을 평면적으로 서로 연결시키는 구조이다. 따라서, 상기 라인연결 구조(도16의 130)는, 제1 절연막 패턴(108C) 및 상기 제2 절연막 패턴(120C)에 의해 격자모양을 형성하더라도, 격자모양으로 형성된 제1 및 제2 구리패턴(116, 128)에서의 도전층 격리를 방지하여 금속배선에서의 배선저항이 증가하는 것을 방지할 수 있다.
넷째, 도전능력 개선층(140, 140A)은 구조적 특징에 의해 실제적이고 완벽하게 상기 격자형태에 의해 격리된 제1 및 제2 구리패턴(116, 128)을 전기적으로 연결시킬 수 있다. 이러한 도전능력 개선층(140, 140A)은 제1 및 제2 구리패턴(116, 128) 위에 실제적으로 형성되고, 도전능력을 개선하는 재질, 혹은 후속되는 와이어 본딩공정에서 와이어 본딩 특성을 개선할 수 있는 도전성이면서 접착성이 뛰어난 재질등을 사용하여 다양하게 형성할 수 있다.
상기 도전능력 개선층(140, 140A)은 Ta, TaN, Al, Ti, TiN, TaSiN, Au, W, Nb와 같은 단일 도전물질을 사용하여 형성하거나, 혹은 이를 포함하는 합금을 사용할 수도 있다.
본 발명에 따른 반도체 소자 본드패드 형성방법에 대한 제1 실시예.
본 제1 실시예를 간략히 설명하면, 듀얼 다마신 기법으로 구리패턴들을 형성하되, 본드패드 위에 형성되는 도전능력 개선층을 식각방식으로 형성하는 방법이다.
도 3 내지 도 20은 본 발명의 제1 실시예에 의한 반도체 소자의 본드패드 구조 및 그 형성방법을 설명하기 위해 도시한 도면들이다.
도 3을 참조하면, 반도체 기판(100)에 트랜지스터와 같은 하부구조를 형성하고, 그 상부에 하부절연막(102)을 형성한다. 상기 하부절연막(102)을 패터닝하고, 패터닝된 하부절연막(102) 내부에 다마신 기법으로 하부 구리패턴(104)을 화학기계적 연마공정으로 형성한다.
도 4를 참조하면, 상기 반도체 기판(100) 전면에 금속배선인 구리에 대한 확산방지 역할을 하는 제1 확산방지막(106)을 질화막을 사용하여 증착한다. 상기 제1 확산방지막(106) 위에 층간절연막(IMD: Inter-metal dielectric layer)의 역할을 하는 제1 절연막(108A)을 TEOS(Tera-Ethyl-Otho-Silicate)을 재질로 형성한다.
도 5를 참조하면, 상기 제1 절연막(108A)이 형성된 반도체 기판 전면에 콘택홀 형성을 위한 포토레지스트 패턴(110)을 형성하고, 하부의 제1 절연막(108A) 및 제1 확산방지막(106)을 식각하여 상기 하부 구리패턴(104)의 표면을 노출시키는 콘택홀을 갖는 제1 절연막 패턴(108B)을 형성한다.
도 6을 참조하면, 상기 제1 절연막 패턴(108B)이 형성된 반도체 기판 전면에, 다른 포토레지스트 패턴(112), 즉 구리패턴을 듀얼다마신으로 형성할 수 있는 포토레지스트 패턴(112)을 형성한다. 상기 포토레지스트 패턴(112)을 식각마스크로 하부의 제1 절연막 패턴(108B)을 부분 식각하여 제1 절연막 패턴(108C)을 형성한다.
상기 제1 절연막 패턴(108C)은 격자구조를 형성하는 제1 형태로서, 후속공정에서 만들어지는 제2 절연막 패턴을 채우는 제2 구리패턴과 상기 제1 절연막 패턴(108C)을 채우는 제1 구리패턴이 상하방향으로 전기적으로 도통할 수 있는 구조이어야 한다. 또한 제1 구리패턴을 평면적으로 연결시킬 수 있는 "배선연결 구조(line connection structure)"를 가질 수도 있다.
도 7은 상기 제1 절연막 패턴(108C)에 구리층을 적층한 단면도이고, 도 8은 도 7의 A부분에 대한 확대 단면도이다.
도 7 및 도 8을 참조하면, 상기 제1 절연막 패턴(108C)이 형성된 반도체 기판 전면에 장벽층(114)을 블랭킷(blanket) 방식으로 TaN을 사용하여 형성한다. 계속해서, 상기 장벽층(114) 위에 구리 시드층(116A)을 형성한다. 이어서 상기 구리 시드층(116A)을 전기도금 방식으로 성장시켜 제1 구리패턴(116) 형성을 위한 구리층(116B)을 반도체 기판 표면을 덮도록 형성한다.
도 9를 참조하면, 상기 제1 구리패턴(116) 형성을 위한 구리층을 화학기계적 연마 공정으로 연마한다. 이때, 제1 형태로 노출되는 제1 절연막 패턴(108C)의 일부분은, 상기 구리층에 대한 연마가 진행되는 동안에 연마저지층의 역할을 하게된다. 따라서, 상기 연마저지층의 역할로 인하여 금속배선이 넓게 형성된 제1 구리패턴(116)에서 디싱(Dishing)이 발생하지 않게 된다.
도 10을 참조하면, 제1 구리패턴(116)에 대한 화학기계적 연마가 완료된 반도체 기판 전면에, 제2 확산방지막(118)을 질화막을 사용하여 형성한다. 이어서, 상기 제2 확산방지막(118) 위에 제2 절연막(120A)을 TEOS를 사용하여 증착한다.
도 11을 참조하면, 상기 도 10에서는 상기 제1 구리패턴(116) 위에 도전능력 개선층을 형성하지 않았으나, 이를 변형하여 상기 제1 구리패턴(116)과 제2 확산방지막(118) 사이에 도전능력 개선층(122)을 Ta, TaN, Al, Ti, TiN, TaSiN, Au, W, Nb와 같은 단일 도전물질 혹은 그 합금으로 형성할 수 있다.
도 12를 참조하면, 상기 제2 절연막(120A)이 형성된 반도체 기판 전면에 상기 제1 구리패턴(116)과의 콘택홀을 형성하기 위한 포토레지스트 패턴(124)을 형성한다. 이어서, 상기 포토레지스트 패턴(124)을 식각마스크로 하부의 제2 절연막(120A) 및 제2 확산방지막(118)을 식각한다. 상기 식각에 의해 상기 제1 구리패턴 표면을 노출하는 콘택홀을 갖는 제2 절연막 패턴(120B)을 형성한다.
도 13을 참조하면, 상기 제2 절연막 패턴(120B)이 형성된 반도체 기판 위에 다른 포토레지스트 패턴, 즉 듀얼 다마신 배선을 형성할 수 있는 제2 절연막 패턴(120C)을 만들기 위한 포토레지스트 패턴(126)을 형성한다. 상기 포토레지스트 패턴(126)을 식각마스크로 하부의 제2 절연막 패턴(120B)을 부분 식각하여 최종 제2 절연막 패턴(120C)을 형성한다.
도 14를 참조하면, 상기 포토레지스트 패턴(126)을 에싱공정을 통하여 제거하고, 상기 제1 구리패턴(116)을 형성할 때와 동일한 방식으로 제2 구리패턴(128)을 형성하기 위한 구리층을 전기도금 방식으로 형성한다.
도 15를 참조하면, 상기 제2 구리패턴(128)을 형성하기 위한 구리층을 화학기계적 연마 공정으로 연마하여 평탄화시킨다. 이때에도 상기 제2 절연막 패턴(120C)에 격자모양을 형성하는 제2 형태가 연마저지층(polishing stopper) 역할을 수행한다. 따라서, 디싱이 화학기계적 연마공정에서 발생되어 누적되는 현상을 방지할 수 있다.
여기서, 상기 제1 및 제2 절연막 패턴(108C, 120C)의 제1 형태와 제2 형태는 도면에서 알 수 있듯이 서로 동일하지 않고 상이하다. 따라서 서로 상이한 제1 및 제2 절연막 패턴(108C, 120C)의 제1 형태 및 제2 형태를 이용하여, 하부 구리패턴(104)에 있는 a영역과, 제1 구리패턴(116)에 있는 b영역과, 제2 구리패턴(128)에 있는 c영역은, X축 방향(좌우방향) 및 Z축 방향(전후방향)을 통하여 서로 전기적으로 도통하게 된다.
도 16은 상기 제2 구리패턴(128)을 화학기계적으로 연마하여 형성하였을 때의 평면도이다. 이때에는 격자형태의 제2 구리패턴(128)을 평면적으로 연결하는 "라인연결 구조"를 사용하지 않을 경우이다. 평면에서 제2 구리패턴(128)의 형상을 기술하면, 상기 제2 구리패턴(128)은 제2 절연막 패턴(120C)의 제2 형태에 의하여 격자모양으로 형성됨을 알 수 있다.
그러나 개개의 격자모양을 띄는 제2 구리패턴은 인접하는 격자모양의 제2 구리패턴과 상하 방향의 연결을 통하여 전기적으로 격리되지 않고 서로 연결됨을 도 15에서 알 수 있다. 상술한 제1 구리패턴(116)에 적용되는 제1 절연막 패턴(108C)의 제1 형태 역시 격자의 배열만 다를 뿐 이와 동일한 구조를 띄고 있다.
도 17은 도16의 평면도에 배선연결 구조(130)를 적용한 경우이다. 도 15에서 설명하였지만, 상기 격리된 격자형태의 제2 구리패턴(128)은 상하방향으로 서로 전기적으로 연결된다. 그러나, 각 격자속에 격리된 제2 구리패턴(128)들이 평면적으로 서로 연결될 수 있는 라인연결 구조(130)를 각 격자의 전후, 좌우방향에 형성하여 더욱 확실하게 격리된 상태에 있는 제2 구리패턴(128)들이 하나로 연결되도록 한 것이다.
도 18을 참조하면, 상기 제2 구리패턴(128)이 형성된 반도체 기판 전면에 도전능력 개선층(140), 예컨대 Ta, TaN, Al, Ti, TiN, TaSiN, Au, W, Nb중에서 선택된 하나의 물질층 혹은 적어도 하나를 포함하는 합금을 적층한다. 이어서, 상기 도전능력 개선층(140)이 본드패드가 형성될 영역 위에만 형성되도록 패터닝을 할 수 있는 포토레지스트 패턴(142)을 형성한다. 상기 포토레지스트 패턴(142)을 식각마스크로 하부의 도전능력 개선층(140)을 식각한다.
도 19를 참조하면, 상기 포토레지스트 패턴(142)을 제거하고, 상기 도전능력 개선층(140)이 형성된 반도체 기판 전면에 제3 확산방지막(132), TEOS막(134)과 질화막(136)의 복합막으로 이루어진 패시베이션층(138)을 적층한다.
여기서, 상기 제3 확산방지막(132)은 필요에 따라 만들지 않을 수도 있으며, 상기 패시베이션층(138)은 도면과 같은 복합막이 아니더라도 다른 방식으로 변형할수 있다. 예를 들면, 상기 TEOS막이나 질화막의 단일막 혹은 TEOS막이나 질화막중 어느 하나를 포함하는 복합막으로 형성할 수 있다.
도 20을 참조하면, 상기 패시베이션층(138)이 형성된 반도체 기판 전면에 본드패드 노출을 위한 포토레지스트 패턴(미도시)을 형성하고, 하부 패시베이션층(138) 및 제3 확산방지막(132)을 식각하여 와이어 본딩이 수행될 수 있는 본드패드(144)를 형성한다. 따라서, 본드패드(144)의 표면은 격리된 구조를 갖는 제2 구리패턴(128) 위에 도전능력 개선층(140)이 적층된 구조를 갖게 된다.
상기 도전능력 개선층(140)은 격리된 형태의 제2 구리패턴을 하나로 통합하여 증가된 배선저항을 낮추는 역할 외에도, 재질에 따라서 다른 역할도 할 수 있다. 예를 들면 도전성이 좋으면서도 접착력이 뛰어난 재질인 Ti를 주재질로 사용하면 와이어 본딩시에 볼 본드(ball bond)와의 결합력을 더욱 증진시킬 수 있고, 볼 본드의 재질인 Au와 쉽게 합금을 형성할 수 있는 다른 종류의 재질로도 대치될 수 있다.
본 발명에 따른 반도체 소자 본드패드 형성방법에 대한 제2 실시예.
본 제2 실시예를 간략히 설명하면, 듀얼 다마신 기법으로 구리패턴들을 형성하되, 본드패드 위에 형성되는 도전능력 개선층을 화학기계적 연마 방식으로 형성하는 방법이다. 도3에서 도 17까지의 형성방법은 상술한 제1 실시예와 동일하기 때문에 중복을 피하여 설명을 생략하고, 차이가 있는 도 21 내지 도 24까지의 공정만 설명하기로 한다.
도 21 내지 도 24는 본 발명의 제2 실시예에 의한 반도체 소자의 본드패드형성방법을 설명하기 위해 도시한 도면들이다.
도 21을 참조하면, 제2 구리패턴(128)까지는 상술한 제1 실시예와 동일한 방법으로 형성한다. 이어서 상기 제2 구리패턴(128)이 형성된 반도체 기판 전면에 제3 확산방지막(132)을 질화막을 사용하여 증착한다. 상기 제3 확산방지막(132) 위에 TEOS막(134)과 질화막(136)의 복합막으로 이루어진 패시베이션층(138)을 적층한다.
여기서, 상기 제3 확산방지막(132)은 필요에 따라 만들지 않을 수도 있으며, 상기 패시베이션층(138)은 도면과 같은 복합막이 아니더라도, TEOS막이나 질화막의 단일막 혹은 이들중 어느 하나를 포함하는 복합막으로 형성할 수 있다.
도 22를 참조하면, 상기 패시베이션층(138)이 형성된 반도체 기판 위에 본드패드 형성을 위한 포토레지스트 패턴(150)을 형성한다. 상기 포토레지스트 패턴(150)을 식각마스크로 사용하여 하부의 패시베이션층(138) 및 제2 확산방지막(132)을 식각하여 제거한다.
도 23을 참조하면, 상기 결과물에서 포토레지스트 패턴(150)을 에싱(ashing) 공정으로 제거한다. 그 후, 상기 반도체 기판 전면에 블랭킷 방식으로 도전능력 개선층(140)을 형성한다. 상기 도전능력 개선층(140)은 Ta, TaN, Al, Ti, TiN, TaSiN, Au, W, Nb중에서 선택된 하나의 물질층 혹은 적어도 하나를 포함하는 합금을 사용하여 형성할 수 있다.
도 24를 참조하면, 상기 도전능력 개선층(140)이 형성된 반도체 기판 표면에 화학기계적 연막 공정을 진행한다. 이때 연마저지층은 패시베이션층(138)에 있는질화막(136)이 된다. 따라서, 패시베이션층(138) 위에 있는 도전능력 개선층(140)은 모두 제거되고, 본드패드(144)에서 패시베이션층(138) 및 제3 확산방지막(132)의 측벽과, 제2 구리패턴(128) 위에만 도전능력 개선층(140A)이 형성되게 된다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째, 본드패드를 형성하는 제1 및 제2 구리패턴을 격자형태로 형성함으로써 디싱을 방지할 수 있다. 둘째, 본드패드를 격자형태로 형성할 때 증가된 배선저항을 상하방향, 평면방향으로 서로 연결할 수 있는 수단을 이용하여 증가된 배선저항을 낮출 수 있다.

Claims (20)

  1. 하부절연막과 하부 구리패턴을 포함하는 반도체 기판;
    상기 반도체 기판 위에 형성되고 상기 하부 구리패턴과 연결되는 콘택홀들이 있으며 듀얼다마신이 가능한 제1 형태로 형성된 제1 절연막 패턴;
    상기 하부 구리패턴과 연결되고 상기 제1 절연막 패턴 내부를 다마신 기법으로 채우는 제1 구리패턴;
    상기 제1 구리패턴 위에 형성되고 상기 제1 구리패턴과 연결되는 콘택홀들이 있고 상기 제1 절연막 패턴의 제1 형태와는 다른 제2 형태로 형성되고, 상기 제2 형태는 격리되는 부분을 평면적으로 서로 연결하는 라인연결 구조가 형성된 제2 절연막 패턴;
    상기 제1 구리패턴과 연결되고, 상기 제2 절연막 패턴 내부를 다마신 기법으로 채우는 제2 구리패턴;
    상기 제2 구리패턴 위에서 형성되는 패시베이션층;
    상기 패시베이션층의 일부분을 패터닝하여 형성한 본드패드; 및
    상기 본드패드의 노출된 제2 구리패턴 위에 형성된 도전능력 개선층을 구비하는 것을 특징으로 하는 반도체 소자의 본드패드.
  2. 제1항에 있어서,
    상기 하부 구리패턴 위, 제1 구리패턴 위, 제2 구리패턴 위에는 제1, 제2, 제3 확산방지막이 각각 형성된 것을 특징으로 하는 반도체 소자의 본드패드.
  3. 제2항에 있어서,
    상기 제1, 제2, 제3 확산방지막은 질화막 재질인 것을 특징으로 하는 반도체 소자의 본드패드.
  4. 제1항에 있어서,
    상기 제1 절연막 패턴의 제1 형태는 상기 제2 절연막 패턴의 제2 형태와 같이 라인연결 구조가 형성된 것을 특징으로 하는 반도체 소자의 본드패드.
  5. 제2항에 있어서,
    상기 제1 구리패턴과 제2 확산방지막 사이에는 도전능력 개선층이 더 형성된 것을 특징으로 하는 반도체 소자의 본드패드.
  6. 제1항에 있어서,
    상기 제1 및 제2 절연막 패턴과 상기 제1 및 제2 구리패턴의 계면에는 장벽층이 각각 형성된 것을 특징으로 하는 반도체 소자의 본드패드.
  7. 제6항에 있어서,
    상기 장벽층은 질화탄탈륨(TaN)을 재질로 하는 것을 특징으로 하는 반도체 소자의 본드패드.
  8. 제1항에 있어서,
    상기 패시베이션층은 질화막과 TEOS중 어느 하나를 포함하는 단일막 혹은 복합막인 것을 특징으로 하는 반도체 소자의 본드패드.
  9. 제1항에 있어서,
    상기 도전능력 개선층은 Ta, TaN, Al, Ti, TiN, TaSiN, Au, W, Nb로 이루어진 도전막 군에서 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 본드패드.
  10. 제1항에 있어서,
    상기 제1 및 제2 절연막 패턴의 제1 및 제2 형태는, 내부를 채우는 제1 및 제2 구리패턴이 상하로 격리됨이 없이 서로 연결될 수 있는 구조인 것을 특징으로 하는 반도체 소자의 본드패드.
  11. 하부절연막과 하부 구리패턴을 포함하는 반도체 기판을 준비하는 제1 단계;
    상기 반도체 기판 위에 제1 확산방지막을 적층하고 듀얼다마신 배선을 형성할 수 있고 제1 형태를 갖는 제1 절연막 패턴을 형성하는 제2 단계;
    상기 제1 절연막 패턴이 형성된 반도체 기판에 구리층을 적층하고 화학기계적 연마공정을 진행하여 제1 구리패턴을 형성하는 제3 단계;
    상기 제1 구리패턴이 형성된 반도체 기판 위에 제2 확산방지막을 적층하고 듀얼다마신 배선을 형성할 수 있고 제2 형태를 갖는 제2 절연막 패턴을 형성하는 제4 단계;
    상기 제2 절연막 패턴이 형성된 반도체 기판에 구리층을 적층하고 화학기계적 연마공정을 진행하여 제2 구리패턴을 형성하는 제5 단계;
    상기 제2 구리패턴이 형성된 반도체 기판 위에서 본드패드가 형성될 영역에 도전능력 개선층 패턴을 형성하는 제6 단계; 및
    상기 도전능력 개선층 패턴이 형성된 반도체 기판 위에 패시베이션층을 형성하고 패터닝하여 상기 도전능력 개선층 패턴을 노출시키는 본드패드를 형성하는 제7 단계를 구비하는 것을 특징으로 하는 반도체 소자의 본드패드 형성방법.
  12. 제11항에 있어서,
    상기 제1 및 제2 절연막 패턴은, 내부를 채우는 제1 및 제2 구리패턴의 격리된 구조를 평면적으로 서로 연결시키는 라인연결 구조가 형성된 것을 특징으로 하는 반도체 소자의 본드패드 형성방법.
  13. 제11항에 있어서,
    상기 제1 및 제2 구리패턴을 형성하는 방법은,
    상기 제1 및 제2 절연막 패턴 위에 장벽층을 형성하는 공정;
    상기 장벽층 위에 구리로 된 시드층(Cu seed layer)을 형성하는 공정; 및
    상기 시드층을 전기도금법으로 성장시키는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 본드패드 형성방법.
  14. 제11항에 있어서,
    상기 제1 및 제2 절연막 패턴의 제1 및 제2 형태는 상기 제1 및 제2 절연막 패턴 내부를 채우면서 격리된 구조를 갖는 제1 및 제2 구리패턴 전체가 상하방향에서 전기적으로 서로 연결될 수 있는 형태인 것을 특징으로 하는 반도체 소자의 본드패드 형성방법.
  15. 제11항에 있어서,
    상기 제3 단계 후에, 상기 제1 구리패턴 위에 도전능력 개선층을 형성하는 단계를 더 진행하는 것을 특징으로 하는 반도체 소자의 본드패드 형성방법.
  16. 하부절연막과 하부 구리패턴을 포함하는 반도체 기판을 준비하는 제1 단계;
    상기 반도체 기판 위에 제1 확산방지막을 적층하고 듀얼다마신 배선을 형성할 수 있고 제1 형태를 갖는 제1 절연막 패턴을 형성하는 제2 단계;
    상기 제1 절연막 패턴이 형성된 반도체 기판에 구리층을 적층하고 화학기계적 연마공정을 진행하여 제1 구리패턴을 형성하는 제3 단계;
    상기 제1 구리패턴이 형성된 반도체 기판 위에 제2 확산방지막을 적층하고 듀얼다마신 배선을 형성할 수 있고 제2 형태를 갖는 제2 절연막 패턴을 형성하는 제4 단계;
    상기 제2 절연막 패턴이 형성된 반도체 기판에 구리층을 적층하고 화학기계적 연마공정을 진행하여 제2 구리패턴을 형성하는 제5 단계;
    상기 제2 구리패턴이 형성된 반도체 기판 위에 패시베이션층을 형성하고 패터닝하여 상기 제2 구리패턴을 노출시키는 본드패드를 형성하는 제6 단계; 및
    상기 본드패드가 형성된 반도체 기판 전면에 도전능력 개선층을 증착하고 연마를 진행하여 상기 제2 구리패턴 상부와, 상기 패시베이션층 측벽에 도전능력 개선층을 형성하는 제7 단계를 구비하는 것을 특징으로 하는 반도체 소자의 본드패드 형성방법.
  17. 제16항에 있어서,
    상기 제1 및 제2 절연막 패턴은, 내부를 채우는 제1 및 제2 구리패턴의 격리된 구조를 평면적으로 서로 연결시키는 라인연결 구조가 형성된 것을 특징으로 하는 반도체 소자의 본드패드 형성방법.
  18. 제16항에 있어서,
    상기 제1 및 제2 구리패턴을 형성하는 방법은,
    상기 제1 및 제2 절연막 패턴 위에 장벽층을 형성하는 공정;
    상기 장벽층 위에 구리로 된 시드층(Cu seed layer)을 형성하는 공정; 및
    상기 시드층을 전기도금법으로 성장시키는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 본드패드 형성방법.
  19. 제16항에 있어서,
    상기 제1 및 제2 절연막 패턴의 제1 및 제2 형태는 상기 제1 및 제2 절연막 패턴 내부를 채우면서 격리된 구조를 갖는 제1 및 제2 구리패턴 전체가 상하방향에서 전기적으로 서로 연결될 수 있는 형태인 것을 특징으로 하는 반도체 소자의 본드패드 형성방법.
  20. 제16항에 있어서,
    상기 제3 단계 후에, 상기 제1 구리패턴 위에 도전능력 개선층을 형성하는 단계를 더 진행하는 것을 특징으로 하는 반도체 소자의 본드패드 형성방법.
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