JP3955806B2

JP3955806B2 - 半導体装置

Info

Publication number: JP3955806B2
Application number: JP2002269825A
Authority: JP
Inventors: 一英阿部
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2002-09-17
Filing date: 2002-09-17
Publication date: 2007-08-08
Anticipated expiration: 2022-08-08
Also published as: JP2003100747A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特には埋め込み配線を有する半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置の製造工程では、化学的機械研磨(Chemical Mechamical Polishing:以下、ＣＭＰと記す）法を用いて埋め込み配線を形成する方法の開発が進められている。この方法では、先ず、絶縁膜に形成した溝パターン内を埋め込む状態で絶縁膜上に導電層を成膜した後、ＣＭＰ法によって絶縁膜上面が露出するまで上記導電層を研磨する。この研磨によって、溝パターン内にのみ残った導電層を配線とする。この方法では、腐食性のエッチングガスを用いることなくかつ基板温度を上昇させることなく導電層のパターニングを行うことができるため、配線の信頼性を向上させることが可能になると共に、近年配線材料として注目されている銅のパターン加工が容易になる。
【０００３】
【発明が解決しようとする課題】
しかし、上記半導体装置の製造方法では、ＣＭＰ法における研磨の終点検出方法が確立されていないため、研磨時間を多めに設定して絶縁膜上の導電層を完全に除去するようにしている。このため、絶縁膜に形成した溝パターン内の導電層にまで研磨が達する。このように、溝パターン内にまで研磨が達した場合には、溝パターンの開口線幅に依存して導電層の研磨が多く進むいわゆるディッシング現象が生じるため、埋め込み配線の上面に窪みが形成される。このディッシングによる窪みは、１０μｍ以上の配線幅の埋め込み配線では１５０ｎｍ以上の深さになる。したがって、研磨表面を平坦化することができない。
【０００４】
そして、例えば上記研磨表面上に層間絶縁膜を成膜すると、この層間絶縁膜の表面に研磨表面の窪み形状が現れる。このような表面形状の層間絶縁膜に、上記と同様の手順でＣＭＰ法を用いて上層埋め込み配線を形成すると、層間絶縁膜に形成した溝パターン内の他に上記窪み形状内にも導電層が残る。そして、溝パターン内の導電層すなわち上層埋め込み配線間に上記窪み形状が位置する場合、この窪み形状内に残った導電層によって上層埋め込み配線間がショートしてしまう。したがって、多層配線構造の信頼性を確保することが困難になる。
【０００５】
【課題を解決するための手段】
上記の課題を解決するための本発明の半導体装置は、溝パターンを備えた絶縁層と、当該溝パターン内に埋め込まれた導電材料からなる配線とを有する半導体装置である。そして特に、溝パターン内には、互いに離間し、それぞれが前記配線の上面に露出する高さを有した絶縁材料により形成される複数のラインパターンが設けられていることを特徴としている。
【０００６】
また本発明の半導体装置は、半導体基板、この半導体基板上に形成される第１溝パターンを備えた第１絶縁層、第１溝パターン内に埋め込まれた導電材料からなる第１配線、第１溝パターンより離間して配置されるとともに、前記第１配線の上面に露出する高さを有した絶縁材料より形成された複数のラインパターン、第１絶縁層および前記第１配線上に設けられ、第２溝パターンと前記第１配線を露出させるスルーホールとを備えた第２絶縁層、さらにはスルーホールおよび前記第２溝パターン内に埋め込まれた第２配線、を有することを特徴としたものでもある。
【０００７】
これらの半導体装置では、絶縁層（第１絶縁層）の溝パターン（第１溝パターン）に埋め込まれた配線（第１配線）の内部に、溝パターンの底面から配線の上面高さに達するラインパターンが配置されていることから、溝パターンの部分的な開口幅が狭くなる。このため、配線は、開口幅が広い溝パターン内の導電層が絶縁層よりも速く研磨されるディッシング現象を防止した化学的機械研磨によって形成されたものになる。
【０００８】
しかも、配線の短手方向がラインパターンによって遮断された状態になる。これにより、エレクトロマイグレーションやストレスマイグレーションによって配線にボイドが形成された場合に、このボイドが配線の短手方向を横断することが防止され、配線が断線することを防止できる。
【０００９】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
図１（１）〜（３）は、本発明の半導体装置の製造方法の一例を示す要部断面図であり、特に図１（３）は本発明の半導体装置の一例を示す要部断面図となっている。ここでは、先ず、これらの図を用いて、本発明の半導体装置の製造方法の第１実施例を説明する。
【００１０】
先ず、図１（１）に示す第１工程では、例えば、シリコンのような半導体からなる基板１１上に絶縁層１２を成膜する。この絶縁層１２としては、酸化シリコン系の膜，窒化シリコン系の膜またはその他の絶縁性材料で構成される膜が用いられ、ここでは酸化シリコン膜を用いることとする。次いで、リソグラフィー法によって、ここでは図示しないレジストパターンを絶縁層１２上に形成する。その後、このレジストパターンをマスクにしたエッチングによって、絶縁層１２に溝パターン１３を形成すると共に、溝パターン１３内に絶縁層１２からなる複数の島パターン１４を残す。
【００１１】
上記溝パターン１３は、パッド部分や配線部分を含む埋め込み配線形成用のものであり、例えば開口幅Ｗ＝１０μｍ，深さＤ＝０．３５μｍで形成する。そして、上記島パターン１４は、例えば上面が０．３μｍ×０．３μｍの広さの正方形であり、長手方向及び短手方向に隣接する島パターン１４間及び溝パターン１３の側壁との間に、所定間隔ｄ₁，ｄ₂で規則正しく配置される。
【００１２】
ここで図２には、上記溝パターン内の埋め込み配線と絶縁層とをＣＭＰ法によって研磨する際の、溝パターンの開口幅とディッシング現象によって溝パターン内の導電層表面に生じる窪みの深さとの関係を示す。このグラフから、溝パターンの開口幅が１μｍ以下の範囲では当該溝パターン内の埋め込み配線にはディッシング現象による窪みが生じないことがわかる。このため、図１（１）に示した各島パターン１４間の間隔をｄ₁,ｄ₂＝０．７１μｍに設定し、各島パターン１４間が１μｍ以下になるようにする。但し、簡略化のため図面上では溝パターン１３の短手方向に３列の島パターンを配列した状態を示したが、短手方向には１３列の島パターンが配列されることになる。
尚、島パターン１４の上面の形状及び上面積は限定されるものではない。また、島パターン１４の配置間隔も、後の工程で行われる導電層の研磨量によって、溝パターン１３内の導電層にディッシング現象による窪みが生じない間隔であれば、上記に限定される値ではない。
【００１３】
次に、溝パターン１３の内壁及び島パターン１４の露出表面を含む絶縁層１２の上面に、ここでは図示しない下地層を成膜する。この下地層は、次の工程で成膜する導電層と絶縁層１２との密着層及び拡散防止層になる材質を用いることとし、上記導電層として例えば銅を用いる場合には、上記下地層には、例えばＣＶＤ法によって３０ｎｍの膜厚に成膜した窒化チタン膜を用いる。
【００１４】
次に、図１（２）に示す第２工程では、溝パターン１３内を埋め込む状態で、絶縁層１２上に導電層１５を成膜する。導電層１５としては、アルミニウム，銅，不純物を拡散させたポリシリコン等が用いられ、ここでは銅を用いることとする。この場合、スパッタ法によって０．４μｍの膜厚で銅からなる導電層１５を成膜した後、ここで用いたスパッタ装置内の真空を破壊することなく４５０℃の温度で３０分間の熱処理を行う。これによって、導電層１５を溝パターン１３内にフローさせて当該導電層１５の表面を平坦化する。
【００１５】
その後、図１（３）に示す第３工程では、絶縁層１２の上面が露出するまでＣＭＰ法によって導電層１５を上面から研磨する。ここでは、絶縁層１２上面の導電層１５及び上記下地層が完全に除去されるまで導電層１５及び当該下地層を研磨して溝パターン１３内にのみ導電層１５を残す。これによって、導電層１５からなる埋め込み配線（配線）１６が形成される。この埋め込み配線１６は、溝パターン１３の底面から絶縁層１２の上面高さに達すると共に絶縁層１２と同様の材質からなる島パターン１４が所定間隔ｄ₁，ｄ₂で配置されたものになる。
【００１６】
上記方法では、島パターン１４の配置間隔を上記のように設定したことによって、溝パターン１３の部分的な開口幅が１μｍ以下になり、溝パターン１３内の導電層１５すなわち埋め込み配線１６にディッシング現象を発生させることなく研磨が進行する。したがって、研磨表面１７を平坦に保って埋め込み配線１６を形成することが可能になる。
【００１７】
このため、図３に示すように、埋め込み配線１６の上面を含む絶縁層１２上に成膜した層間絶縁層３１の表面が平面形状になる。そして、この層間絶縁膜３１に溝パターン３２とここでは図示しない埋め込み配線１６を露出させるスルーホールとを形成した後、上記図１（２），（３）に示した第２工程及び第３工程と同様にＣＭＰ法を用いて溝パターン３２内に上層埋め込み配線３３を形成した場合、層間絶縁層３１の表面上の一部分に導電層が残ることはない。このため、上層埋め込み配線３３間が導電層残りによってショートすることが防止される。したがって、埋め込み配線１６及び上層埋め込み配線３３で構成された多層配線構造の信頼性を確保することが可能になる。
また、上層埋め込み配線３３が形成される溝パターン３２内に、上記の図１（１）の第１工程で示したと同様にして島パターンを形成することによって、さらに多層化が進んだ場合の多層配線の信頼性を確保できる。
尚ここでは、絶縁層１２が請求項に示す第１絶縁層に、溝パターン１３が請求項に示す第１溝パターンに、埋め込み配線１６が請求項に示す第１配線に、層間絶縁膜３１が請求項に示す第２絶縁膜に、そして溝パターン３２が請求項に示す第２溝パターンにそれぞれ対応し、第２絶縁層として形成された層間絶縁膜３１に上記スルーホールが形成されることになる。
【００１８】
以上のように、信頼性の高い埋め込み配線の形成が可能になることから、ドライエッチングによる加工では信頼性に課題があった銅配線をドライエッチングフリーな工程で形成することが可能になる。すなわち、ＲＩＥのようなドライエッチングによる銅配線の形成では、基板温度を高温にする必要がある。しかし、基板温度を高温にすることによって、銅配線の下地となるバリアメタルが熱ストレスによる影響を受けて銅配線が剥がれる場合があった。また、高温でのドライエッチングでは、エッチングガス成分である塩素と銅との化合物がチャンバ内壁に付着することによってエッチングレートが変動する場合があった。このように、ドライエッチングによる配線形成技術では、半導体装置への銅配線の適用は困難であった。しかし、上記のようにドライエッチングフリーな工程で銅配線を形成することを可能にしたことで、半導体装置への銅配線の適用を実用化することが可能になる。
【００１９】
次に示す図４は、本発明の半導体装置の第２実施例を示す要部断面図である。この埋め込み配線１６は、上記第１実施例で示した埋め込み配線１６の島パターン１４の上面形状を０．３μｍ×１５μｍのライン形状にしたものである。そして、この島パターン（すなわちラインパターン）１４は、溝パターン１３の長手方向に対してその長辺が平行になるように配置され、短手方向に位置する各島パターン１４間または島パターン１４と溝パターン１３の側壁との間がｄ₁＝１μｍ以下の間隔に保たれるように配置される。
尚、島パターン１４の上面の縦横比及び上面積は限定されるものではない。また、島パターン１４の配置間隔も、後の工程で行われる導電層の研磨量によって、溝パターン１３内の導電層にディッシング現象による窪みが生じない間隔であれば、上記に限定される値ではない。
【００２０】
上記構成の埋め込み配線１６は、埋め込み配線１６の短手方向が島パターン１４によって遮断された状態になっている。このことから、エレクトロマイグレーションやストレスマイグレーションによって埋め込み配線１６にボイドが形成された場合に、このボイドが埋め込み配線１６の短手方向を横断することが防止され、埋め込み配線１６が断線することを防止できる。これによって、電流密度が高くなる太い配線の信頼性の向上を図ることが可能になる。
【００２１】
また、上記埋め込み配線１６は、図１で示したと同様の手順で製造される。この際、埋め込み配線１６の短手方向を遮断する島パターン１４は、１μｍ以下の間隔で配置されることから、上記第１実施例で形成した埋め込み配線と同様に、ディッシング現象を防止した化学的機械研磨によって形成されたものになる。
【００２２】
【発明の効果】
以上説明したように本発明の半導体装置によれば、絶縁膜の溝パターン内に形成された埋め込み配線（配線）内に絶縁層の上面高さに達する島パターン（ラインパターン）を配置して溝パターンの部分的な開口幅を狭くすることで、当該埋め込み配線をディッシング現象を防止した化学的機械研磨によって形成したのものにすることが可能になる。したがって、絶縁層及び埋め込み配線表面の平坦性を確保し、埋め込み配線を用いた多層配線の信頼性の向上を図ることが可能になる。
【００２３】
特に、島パターンがライン形状であるラインパターンであれば、配線の短手方向が島パターンによって遮断された状態になる。これにより、エレクトロマイグレーションやストレスマイグレーションによって配線にボイドが形成された場合に、このボイドが配線の短手方向を横断することが防止され、配線が断線することを防止できる。これによって、電流密度が高くなる太い配線の信頼性の向上を図ることが可能になる。
【図面の簡単な説明】
【図１】第１実施例を説明する第１図である。
【図２】配線幅とディッシング深さを示すグラフである。
【図３】第１実施例を説明する第２図である。
【図４】第２実施例を説明する図である。
【符号の説明】
１２絶縁層
１３溝パターン
１４島パターン（ラインパターン）
１５導電層
１６埋め込み配線

Claims

溝パターンを備えた絶縁層と、該溝パターン内に埋め込まれた導電材料からなる配線とを有する半導体装置において、
前記溝パターン内には、互いに離間し、それぞれが前記配線の上面に露出する高さを有した絶縁材料により形成される複数のラインパターンが設けられ、
前記複数のラインパターンは前記溝パターンの長手方向に沿って延在し、該長手方向にて隣り合う２つのラインパターン間の側方には他のラインパターンが延在していることを特徴とする半導体装置。
前記ラインパターンを構成する絶縁材料は、前記絶縁層の一部が突出してなるものであることを特徴とする請求項１記載の半導体装置。
請求項１または請求項２記載の半導体装置において、
前記ラインパターンの高さは、略前記溝パターンの底面から前記絶縁層の上面に達する高さであることを特徴とする半導体装置。
請求項１〜３のいずれか１つに記載の半導体装置において、前記複数のラインパターンのうち、前記溝パターンを定義する前記絶縁層のエッジと該エッジと隣り合うラインパターンとの距離は１μｍ以下の範囲であることを特徴とする半導体装置。
半導体基板と、
前記半導体基板上に形成される第１溝パターンを備えた第１絶縁層と、
前記第１溝パターン内に埋め込まれた導電材料からなる第１配線と、
前記第１溝パターンより離間して配置されるとともに、前記第１配線の上面に露出する高さを有した絶縁材料より形成された複数のラインパターンと、
前記第１絶縁層および前記第１配線上に設けられ、第２溝パターンと前記第１配線を露出させるスルーホールとを備えた第２絶縁層と、
前記スルーホールおよび前記第２溝パターン内に埋め込まれた第２配線とを有し、
前記ラインパターンの各々は前記溝パターンの長手方向に沿って延在し、該長手方向で隣り合う２つのラインパターン間の領域の側方には他のラインパターンが延在することを特徴とする半導体装置。
前記ラインパターンを構成する絶縁材料は、前記第１絶縁層の一部が突出してなるものであることを特徴とする請求項５記載の半導体装置。
請求項５または請求項６記載の半導体装置において、
前記ラインパターンの高さは、略前記溝パターンの底面から前記第 1 絶縁層の上面に達する高さであることを特徴とする半導体装置。
請求項５〜７のいずれか１つに記載の半導体装置において、前記複数のラインパターンのうち、前記溝パターンを定義する前記第 1 絶縁層のエッジと該エッジと隣り合うラインパターンとの距離は１μｍ以下の範囲であることを特徴とする半導体装置。
請求項１〜請求項８のいずれか１つに記載の半導体装置において、前記複数のラインパターンのそれぞれは、前記長手方向に沿った複数列に分けて設けられ、各列におけるラインパターンのそれぞれは異なる列のラインパターンと平行であることを特徴とする半導体装置。
請求項１〜８のいずれか１つに記載の半導体装置において、前記複数のラインパターンのうち、隣り合うラインパターン間の距離は１μｍ以下の範囲であることを特徴とする半導体装置。
請求項１〜１０のいずれか１つに記載の半導体装置において、前記導電材料は銅であることを特徴とする半導体装置。