JPH10135284A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10135284A JPH10135284A JP28620096A JP28620096A JPH10135284A JP H10135284 A JPH10135284 A JP H10135284A JP 28620096 A JP28620096 A JP 28620096A JP 28620096 A JP28620096 A JP 28620096A JP H10135284 A JPH10135284 A JP H10135284A
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Abstract
(57)【要約】
【課題】 チップ部分とテストパターン部分との電気的
特性を同等にし、スクライブレーン部上のダイシングの
際のパーティクル付着によるボンディング不良が低減で
きる半導体装置の製造方法を提供する。 【解決手段】 メタルダミーパターンを、チップ部分２
のダミーパターン７と、スクライブレーン部３内のテス
トパターン部分４におけるダミーパターン８とに限定
し、ダミーパターン８として形成されたメタルダミーパ
ターンを含むスクライブレーン部３内のテストパターン
部分４の幅寸法を、ダイシングカッターの幅よりも小さ
くする。
特性を同等にし、スクライブレーン部上のダイシングの
際のパーティクル付着によるボンディング不良が低減で
きる半導体装置の製造方法を提供する。 【解決手段】 メタルダミーパターンを、チップ部分２
のダミーパターン７と、スクライブレーン部３内のテス
トパターン部分４におけるダミーパターン８とに限定
し、ダミーパターン８として形成されたメタルダミーパ
ターンを含むスクライブレーン部３内のテストパターン
部分４の幅寸法を、ダイシングカッターの幅よりも小さ
くする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置を半導
体集積回路をダイシングカットして製造する半導体装置
の製造方法に関するものである。
体集積回路をダイシングカットして製造する半導体装置
の製造方法に関するものである。
【０００２】
【従来の技術】従来から、集積回路で構成される半導体
装置は、シリコンウエハ等の基板上に半導体により形成
された大面積の集積回路をダイシングカットして製造さ
れている。このような従来の半導体装置の製造方法につ
いて、図面を用いて以下に説明する。
装置は、シリコンウエハ等の基板上に半導体により形成
された大面積の集積回路をダイシングカットして製造さ
れている。このような従来の半導体装置の製造方法につ
いて、図面を用いて以下に説明する。
【０００３】図２，図３は、それぞれ従来の半導体装置
の製造方法を示す断面図である。従来の製造方法の１例
（従来例１）を示す図２において、１１はチップ部分、
１２はスクライブレーン部、１３はチップ部分１１の平
坦化された酸化膜上にパターニングされた第１の金属配
線、１４はスクライブレーン部１２内のテストパターン
部分であり平坦化された酸化膜上にパターニングされた
第１の金属配線、１５はチップ部分１１に第１の金属配
線１３と同等の素材で形成されたダミーパターン、１６
はチップ部分１１のヴィアの深さ、１７はスクライブレ
ーン部１２内のテストパターン部分のヴィアの深さ、１
８は、チップ部分１１にはダミーパターン１５を用い、
スクライブレーン部１２にはダミーパターンを用いてな
い場合の層間絶縁膜である。
の製造方法を示す断面図である。従来の製造方法の１例
（従来例１）を示す図２において、１１はチップ部分、
１２はスクライブレーン部、１３はチップ部分１１の平
坦化された酸化膜上にパターニングされた第１の金属配
線、１４はスクライブレーン部１２内のテストパターン
部分であり平坦化された酸化膜上にパターニングされた
第１の金属配線、１５はチップ部分１１に第１の金属配
線１３と同等の素材で形成されたダミーパターン、１６
はチップ部分１１のヴィアの深さ、１７はスクライブレ
ーン部１２内のテストパターン部分のヴィアの深さ、１
８は、チップ部分１１にはダミーパターン１５を用い、
スクライブレーン部１２にはダミーパターンを用いてな
い場合の層間絶縁膜である。
【０００４】従来では、チップ部分１１には、その平坦
度を向上させるために、第１の金属配線１３と同等の素
材で形成されたダミーパターン１５を用いていた。しか
し、スクライブレーン部１２内にはダミーパターンが用
いられていなかった。そのため、層間絶縁膜１８はチッ
プ部分１１の膜厚とスクライブレーン部１２の膜厚とが
異なり、チップ部分１１のヴィアの深さ１６と、スクラ
イブレーン部１２内のテストパターン部分のヴィアの深
さ１７とが異なっていた。
度を向上させるために、第１の金属配線１３と同等の素
材で形成されたダミーパターン１５を用いていた。しか
し、スクライブレーン部１２内にはダミーパターンが用
いられていなかった。そのため、層間絶縁膜１８はチッ
プ部分１１の膜厚とスクライブレーン部１２の膜厚とが
異なり、チップ部分１１のヴィアの深さ１６と、スクラ
イブレーン部１２内のテストパターン部分のヴィアの深
さ１７とが異なっていた。
【０００５】また、従来の製造方法の別の例（従来例
２）を示す図３において、１９はスクライブレーン部１
２内のテストパターン部分に形成されたダミーパター
ン、２０は、スクライブレーン部１２内のテストパター
ン部分に形成されたダミーパターン１９によって、チッ
プ部分１１とスクライブレーン部１２の膜厚がほぼ同じ
になった層間絶縁膜、２１はスクライブレーン部１２上
をダイシングカットする際のカッターによる削り幅、２
２は、スクライブレーン部１２内のテストパターン部分
にダミーパターン１９を用いることによって、チップ部
分１１のヴィアの深さ１６とほぼ同じになったスクライ
ブレーン部１２内のテストパターン部分のヴィアの深さ
である。
２）を示す図３において、１９はスクライブレーン部１
２内のテストパターン部分に形成されたダミーパター
ン、２０は、スクライブレーン部１２内のテストパター
ン部分に形成されたダミーパターン１９によって、チッ
プ部分１１とスクライブレーン部１２の膜厚がほぼ同じ
になった層間絶縁膜、２１はスクライブレーン部１２上
をダイシングカットする際のカッターによる削り幅、２
２は、スクライブレーン部１２内のテストパターン部分
にダミーパターン１９を用いることによって、チップ部
分１１のヴィアの深さ１６とほぼ同じになったスクライ
ブレーン部１２内のテストパターン部分のヴィアの深さ
である。
【０００６】従来例２として図３に示す断面図は、図２
のスクライブレーン部１２内のテストパターン部分のヴ
ィアの深さ１７とチップ部分１１のヴィアの深さ１６と
が異なるために、スクライブレーン部１２内のテストパ
ターン部分に形成されたダミーパターン１９を用いて、
チップ部分１１とスクライブレーン部１２の層間絶縁膜
２０の膜厚を同じにすることにより、スクライブレーン
部１２内のテストパターン部分のヴィアの深さ２２とチ
ップ部分１１のヴィアの深さ１６とがほぼ同一になるよ
うに構成した場合である。
のスクライブレーン部１２内のテストパターン部分のヴ
ィアの深さ１７とチップ部分１１のヴィアの深さ１６と
が異なるために、スクライブレーン部１２内のテストパ
ターン部分に形成されたダミーパターン１９を用いて、
チップ部分１１とスクライブレーン部１２の層間絶縁膜
２０の膜厚を同じにすることにより、スクライブレーン
部１２内のテストパターン部分のヴィアの深さ２２とチ
ップ部分１１のヴィアの深さ１６とがほぼ同一になるよ
うに構成した場合である。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体装置の製造方法では、以下のような問
題点を有していた。
うな従来の半導体装置の製造方法では、以下のような問
題点を有していた。
【０００８】すなわち、図２で示した製造方法の場合
は、チップ部分１１のヴィアの深さ１６とスクライブレ
ーン部１２内のテストパターン部分のヴィアの深さ１７
とが異なっているため、チップ部分１１とスクライブレ
ーン部１２内のテストパターン部分とでは、電気的特性
が異なるという問題点を有していた。
は、チップ部分１１のヴィアの深さ１６とスクライブレ
ーン部１２内のテストパターン部分のヴィアの深さ１７
とが異なっているため、チップ部分１１とスクライブレ
ーン部１２内のテストパターン部分とでは、電気的特性
が異なるという問題点を有していた。
【０００９】また、図３で示した製造方法の場合は、ス
クライブレーン部１２内にダミーパターン１９を用いる
ことにより、チップ部分１１のヴィアの深さ１６とテス
トパターン部分のヴィアの深さ２２とを同じにして、チ
ップ部分１１とスクライブレーン部１２内のテストパタ
ーン部分との電気的特性を同等にすることが可能である
が、スクライブレーン部１２上をダイシングする際に、
ダイシングカッターがダミーパターン１９を削ってしま
い、その削りかすがパーティクルとなりボンディングパ
ット部分に付着し、ボンディング不良となるという問題
点を有していた。
クライブレーン部１２内にダミーパターン１９を用いる
ことにより、チップ部分１１のヴィアの深さ１６とテス
トパターン部分のヴィアの深さ２２とを同じにして、チ
ップ部分１１とスクライブレーン部１２内のテストパタ
ーン部分との電気的特性を同等にすることが可能である
が、スクライブレーン部１２上をダイシングする際に、
ダイシングカッターがダミーパターン１９を削ってしま
い、その削りかすがパーティクルとなりボンディングパ
ット部分に付着し、ボンディング不良となるという問題
点を有していた。
【００１０】本発明は、上記従来の問題点を解決するも
ので、チップ部分とスクライブレーン部内のテストパタ
ーン部分との電気的特性を同等にするとともに、スクラ
イブレーン部上のダイシング時におけるダミーパターン
からの金属系パーティクルの発生を抑えて、そのパーテ
ィクル付着によるボンディング不良を低減することがで
きる半導体装置の製造方法を提供する。
ので、チップ部分とスクライブレーン部内のテストパタ
ーン部分との電気的特性を同等にするとともに、スクラ
イブレーン部上のダイシング時におけるダミーパターン
からの金属系パーティクルの発生を抑えて、そのパーテ
ィクル付着によるボンディング不良を低減することがで
きる半導体装置の製造方法を提供する。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置の製造方法は、チップ部分とス
クライブレーン部内のテストパターン部分とのヴィア深
さをほぼ同一にするとともに、スクライブレーン部内の
ダミーパターンを含んだテストパターン部分の幅をダイ
シングカッター幅より小さくすることを特徴とする。
に、本発明の半導体装置の製造方法は、チップ部分とス
クライブレーン部内のテストパターン部分とのヴィア深
さをほぼ同一にするとともに、スクライブレーン部内の
ダミーパターンを含んだテストパターン部分の幅をダイ
シングカッター幅より小さくすることを特徴とする。
【００１２】以上により、チップ部分とスクライブレー
ン部内のテストパターン部分との電気的特性を同等にす
るとともに、スクライブレーン部上のダイシング時にお
けるダミーパターンからの金属系パーティクルの発生を
抑えて、そのパーティクル付着によるボンディング不良
を低減することができる。
ン部内のテストパターン部分との電気的特性を同等にす
るとともに、スクライブレーン部上のダイシング時にお
けるダミーパターンからの金属系パーティクルの発生を
抑えて、そのパーティクル付着によるボンディング不良
を低減することができる。
【００１３】
【発明の実施の形態】本発明の請求項１に記載の半導体
装置の製造方法は、チップ部分およびスクライブレーン
部からなる半導体集積回路の前記スクライブレーン部上
をダイシングすることにより、チップ単位の半導体装置
を製造する半導体装置の製造方法であって、チップ部分
に形成するヴィアまたはスルーコンタクトの深さとスク
ライブレーン部内のテストパターン部分に形成するヴィ
アまたはスルーコンタクトの深さとが略同一となるよう
に、前記スクライブレーン部内にダミーパターンを形成
する方法とする。
装置の製造方法は、チップ部分およびスクライブレーン
部からなる半導体集積回路の前記スクライブレーン部上
をダイシングすることにより、チップ単位の半導体装置
を製造する半導体装置の製造方法であって、チップ部分
に形成するヴィアまたはスルーコンタクトの深さとスク
ライブレーン部内のテストパターン部分に形成するヴィ
アまたはスルーコンタクトの深さとが略同一となるよう
に、前記スクライブレーン部内にダミーパターンを形成
する方法とする。
【００１４】請求項２に記載の半導体装置の製造方法
は、請求項１に記載のスクライブレーン部内のダミーパ
ターンを、スクライブレーン部内における前記ダミーパ
ターンを含めたテストパターン部分の幅寸法がダイシン
グ用カッターの幅よりも小さくなるように形成する方法
とする。
は、請求項１に記載のスクライブレーン部内のダミーパ
ターンを、スクライブレーン部内における前記ダミーパ
ターンを含めたテストパターン部分の幅寸法がダイシン
グ用カッターの幅よりも小さくなるように形成する方法
とする。
【００１５】請求項３に記載の半導体装置の製造方法
は、請求項２に記載のスクライブレーン部内におけるダ
ミーパターンを含めたテストパターン部分を、その幅寸
法が１００μｍ以下になるように形成する方法とする。
は、請求項２に記載のスクライブレーン部内におけるダ
ミーパターンを含めたテストパターン部分を、その幅寸
法が１００μｍ以下になるように形成する方法とする。
【００１６】これらの方法によると、チップ部分とスク
ライブレーン部内のテストパターン部分とのヴィア深さ
をほぼ同一にするとともに、スクライブレーン部内のダ
ミーパターンを含んだテストパターン部分の幅をダイシ
ングカッター幅より小さくする。
ライブレーン部内のテストパターン部分とのヴィア深さ
をほぼ同一にするとともに、スクライブレーン部内のダ
ミーパターンを含んだテストパターン部分の幅をダイシ
ングカッター幅より小さくする。
【００１７】以下に、本発明の一実施の形態を示す半導
体装置の製造方法について、図面を参照しながら具体的
に説明する。図１は本実施の形態の半導体装置の製造方
法を説明するために示した断面図である。図１におい
て、１はスクライブレーン部３上をダイシングする際の
カッターによる削り幅、２はチップ部分、３はスクライ
ブレーン部、４はスクライブレーン部３内のテストパタ
ーン部分、５はチップ部分２の平坦化された酸化膜上に
パターニングされた第１の金属配線、６はスクライブレ
ーン部３内のテストパターン部分４の平坦化された酸化
膜上にパターニングされた第１の金属配線、７はチップ
部分２内に第１の金属配線５と同等の素材で形成された
ダミーパターン、８はスクライブレーン部３内のテスト
パターン部分４に第１の金属配線６と同等の素材で形成
されたダミーパターン、９は、レジストエッチバック法
またはＣＭＰ法（化学的，機械的平坦化方法）などによ
り、第１の金属配線５，６上かつダミーパターン７，８
上に平坦化されて形成された層間絶縁膜、１０は層間絶
縁膜９に対してドライエッチングを行い形成したヴィア
の深さである。
体装置の製造方法について、図面を参照しながら具体的
に説明する。図１は本実施の形態の半導体装置の製造方
法を説明するために示した断面図である。図１におい
て、１はスクライブレーン部３上をダイシングする際の
カッターによる削り幅、２はチップ部分、３はスクライ
ブレーン部、４はスクライブレーン部３内のテストパタ
ーン部分、５はチップ部分２の平坦化された酸化膜上に
パターニングされた第１の金属配線、６はスクライブレ
ーン部３内のテストパターン部分４の平坦化された酸化
膜上にパターニングされた第１の金属配線、７はチップ
部分２内に第１の金属配線５と同等の素材で形成された
ダミーパターン、８はスクライブレーン部３内のテスト
パターン部分４に第１の金属配線６と同等の素材で形成
されたダミーパターン、９は、レジストエッチバック法
またはＣＭＰ法（化学的，機械的平坦化方法）などによ
り、第１の金属配線５，６上かつダミーパターン７，８
上に平坦化されて形成された層間絶縁膜、１０は層間絶
縁膜９に対してドライエッチングを行い形成したヴィア
の深さである。
【００１８】以上において、スクライブレーン部３内の
テストパターン部分４の幅寸法は、１チップをダイシン
グする際のカッターによる削り幅１よりも小さく、１０
０μｍ以内である。また、ヴィアの深さ１０は、第１の
金属配線５，６と同等の素材で形成されたダミーパター
ン７，８により、チップ部分２とスクライブレーン部３
内のテストパターン部分４とが、ほぼ同一となる。
テストパターン部分４の幅寸法は、１チップをダイシン
グする際のカッターによる削り幅１よりも小さく、１０
０μｍ以内である。また、ヴィアの深さ１０は、第１の
金属配線５，６と同等の素材で形成されたダミーパター
ン７，８により、チップ部分２とスクライブレーン部３
内のテストパターン部分４とが、ほぼ同一となる。
【００１９】上記の実施の形態の半導体装置の製造方法
によれば、チップ部分２のヴィアの深さとスクライブレ
ーン部３内のテストパターン部分４のヴィアの深さを、
ヴィアの深さ１０として同一とすることが可能であり、
スクライブレーン部３内のダミーパターン８を含んだテ
ストパターン部分４の幅をダイシングカッター幅１より
小さくすることが可能である。
によれば、チップ部分２のヴィアの深さとスクライブレ
ーン部３内のテストパターン部分４のヴィアの深さを、
ヴィアの深さ１０として同一とすることが可能であり、
スクライブレーン部３内のダミーパターン８を含んだテ
ストパターン部分４の幅をダイシングカッター幅１より
小さくすることが可能である。
【００２０】以上により、チップ部分２とスクライブレ
ーン部３内のテストパターン部分４との電気的特性を同
等にするとともに、スクライブレーン部３上のダイシン
グ時におけるダミーパターン８からの金属系パーティク
ルの発生を抑えて、そのパーティクル付着によるボンデ
ィング不良を低減することができる。
ーン部３内のテストパターン部分４との電気的特性を同
等にするとともに、スクライブレーン部３上のダイシン
グ時におけるダミーパターン８からの金属系パーティク
ルの発生を抑えて、そのパーティクル付着によるボンデ
ィング不良を低減することができる。
【００２１】なお上記実施の形態では、ヴィアの深さに
ついて示したが、ヴィアの深さの代わりにスルーコンタ
クトの深さを用いても、同様の半導体装置の製造方法を
適用することができる。
ついて示したが、ヴィアの深さの代わりにスルーコンタ
クトの深さを用いても、同様の半導体装置の製造方法を
適用することができる。
【００２２】
【発明の効果】以上のように本発明によれば、チップ部
分とスクライブレーン部内のテストパターン部分とのヴ
ィア深さをほぼ同一にするとともに、スクライブレーン
部内のダミーパターンを含んだテストパターン部分の幅
をダイシングカッター幅より小さくすることができる。
分とスクライブレーン部内のテストパターン部分とのヴ
ィア深さをほぼ同一にするとともに、スクライブレーン
部内のダミーパターンを含んだテストパターン部分の幅
をダイシングカッター幅より小さくすることができる。
【００２３】そのため、チップ部分とスクライブレーン
部内のテストパターン部分との電気的特性を同等にする
とともに、スクライブレーン部上のダイシング時におけ
るダミーパターンからの金属系パーティクルの発生を抑
えて、そのパーティクル付着によるボンディング不良を
低減することができる。
部内のテストパターン部分との電気的特性を同等にする
とともに、スクライブレーン部上のダイシング時におけ
るダミーパターンからの金属系パーティクルの発生を抑
えて、そのパーティクル付着によるボンディング不良を
低減することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に対応する実施
の形態を示す断面図
の形態を示す断面図
【図２】従来の半導体装置の製造方法に対応する断面図
【図３】別の従来例の半導体装置の製造方法に対応する
断面図
断面図
１ カッターによる削り幅 ２ チップ部分 ３ スクライブレーン部 ４ テストパターン部分 ５，６ 第１の金属配線 ７，８ ダミーパターン ９ 層間絶縁膜 １０ ヴィアの深さ
Claims (3)
- 【請求項１】 チップ部分およびスクライブレーン部か
らなる半導体集積回路の前記スクライブレーン部上をダ
イシングすることにより、チップ単位の半導体装置を製
造する半導体装置の製造方法であって、チップ部分に形
成するヴィアまたはスルーコンタクトの深さとスクライ
ブレーン部内のテストパターン部分に形成するヴィアま
たはスルーコンタクトの深さとが略同一となるように、
前記スクライブレーン部内にダミーパターンを形成する
半導体装置の製造方法。 - 【請求項２】 スクライブレーン部内のダミーパターン
を、スクライブレーン部内における前記ダミーパターン
を含めたテストパターン部分の幅寸法がダイシング用カ
ッターの幅よりも小さくなるように形成する請求項１に
記載の半導体装置の製造方法。 - 【請求項３】 スクライブレーン部内におけるダミーパ
ターンを含めたテストパターン部分を、その幅寸法が１
００μｍ以下になるように形成する請求項２に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28620096A JPH10135284A (ja) | 1996-10-29 | 1996-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28620096A JPH10135284A (ja) | 1996-10-29 | 1996-10-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135284A true JPH10135284A (ja) | 1998-05-22 |
Family
ID=17701264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28620096A Pending JPH10135284A (ja) | 1996-10-29 | 1996-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135284A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450937B1 (ko) * | 2002-12-09 | 2004-10-13 | 삼성전자주식회사 | 절연막의 깨짐현상을 방지하기 위한 더미 패턴 형성방법 |
| KR100672781B1 (ko) | 2004-10-30 | 2007-01-22 | 주식회사 하이닉스반도체 | 결함패턴 검출을 위한 테스트 패턴 및 그를 이용한 결함패턴 검출 방법 |
-
1996
- 1996-10-29 JP JP28620096A patent/JPH10135284A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450937B1 (ko) * | 2002-12-09 | 2004-10-13 | 삼성전자주식회사 | 절연막의 깨짐현상을 방지하기 위한 더미 패턴 형성방법 |
| KR100672781B1 (ko) | 2004-10-30 | 2007-01-22 | 주식회사 하이닉스반도체 | 결함패턴 검출을 위한 테스트 패턴 및 그를 이용한 결함패턴 검출 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040330 |