KR20220036996A - 상호연결부를 위한 확산 배리어 칼라 - Google Patents

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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80365—Shape, e.g. interlocking features
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    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80385—Shape, e.g. interlocking features
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
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Abstract

접합된 기판들의 절연 또는 유전체 재료 안으로의 전도성 재료 확산을 감소 또는 방지하는 데 기술들 및 디바이스들의 대표적인 구현예들이 사용된다. 오정렬된 전도성 구조물들은, 특히 직접 접합 기술을 이용하는 동안 중첩으로 인해 기판들의 유전체 부분과 직접 접촉하게 될 수 있다. 확산을 억제할 수 있는 배리어 계면이 일반적으로 전도성 재료와 유전체 사이에 중첩부에서 배치된다.

Description

상호연결부를 위한 확산 배리어 칼라{DIFFUSION BARRIER COLLAR FOR INTERCONNECTS}
우선권 주장 및 관련 출원에 대한 상호 참조
관련 출원
본 출원은, 전체적으로 본 명세서에 참고로 포함되는, 2018년 9월 27일자로 출원된 미국 정규 출원 제16/143,850호 및 2017년 10월 6일자로 출원된 미국 가출원 제62/569,232호의 35 U.S.C. §119(e)(1) 하의 이익을 주장한다.
기술분야
하기의 설명은 집적 회로("IC")들의 처리에 관한 것이다. 보다 구체적으로, 하기의 설명은 접합을 위한 준비로 다이 또는 웨이퍼를 처리하기 위한 기술에 관한 것이다.
다이 또는 웨이퍼 등은 마이크로전자 패키징 방식의 일부로서 3차원 배열로 적층될 수 있다. 이는 하나 이상의 다이들 또는 웨이퍼들을 더 큰 베이스 다이 또는 웨이퍼 상에 적층하는 것, 다수의 다이들 또는 웨이퍼들을 수직 배열로 적층하는 것, 및 다양한 이들의 조합을 포함할 수 있다. 다이는 웨이퍼 상에 적층될 수 있거나, 웨이퍼가 싱귤레이션 전에 다른 웨이퍼 상에 적층될 수 있다. 다이 또는 웨이퍼는 예컨대, ZiBond® 직접 접합 기술 또는 DBI® 하이브리드 접합 기술과 같은 직접 유전체 접합, 비-접착제 기술을 이용하는 것을 포함하는 다양한 접합 기술을 이용하여 적층된 배열에 접합될 수 있으며, 이들 둘 모두는 엑스페리 코포레이션(Xperi Corp.)의 자회사인, 인벤사스 본딩 테크놀로지스 인코포레이티드(Invensas Bonding Technologies, Inc.)(이전 집트로닉스 인코포레이티드(Ziptronix, Inc.))로부터 입수가능하다(예를 들어, 본 명세서에 전체적으로 포함되는 미국 특허 제6,864,585호 및 제7,485,968호 참조).
직접 접합 기술을 사용하여 적층 다이들 또는 웨이퍼들을 접합할 때, 접합될 다이들 또는 웨이퍼들의 표면은 극도로 평평하고 매끄러운 것이 바람직하다. 예를 들어, 표면들이 엄밀히 정합되어 지속적인 접합을 형성하도록, 표면들은 표면 토폴로지(surface topology)에 있어서 매우 낮은 변동을 가져야 한다. 표면들이 깨끗하고 표면들에 불순물, 입자, 및/또는 다른 잔류물이 없는 것이 또한 바람직하다. 예를 들어 바람직하지 않은 입자들의 존재는 입자들의 위치에서 접합을 불완전하거나 신뢰할 수 없게 만들 수 있다. 예를 들어, 접합 표면들 상에 남아 있는 몇몇 입자들 및 잔류물들은 적층 다이들 사이의 접합 계면들에서 공극(void)을 초래할 수 있다.
접합된 다이들 또는 웨이퍼들의 해당 정합 표면들은 종종 매립된 전도성 상호연결 구조물들 등을 포함한다. 일부 예들에서, 접합 표면들은 해당 표면들로부터의 전도성 상호연결 구조물들이 접합 동안 결합되도록 배열되고 정렬된다. 결합된 상호연결 구조물들은 적층된 다이들 또는 웨이퍼들 사이에 연속적인 전도성 상호연결부(신호용, 전력용 등)를 형성한다. 그러나, 미세 피치 전도성 상호연결 구조물들의 사용, 픽앤플레이스 장비들의 배치 정확도 한계, 다이 또는 웨이퍼 표면들 상의 접촉 그리드 패턴들, 유사하지 않은 패드 크기 등으로 인해, 하나의 다이 또는 웨이퍼의 전도성 상호연결 패드는 다른 다이 또는 웨이퍼의 정합 표면 상의 해당 전도성 상호연결 패드와 완벽하게 정렬되기보다는 다른 다이 또는 웨이퍼의 정합 표면의 유전체 부분(예컨대, 산화규소 등)에 오프셋되거나, 또는 부분적으로 중첩될 수 있다.
이와 같은 오정렬은 중첩된 상호연결 패드의 전도성 재료(예컨대, 구리 등)가 접촉하고 있는 유전체 안으로 확산하게 하여, 잠재적으로 마이크로전자 구조물의 성능 하락을 야기할 수 있다. 예를 들어, 산화규소의 배리어 속성들은 고온(예컨대 어닐링 동안) 및 전기장 내에서 (질화규소, 산질화규소, 탄질화규소 등에 비해) 상당히 열화되어, 산화규소 안으로 전도성 재료의 확산을 촉진할 수 있다. 이는 누설, 상호연결부 사이의 단락, 등을 야기할 수 있다. 성능 하락은 다이들 또는 웨이퍼들의 접합된 스택의 다수의 전도성 상호연결 구조물들을 포함할 때 특히 문제가 될 수 있으며, 이는 패키지 수율 및 패키지 성능에 악영향을 줄 수 있다.
디바이스들 및 기술들의 다양한 실시예들은 접합된 기판들의 절연 재료 또는 유전체 안으로의 전도성 재료 확산을 감소 또는 방지한다. 특히, 본 명세서에 기술된 디바이스들 및 기술들은 기판들의 접합 표면들 상의 오정렬된 전도성 구조물들로 인한 바람직하지 않은 확산을 완화한다. 오정렬된 전도성 구조물들은 특히 직접 접합 기술을 채용하는 동안 중첩으로 인해 기판들의 표면들의 유전체 부분과 다른 방식으로 직접 접촉하게 될 수 있다.
디바이스들 및 기술들은 일반적으로 전도성 재료와 유전체 사이에 배치되어 주변 유전체 재료들 안으로의 전도성 층의 확산을 억제할 수 있는 배리어 계면의 사용을 포함한다.
기판들은 반도체 또는 비-반도체 재료로 구성된, 다이, 웨이퍼, 캐리어, 대형 평면 패널 등일 수 있다. 반도체 재료는 예를 들어 직접 밴드 갭 또는 간접 밴드 갭 반도체 및 이들의 조합을 포함할 수 있다. 비-반도체 재료는 예를 들어 유전체 재료, 예를 들어 유리, 세라믹, 산탄화규소(silicon oxycarbide), 산화규소 등 또는 이들의 조합을 포함할 수 있다. 본 명세서의 용어 "기판"의 사용은 모든 이러한 예시들 및 다른 유사 예시들을 포함하도록 의도된다.
일 실시예에서, 마이크로전자 조립체는 실질적으로 평탄한 제1 표면을 갖는 적어도 제1 기판을 포함할 수 있고, 제1 기판은, 예를 들어, 절연 재료 또는 유전체를 포함한다. 유전체는 반도체, 절연, 또는 전도성 재료의 베이스 다이 또는 웨이퍼 상에 제공될 수 있다. 제2 기판은 실질적으로 평탄한 제1 표면을 가지며, 제2 기판도 또한 예를 들어 절연 재료 또는 유전체를 포함한다. 유전체는 반도체, 절연, 또는 전도성 재료의 베이스 다이 또는 웨이퍼 상에 제공될 수 있다. 제1 기판의 재료들은 제2 기판과 동일한(또는 유사한) 재료일 수 있다. 그러나, 대안적인 실시예에서, 제1 기판의 재료들은 제2 기판의 재료와 상이한 재료이다. 제2 기판의 제1 표면은 접착제와 같은 개재 재료 없이 제1 기판의 제1 표면에 접합된다.
제1 전도성 상호연결 구조물은 제1 기판(또는 제1 기판의 층) 내에 매립되며, 제1 전도성 상호연결 구조물의 표면은 제1 기판의 제1 표면을 통해 노출되어 제1 상호연결 패드를 형성한다. 제2 전도성 상호연결 구조물은 제2 기판(또는 제2 기판의 층) 내에 매립되며, 제2 전도성 상호연결 구조물의 표면은 제2 기판의 제1 표면을 통해 노출되어 제2 상호연결 패드를 형성한다. 제1 상호연결 패드가 대향하고, 제1 기판의 제1 표면의 일부분과 접촉할 수 있고, 제2 상호연결 패드가 대향하고, 제2 기판의 제1 표면의 일부분과 접촉할 수 있다. 일 구현예에서, 제2 상호연결 패드는 제1 상호연결 패드에 직접 접합된다.
다양한 예들에서, 제2 상호연결 패드는 제1 상호연결 패드에 대하여 오정렬되어, 반대편 기판의 절연 재료 또는 유전체 위에서 제1 및/또는 제2 상호연결 패드들의 일부 중첩을 초래할 수 있다.
실시예에서, 제1 배리어 계면이 제1 기판에 배치되고, 적어도 부분적으로 제1 상호연결 패드의 주연부를 둘러싼다. 제1 배리어 계면은 제1 기판의 절연 재료 또는 유전체와 상이한 재료를 포함하고, 제1 기판 안으로의 제2 전도성 상호연결 구조물의 재료의 확산을 억제하도록 배열된다. 실시예에서, 제1 배리어 계면의 재료는 또한 제2 전도성 상호연결 구조물의 재료와는 상이한 재료이다. 일 구현예에서, 제1 배리어 계면은 에어 갭, 거친 표면 등을 포함한다.
다른 실시예에서, 마이크로전자 조립체는 또한 제2 기판에 배치된 제2 배리어 계면을 포함한다. 제2 배리어 계면은 적어도 부분적으로 제2 상호연결 패드의 주연부를 둘러싸고, 제2 기판의 절연 재료 또는 유전체와는 상이한 재료를 포함한다. 제2 배리어 계면은 제2 기판 안으로의 제1 전도성 상호연결 구조물의 재료의 확산을 억제하도록 배열된다. 일 구현예에서, 제2 배리어 계면은 에어 갭, 거친 표면 등을 포함한다.
일부 실시예들에서, 제1 및/또는 제2 배리어 계면들은 다수의 재료들을 포함할 수 있거나 또는 하나 이상의 재료들로 구성된 다수의 부분들을 포함할 수 있다. 다른 실시예들에서, 제1 및/또는 제2 배리어 계면들은 재료들, 에어 갭들, 거친 표면들 등의 조합을 포함할 수 있다.
다양한 실시예들에서, 제1 또는 제2 배리어 계면들은 그것들의 각각의 기판들의 다수의 상호연결 패드들을 부분적으로 또는 완전히 둘러쌀 수 있다. 대안적으로, 다수의 배리어 계면들은 제1 또는 제2 기판들의 하나 이상의 상호연결 패드들을 부분적으로 또는 완전히 둘러쌀 수 있다.
일부 실시예들에서, 제1 또는 제2 배리어 계면들은 또한 평탄화 등 동안 전도성 상호연결 구조물의 주연부에서 일어날 수 있는 유전체 부식(예컨대, 라운딩(rounding))을 완화 또는 방지할 수 있다.
개시된 공정들 중 일부는 그래픽 흐름도들 및/또는 텍스트 흐름도들을 포함한 블록 흐름도들을 사용하여 예시될 수 있다. 개시된 공정들이 설명되는 순서는 제한으로 해석되도록 의도되지 않으며, 공정들, 또는 대안적인 공정들을 구현하기 위해 임의의 수의 설명된 공정 블록들이 임의의 순서로 조합될 수 있다. 게다가, 본 명세서에서 설명된 주제의 사상 및 범위로부터 벗어남이 없이 개개의 블록들이 공정들로부터 제거될 수 있다. 또한, 개시된 공정들은 본 명세서에서 설명된 주제의 범위로부터 벗어남이 없이, 임의의 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합과 함께, 임의의 적합한 제조 또는 처리 장치 또는 시스템에서 구현될 수 있다.
구현예들이 복수의 예를 사용하여 아래에서 더 상세히 설명된다. 다양한 구현예들 및 예들이 여기서 그리고 아래에서 논의되지만, 개개의 구현예들 및 예들의 특징들 및 요소들을 조합함으로써 추가의 구현예들 및 예들이 가능할 수 있다.
상세한 설명은 첨부 도면들을 참조하여 기술된다. 도면들에서, 도면 부호의 가장 왼쪽의 숫자(들)는 그 도면 부호가 처음으로 나타나는 도면을 식별한다. 상이한 도면들에서의 동일한 도면 부호의 사용은 유사한 또는 동일한 아이템을 지시한다.
이러한 논의를 위해, 도면에 예시된 디바이스 및 시스템은 다수의 컴포넌트를 갖는 것으로 도시된다. 본 명세서에 설명된 바와 같은, 디바이스들 및/또는 시스템들의 다양한 구현예는 더 적은 컴포넌트들을 포함할 수 있으며 여전히 본 개시의 범위 내에 있다. 대안적으로, 디바이스들 및/또는 시스템들의 다른 구현예들은 추가 컴포넌트들, 또는 설명된 컴포넌트들의 다양한 조합을 포함할 수 있으며, 여전히 본 개시의 범위 내에 있다.
도 1은 적층된 기판들 내의 매립된 전도성 구조물들의 오정렬을 나타내는 한 쌍의 적층된 기판의 측면도이다.
도 2는 매립된 전도성 구조물들을 구비한 한 쌍의 기판을 포함하는 마이크로전자 조립체를 형성하는 예시 공정을 도시하는 그래픽적 흐름도이다.
도 3a 및 도 3b는 다양한 실시예들에 따른, 매립된 전도성 구조물들을 갖는 적층된 기판들에 이용되는 예시 배리어 계면들을 나타내는 측면도들이다.
도 4a 내지 도 4e는 추가적인 실시예들에 따른, 매립된 전도성 구조물들을 갖는 적층된 기판들에 이용되는 예시 배리어 계면들을 나타내는 측면도들이다.
도 4f는 일 실시예에 따른, 다수의 매립된 전도성 구조물들을 구비한 예시 배리어 계면을 나타내는 평면도이다.
도 5a 내지 도 5c는 추가적인 실시예들에 따른, 매립된 전도성 구조물들을 갖는 적층된 기판들에 이용되는 예시 배리어 계면들을 나타내는 측면도들이다.
도 6은 일 실시예에 따른, 배리어 계면을 구비한 매립된 전도성 구조물들을 구비한 한 쌍의 기판을 포함하는 마이크로전자 조립체를 형성하는 예시 공정을 도시하는 그래픽적 흐름도이다.
도 7은 다른 실시예에 따른, 배리어 계면을 구비한 매립된 전도성 구조물들을 구비한 한 쌍의 기판을 포함하는 마이크로전자 조립체를 형성하는 예시 공정을 도시하는 그래픽적 흐름도이다.
도 8은 다양한 실시예들에 따른 매립된 전도성 구조물들 및 배리어 계면을 구비한 한 쌍의 기판을 포함하는 마이크로전자 조립체를 형성하기 위한 예시 공정들을 도시하는 흐름도이다.
개관
도 1은 각각 적층된 기판들(102, 104) 내의 매립된 전도성 구조물들(106, 108)의 오정렬을 보여주는 한 쌍의 적층된 기판(102, 104)의 측면도이다. 기판들(102, 104)은 적어도 각각의 기판(102, 104)의 접합 표면에서 절연 재료 또는 유전체(예컨대, 산화규소 등)로 구성된다. 예를 들어, 기판들(102, 104)은 연관된 절연층들 내의 하나 이상의 배선 층들이 얹히는 (능동 반도체, 예컨대, 규소 등의) 베이스 층으로 구성되는 마이크로전자 컴포넌트의 상부 절연층을 나타낼 수 있다. 일부 경우들에서, 기판(102)은 기판(104)보다 상당히 클 수 있다. 일 예에서, 기판(104)은 1 내지 30 mm 또는 더 큰 너비를 갖는 다이를 포함할 수 있는 반면에, 기판(102)은 (예를 들어) 기판(104)보다 더 큰 다른 다이, 평면 패널과 같은 대형 기판, 200 또는 300 mm 웨이퍼 등을 포함할 수 있다.
접합 이전에, 기판들(102, 104)의 접합 표면들을 통해 노출되는 매립된 전도성 구조물들(106, 108)의 일부분들은 상호연결 패드들 등을 형성할 수 있다. 일례로, 기판들(102, 104)은 해당 접합 표면들에서 접합되고, 전도성 구조물들(106, 108)은 전기적으로 결합되어, 일반적으로 또한 기계적으로 접합되어 단일(연속적) 전도성 구조물을 형성한다. 접합-라인(110)은 기판들(102, 104)의 접합 표면들이 결합되는 곳을 나타낸다.
일례로, 기판들(102, 104)을 접합하는 것은 마이크로전자 조립체(100)를 형성한다. 예를 들어, 기판들(102, 104)은 접착제와 같은 개재 재료들을 이용하지 않고, 예컨대 하이브리드 접합 기술을 이용하여 직접 접합될 수 있다. 접합 이전에, 전도성 구조물들(106, 108)은 기판들(102, 104)의 표면 아래로 약간 리세스되어 금속 팽창에 대비할 수 있다. 기판들(102, 104)의 표면들은 직접 접합을 통해(예컨대, Zibond™을 통해), 유전체 간에 실온에서 접착제의 사용 없이 접합된다. 이어서 고온 어닐링(<350C)을 거치면서, 접촉 패드들(106, 108)은 팽창되고 금속간 접합을 형성하여 전기 연결을 생성한다. 예를 들어 기판들(102, 104)이 웨이퍼들을 포함하면, 접합 작업 후에, 접합된 조립체(100)는 다양한 접합된 기판들 또는 다이들로 분리하기 위한 분할 이전에 공지의 양호한 다이들에 대하여 테스트될 수 있다.
도 1에 도시된 바와 같이, 기판(104)을 기판(102)에 접합하는 데 사용되는 픽앤플레이스 장비(pick-and-place tool)의 부정확성(또는 오차)을 포함하는 상기 논의된 하나 이상의 다양한 이유들로 인해, 기판들(102, 104)이 함께 배치되고 접합될 때 전도성 구조물들(106, 108)이 오정렬될 수 있다. 오정렬의 오프셋(112)은 상호연결 패드(108)의 주연부 또는 에지 위의 상호연결 패드(106)의 중첩 및/또는 상호연결 패드(106)의 주연부 또는 에지 위의 상호연결 패드(108)의 중첩을 포함한다. 오프셋(112)으로 인해, 전도성 구조물들(106, 108) 중 하나 또는 둘 모두의 일부분은 기판들(104, 102)의 절연 재료와 각각 접촉할 수 있다. 위에서 논의된 바와 같이, 전도성 구조물들(106, 108) 중 하나 또는 둘 모두의 전도성 재료(예컨대, 구리 또는 구리 합금 등)는 이 접촉으로 인해 기판들(104, 102)의 절연 재료 또는 유전체 안으로 확산될 수 있다. 추가적으로, (예를 들어 고온 어닐링과 같은) 일부 공정 요소들 또는 동작 파라미터들(예컨대 고주파수 전기장 등)은 예를 들어 유전체 층 내의 바람직하지 않은 누설을 포함하는, 기판들(104, 102)의 절연 재료 또는 유전체 안으로의 전도성 재료의 확산을 악화시킬 수 있다.
도 2는 일 실시예에 따른, 매립된 전도성 구조물들(106, 108)을 구비한 한 쌍의 기판(102, 104)을 포함하는 마이크로전자 조립체(100)를 형성하는 예시 공정(200)을 도시하는 그래픽적 흐름도이다. 일례로, 다마신 구조물이 기판(102)으로부터 형성된다. 블록(A)에서, 전도성 재료(202)(예컨대, 구리, 구리 합금, 니켈 또는 니켈 베어링 전도체 등)가 다마신 공동 안을 포함하는, 기판(102)의 표면 위에 침착되어, 공동을 충전한다. 블록(B)에서, 전도성 재료(202)는 (예컨대, 화학적 기계적 폴리싱(CMP), 에칭 등을 통해) 평탄화되어 전도성 구조물(106)을 형성한다. 전도성 구조물(106)의 노출된 부분은 상호연결 패드(204)를 포함할 수 있다. 일 실시예에서 상호연결 패드(204)가 기판(102)의 접합 표면 아래로 약간 리세스되는 것이 바람직할 수 있다. 접합 표면은 세정 방법에 의해 바람직하지 않은 입자들, 잔류 유기 재료 등을 포함하는 결함들을 제거하여 제조된다. 세정된 표면 또는 표면들은 접합 공정의 준비 시 하나 이상의 표면들을 질소 플라즈마에 노출시킴으로써 제조될 수 있다.
블록(C)에서, 유사한 다마신 구조물이 다른 기판(104)으로부터 형성되며, 이는 평탄화 후의 전도성 구조물(108)을 포함한다. 전도성 구조물(108)의 노출된 부분은 상호연결 패드(206)를 포함할 수 있다. 접합 준비시 기판(104)의 준비된 접합 표면이 기판(102) 위에 배치되고 기판(102) 위에 적층된다. 이어서 조립된 기판들(102, 104)은, 접합 표면들이 영구적으로 접합되고, 반대편 전도성 재료들이 기계적 및 전기적으로 결합되기에 충분한 시간동안, 350℃ 미만의 온도, 바람직하게는 250℃ 미만의 온도에서 열처리된다.
블록들(D, E, F)은 기판(102)을 기판(104)에 접합한 3가지 잠재적인 결과를 나타낸다. 블록(D)은 이상적인 시나리오를 나타내며, 전도성 구조물들(106, 108)이 오프셋 없이 잘 정렬되어 있다. 블록(E)은 기판(104)을 기판(102)에 접합하는 데 사용되는 배치 장비의 평균 부정확성(예컨대, 오차)에 기인한, 전도성 구조물들(106, 108)의 평균 오정렬이 존재하는 평균적인 시나리오를 나타낸다. 블록(F)은 기판(104)을 기판(102)에 접합하는 데 사용되는 배치 장비의 극단적인 부정확성(예컨대, 오차)에 기인한, 전도성 구조물들(106, 108)의 극단적인 오정렬이 존재하는 극단적인 시나리오를 나타낸다. 통상적으로, 픽앤플레이스 장비의 배치 속도가 높을수록, 그것의 배치 정확도는 낮아지는, 즉 오프셋이 커진다. 극단적으로 작은 상호연결 패드 크기를 갖는 응용예들의 경우, 배치 장비는 배치 정확도를 개선하기 위하여 급격하게 느려질 수 있는데, 이는 수율에 영향을 미친다.
위에서 논의된 바와 같이, 오프셋(112)(블록들(E, F)에서 도시됨)은 전도성 구조물들(106, 108)의 전도성 재료들이 기판들(104, 102)의 절연 재료 또는 유전체 안으로 각각 확산되는 기회를 제공한다.
예시 배리어 계면
본 개시내용에 따라, 산화물 안으로 구리의 확산을 방지하기 위하여, 예를 들어, 유전체 접합 층, 전도성 배리어 층, 또는 기타 배리어를 포함하는 배리어 계면(302)이 상호연결 패드들(106 및/또는 108) 주위에 적용되어 확산에 대한 배리어를 형성할 수 있다. 배리어 계면(302) 재료는 배리어 재료들 안으로 전도성 구조물들(106, 108)의 전도성 재료들(구리, 예를 들어)의 확산성이 기판들(104, 102)의 절연 재료 또는 유전체(예컨대, 산화규소)의 확산성과 비교하여 더 낮도록 선택된다. 다양한 실시예들에서, 배리어 재료들은 사전선택된 확산성 특성들을 갖는 전도성 또는 비-전도성 재료들을 포함할 수 있다.
도 3a 및 도 3b는 다양한 실시예들에 따른, 매립된 전도성 구조물들(106, 108)을 갖는 적층된 기판들(102, 104)에 이용되는 배리어 계면(302)의 예들을 나타내는 측면도들이다. 구현예에서, 기판들(102, 104)은 접착제와 같은 개재 재료 없이 직접 접합되어 마이크로전자 조립체(300)를 형성한다. 구현예에서, 마이크로전자 조립체(300)는 위에 논의된 바와 같이 마이크로전자 조립체(100)를 포함하고, 기판들(102, 104) 중 하나 또는 둘 모두 상에 하나 이상의 배리어 계면들(302)을 포함한다. 대안적인 구현예에서, 마이크로전자 조립체(300)는 접합된 스택 내에 둘 초과의 기판들(예컨대 기판들(102, 104))을 포함하고, 스택의 기판들 중 하나 이상은 하나 이상의 배리어 계면들(302)을 포함한다. 다른 구현예에서, 마이크로전자 조립체(300)는 다른 기판 또는 웨이퍼에 별개로 접합된 둘 이상의 기판들(예컨대 기판들(102, 104))을 포함하며, 기판들 중 둘 이상은 하나 이상의 배리어 계면들(302)을 포함한다.
구현예에서, 조립체(300)의 배리어 계면(들)(302)은 기판들(102, 104) 중 하나 또는 둘 모두에 배치되고, 상호연결 패드들(204 및/또는 206), 및/또는 매립된 전도성 구조물들(106, 108)의 주연부를 각각 적어도 부분적으로 둘러싼다. 도 3a에 도시된 바와 같이, 배리어 계면(들)(302)은 기판(102) 및/또는 기판(104)의 절연 재료 또는 유전체와 상이한 하나 이상의 재료들을 포함할 수 있다. 예를 들어, 배리어 계면(들)(302)은 기판(102) 및/또는 기판(104)의 절연 재료 또는 유전체와 상이한 유전체 재료를 포함할 수 있다. 다양한 구현예들에서, 배리어 계면(들)(302)은 질화규소, 산질화규소, 탄화규소, 탄질화규소, 다이아몬드, 붕소 도핑된 유리 또는 산화물, 산화알루미늄 등 확산 저항성 재료 중 하나 이상을 포함한다. 다른 구현예들에서, 배리어 계면(들)(302)은 니켈, 니켈 합금, 또는 하나 이상의 기타 전도성 재료들을 다양한 조합으로 포함한다.
추가적으로, 배리어 계면(302)을 이용하는 것은 관련 접합 계면에서 접합을 회피함으로써 확산을 방지하는 기술들을 포함할 수 있다. 예를 들어, 다양한 실시예들에서, 해당 전도성 상호연결 구조물들(106, 108)은 접합될 수 있지만, 바로 둘러싸는 절연 재료 또는 유전체는 거의 또는 전혀 접합되지 않는다. 도 3b에 도시된 바와 같이, 배리어 계면(들)(302) 중 하나 이상은 리세스, 에어 갭, 또는 가스-충전 공동 등을 포함할 수 있다. 또한, 배리어 계면(들)(302)은 기판(102) 및/또는 기판(104)의 절연 재료 또는 유전체와 상이한 재료를 포함한다. 다양한 구현예들에서, 배리어 계면(들)(302)은 불활성 가스 또는 유체, 사전선택된 가스 또는 유체(바람직한 속성들에 기초함), 진공 등을 포함한다. 에어 갭 배리어 계면(302)은 기판(102 및/또는 104)에 에칭, 언더컷 형성, CMP를 통한 기판(102 및/또는 104)의 디싱(dishing), 그라인딩, CMP 동안의 기판 및 상호연결 패드 계면 근처의 기판 라운딩 등에 의해 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 구현예들에서, 배리어 계면(들)(302)은 전도성 상호연결 구조물들(106, 108)의 재료가 기판들(104, 102) 안으로 각각 확산되는 것을 억제하도록 배열된다. 예를 들어, 기판(104) 또는 기판(102)의 배리어 계면(들)(302)의 재료 안으로의 전도성 상호연결 구조물(106)의 재료의 확산성 또는 전도성 상호연결 구조물(108)의 재료의 확산성이 기판(104) 또는 기판(102)의 재료(예컨대, 산화규소) 안으로의 전도성 상호연결 구조물들(106 또는 108)의 재료의 확산성보다 낮도록 배리어 계면(들)(302)의 재료가 선택된다.
다양한 실시예들에서, 배리어 계면들(302) 중 하나 이상은 전도성 구조물들(106 및/또는 108) 및/또는 그것들의 각각의 상호연결 패드들(204 및/또는206)(즉, 전도성 구조물들(106, 108)의 정합 표면 각각들)을 완전히 둘러싸거나 또는 감싸도록, 또는 전도성 구조물들(106 및/또는 108) 및/또는 그것들의 각각의 상호연결 패드들(204 및/또는206)을 부분적으로 둘러싸도록 배열되어, 전도성 재료(예컨대, 구리)가 기판들(102, 104)의 재료(예컨대, 산화규소) 안으로 확산하는 것을 막는 배리어를 형성할 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, 다양한 실시예들에서, 배리어 계면(302)은 픽앤플레이스 장비의 배치 정확도(306)보다 큰 두께(즉, 너비, 크기 등)(304)(또한 도 1의 중첩부(112)에 의해 표시됨)를 갖는다. 배리어 계면(302)의 이 두께는 최대 배치 오정렬의 경우에 전도성 구조물들(106, 108)의 재료가 기판(104 또는 102)보다는 배리어 계면(302)과 접촉하도록 보장할 것이다. 이는 임의의 전도성 재료 중첩이 배리어 계면(302)에서 일어나고, 기판 재료(예컨대, 산화규소)에서 일어나지 않도록 하여, 확산을 방지하도록 보장한다. 추가적으로, 이는 픽앤플레이스 장비의 배치 정확도 요건들을 상당히 완화하여, 특히 다이 투 다이(die to die) 및 다이 투 웨이퍼(die to wafer) 접합 공정에서의 스루풋을 개선시킬 수 있다.
따라서, 일 실시예에서, (전도성 구조물(106)의) 하나의 상호연결 패드(204)의 (전도성 구조물(108)의) 다른 상호연결 패드(206)에 대한 상대적 측방향 변위는 배리어 계면들(302) 중 하나 이상의 너비보다 작다. 또한, 일 구현예에서, 배리어 계면들(302) 중 하나 이상의 너비는 전도성 구조물들(106 및/또는 108)의 상호연결 패드들(204 및/또는206)의 직경의 적어도 10%이다. 다른 구현예들에서, 배리어 계면들 중 하나 이상의 너비는 상호연결 패드들(204 및/또는206)의 직경의 적어도 20%이다.
도 3b에 도시된 바와 같이, 일부 실시예들에서, 패드(204)의 적어도 일부 부분은 접합 후의 마이크로전자 조립체(300) 상의 기판(102)의 절연 재료의 리세스된 표면 너머로 연장 또는 돌출되고, 접합 라인(110) 너머로 연장될 수 있다. 이 연장은 배리어 계면(302)을 형성한 결과일 수 있거나, 평탄화로 인한 패드(204)의 주연부 둘레의 기판(102)의 표면 상의 유전체 부식(즉, 라운딩)의 결과일 수 있거나 또는 둘 다일 수 있거나, 또는 다른 별도의 또는 조합된 원인들의 결과일 수 있다. 접합 후 기판(104)의 리세스된 표면을 넘는 패드(206)의 적어도 일부 부분의 유사한 연장 또는 돌출, 및 아마도 접합 라인(110)을 넘는 연장이 또한 실시예들에 존재할 수 있다.
임의의 경우에, 패드(204) 및/또는 패드(206)의 연장의 결과는 (의도적으로 또는 다른 방식으로) 패드(204) 및/또는 패드(206)를 적어도 부분적으로 둘러싸는 에어 갭이다. 일부 경우들에서, 상호연결 패드들(204, 206)이 (도 3b에 도시된 바와 같이) 오정렬되면, 일부 실시예들에서 접합 라인(110)을 지나는 패드(204 또는 206)의 적어도 일부 부분의 부분 연장 또는 돌출만이 나타날 수 있다.
도 3a에서, (전도성 구조물(106)의) 하나의 상호연결 패드(204)의 (전도성 구조물(108)의) 다른 상호연결 패드(206)에 대한 상대적 측방향 변위는 배리어 계면들(302) 중 하나 이상의 너비보다 작다. 어닐링 공정 동안, 전도성 패드들(204/206)이 기판 재료(102/104) 및 배리어 계면 재료(302)보다 더 팽창함에 따라, 열팽창 계수들의 이러한 커다란 부정합은 패드들(204/206)이 배리어 계면(302)을 밀어내는 위치에서 기판(102)의 일부분이 기판(104)으로부터 접합해제되는 것을 포함할 수 있다. 구현예에서, 접합해제는 어닐링 시간 및 온도를 조정함으로써 완화(예컨대, 감소 또는 제거)될 수 있다. 구현예에서, 접합 표면들은 약 100 내지 150℃에서 2 내지 4시간 동안 열처리되어 기판들(102, 104) 사이의 강한 접합을 형성할 수 있다. 이어서 패드들(204, 206)은 제2 열처리 동안 펄스 어닐 기술을 이용하여 대략 250 내지 400℃에서 10 초 내지 300초 미만 동안 어닐링될 수 있다. 일례로, 제2 열처리를 위한 펄스 어닐 시간은 제1 열처리를 위한 가열 시간의 10% 미만인다. 구현예에서, 조정된 가열/어닐링 시간은 접합된 마이크로전자 조립체(300)의 부정합 응력 또는 부하를 감소 또는 제거하는 데 효과적이다.
도 3a 및 도 3b가 기판들(102, 104)을 통해 연장되는 전도성 구조물들을 도시하지만, 구조물들은 기판 또는 기판 상의 층들을 통해 부분적으로 연장될 수 있다. 기판 상의, 기판 내의 또는 기판을 통하는 전도성 연결부들의 구체적인 상세사항들은 도 3 내지 도 7에서 간략함을 위하여 그리고 접합 계면에서의 구조물들, 또는 구조물의 부분들에 집중하기 위하여 도시되지 않았다.
도 4a 내지 도 4e는 추가적인 실시예들에 따른, 매립된 전도성 구조물들(106, 108)을 갖는 적층된 기판들(102, 104)에 이용되는 추가적인 예시 배리어 계면들(302)을 나타내는 측면도들이다. 도 3a 및 도 4a에 도시된 바와 같이, 배리어 계면(302)은 기판들(102 및/또는 104) 중 하나 이상 안으로 매립될 수 있다. 일 실시예에서, 도 3a 및 도 4a에 도시된 바와 같이, 하나 이상의 배리어 계면들(302)은 기판(102 및/또는 104) 내에 매립되고, 기판(102 및/또는 104) 안으로 전도성 구조물(106 또는 108)의 깊이 이하의 깊이까지 연장된다. 이 구성에서, 기판들(102, 104)은 전도성 재료 확산으로부터 보호된다. 일 실시예에서, 도 3a 및 도 4a에 도시된 바와 같이, 배리어 계면(302)은 기판(102 및/또는 104)의 접합 표면에 배치될 수 있고(그리고 노출될 수 있고), 사전결정된 깊이만큼 기판(102 및/또는 104) 안으로 연장될 수 있다.
도 4b에 도시된 바와 같이, 배리어 계면(302)은 전도성 구조물들(106, 108)의 크기가 유사하지 않을 때 기판들(102 또는 104) 중 하나에 사용될 수 있다. 예를 들어, (유리한 두께에 있는) 배리어 계면(302)은 전도성 구조물들(106, 108) 중 더 작은 쪽에 사용되어, 중첩되는 부분이 기판들(102 또는 104) 상에 노출되지 않도록 하여, 전도성 구조물들(106, 108) 중 더 큰 쪽으로부터의 확산을 방어할 수 있다. 예를 들어, 일 실시예에서, 제1 상호연결 패드(106)의 너비는 제2 상호연결 패드(108)의 너비보다 좁고, 배리어 계면(302)은 제1 상호연결 패드(106)의 주연부를 적어도 부분적으로 둘러싸도록 제1 기판(102)에 배치된다. 배리어 계면(302) 두께/너비는 제1 상호연결 패드(106)와 배리어 계면(302)의 조합된 너비가 제2 상호연결 패드(108)의 너비보다 크도록 한다. 다시 말해서, 각각의 실시예들에서와 같이, 제2 상호연결 패드(108)의 주연부 에지들 중 적어도 하나는 배리어 계면(302)의 주연부 내에 있다. 제2 상호연결 패드(108)의 다른 주연부 에지도 또한 배리어 계면(302)의 주연부 또는 제1 상호연결 패드(106)의 주연부 내에 있다(기판 재료 안으로의 확산을 방지함).
도 4c에 도시된 바와 같이, 매립된 배리어 계면(302)은 기판들(102, 104)의 접합 표면에서 노출되거나 노출되지 않을 수 있다. 배리어 계면(302)은 접합 표면 아래의 사전선택된 거리에 배치될 수 있고, 다양한 깊이 및 두께(즉, 너비 또는 크기)를 가질 수 있다. 예를 들어, 일 실시예에서, 배리어 계면(302)은 기판(102 또는 104)의 너비에 걸쳐 연장될 수 있다. 배리어 계면(302)은 전도성 구조물들(106 및/또는 108)에 인접할 수 있고, 확산은 배리어 계면(302) 위의 기판들(102, 104)의 영역으로 제한되어, 배리어 계면(302)은 배리어 계면(302) 아래의 확산을 방지한다. 일부 실시예들에서, 이러한 배리어 계면(302)은 바람직한 확산성 특성을 갖는 중합체 층 등의 재료로 구성될 수 있다.
도 4d에 도시된 바와 같이, 배리어 계면(302)은 기판(102 및/또는 104)의 접합 표면의 거친 영역을 포함할 수 있으며, 이는 접합에서 사전결정된 너비의 기판들(102, 104) 사이의 하나 이상의 갭들을 포함할 수 있다. 예를 들어, 토폴로지의 변동이 낮은 고평탄 접합 표면은 일반적으로 기판들(102, 104) 사이의 신뢰성있는 직접 접합을 갖기 위하여 기판들(102, 104) 둘 모두 상에 준비된다. 일 실시예에서, 그러나, 전도성 구조물들(106 및/또는 108)을 부분적으로 또는 완전히 둘러싸는 기판들(102 및/또는 104)의 표면 영역은 기판들(102, 104) 사이의 불균일 또는 불규칙한 표면들을 생성하여, 기판들(102, 104)의 그 영역들에서 접합을 감소 또는 제거할 더 높은 거칠기(더 높은 표면 토폴로지의 변동)를 가질 수 있다. 예를 들어, 거칠기는 표면을 불충분한 매끄러움으로 만들어(또는 충분하지 않은 표면 접촉을 남김) 접합을 형성할 수 있다. 높은 거칠기(예컨대, 10 nm 변동 초과) 배리어 계면(302)은 에칭, 절단, 그라인딩, 선택적 CMP 등으로 형성될 수 있다.
도 4b에 관련하여 기재된 실시예와 유사하게, 도 4e에 도시된 바와 같이, 배리어 계면(302)은 전도성 구조물들(106, 108)의 크기가 유사하지 않을 때 기판들(102, 104) 중 하나에 사용될 수 있다. 도 4e의 경우에, 배리어 계면(302)은 소형의 전도성 구조물들(106, 108)과 함께 사용되는 에어 갭(또는 유체-충전 갭)을 포함한다. 배리어 계면(302)이 유리하게 크기설정되면, 전도성 재료의 기판들(102 또는 104) 상으로의 중첩이 없으므로, 따라서 확산이 없다. 예를 들어 에어-갭 배리어 계면(302)은, 상호연결 패드들(204, 206), 실질적으로는 상호연결 패드들(204, 206)의 에지들 사이의 임의의 오프셋이 배리어 계면(302) 내에 속하고 기판들(102, 104)의 재료에 속하지 않도록 크기설정될 수 있다.
구현예에서, 하나 이상의 배리어 계면들(302)은 다음 중 둘 이상을 포함하는 조합을 포함한다: 복수의 에어 갭들, 기판들(102, 104)의 절연 또는 유전체 재료와 상이한 하나 이상의 재료들, 및 사전결정된 너비의 거친 표면.
도 4f의 평면도에 도시된 바와 같이, 일 실시예에서, 복수의 전도성 구조물들(106)(또는 상호연결 패드들(204))은 단일 배리어 계면(302)에 의해 부분적으로 또는 완전히 둘러싸이거나 또는 감싸질 수 있다. 이러한 실시예에서, 기판(102)은 복수의 전도성 구조물들(108)을 갖는 다른 기판(104), 또는 전도성 구조물들을 구비한 하나 초과의 기판에 접합될 수 있다.
대안으로, 다수의 배리어 계면들(302)은 하나 이상의 기판들(102, 104)의 하나 이상의 전도성 구조물들(106, 108) 또는 상호연결 패드들(204, 206)을 부분적으로 또는 완전히 둘러쌀 수 있다. 예를 들어, 도 5a 내지 도 5c에 도시된 바와 같이, 다수의 전도성 구조물들(106, 108)이 배리어 계면들(302)에 의해 부분적으로 또는 완전히 둘러싸여 있다. 예를 들어, 일 실시예에서, 복수의 추가적인 전도성 상호연결 구조물들(106)이 기판(102) 내에 매립되고, 추가적인 전도성 상호연결 구조물들(106)의 각각의 표면이 기판(102)의 접합 표면을 통해 노출되어 복수의 추가적인 상호연결 패드들(204)을 형성한다. 복수의 추가적인 전도성 상호연결 구조물들(108)이 반대편 기판(104) 내에 매립되고, 추가적인 전도성 상호연결 구조물들(108)의 각각의 표면이 기판(104)의 접합 표면을 통해 노출되어 복수의 추가적인 상호연결 패드들(206)을 형성한다.
배리어 계면(302)은 제1 상호연결 패드(106) 및 복수의 추가적인 상호연결 패드들(106)을 포함하는 패드들의 그룹의 적어도 서브세트를 적어도 부분적으로 둘러싼다. 배리어 계면(302)은 배리어 계면(302)의 위치 및 조성에 기초하여 전도성 상호연결 구조물(108) 및 복수의 추가적인 전도성 상호연결 구조물들(108)을 포함하는 상호연결 구조물들의 그룹의 전도성 재료의 기판(102) 안으로의 확산을 억제하도록 배열된다. 또한, 배리어 계면(들)(302)은 또한 전도성 상호연결 구조물(106) 및 복수의 추가적인 전도성 상호연결 구조물들(106)을 포함하는 상호연결 구조물들의 그룹의 전도성 재료가 기판(104) 안으로 확산하는 것을 억제하도록 배열될 수 있다.
도 5a 및 도 5c에 도시된 바와 같이, 다수의 전도성 구조물들(106, 108)의 각각은 배리어 계면(302)을 포함할 수 있다. 예를 들어, 일 실시예에서, 하나 이상의 추가적인 배리어 계면들(302)은 제1 상호연결 패드(106) 및 복수의 추가적인 상호연결 패드들(106), 및/또는 제2 상호연결 패드(108) 및 복수의 추가적인 상호연결 패드들(108)의 하나 이상의 추가적인 서브세트들의 주연부를 적어도 부분적으로 둘러싸도록 기판(102) 및/또는 기판(104)에 배치된다. 하나 이상의 추가적인 배리어 계면들(302)은 기판(102) 및/또는 기판(104)의 절연 재료 또는 유전체와 상이한 재료를 포함하고, 배리어 계면들(302)의 위치 및 조성에 기초하여 전도성 상호연결 구조물(108) 및 복수의 추가적인 전도성 상호연결 구조물들(108)을 포함하는 상호연결 구조물들의 그룹의 재료가 기판(102)의 재료 안으로 확산하는 것을 억제하도록 배열된다. 또한, 하나 이상의 추가적인 배리어 계면들(302)은 전도성 상호연결 구조물(106) 및 복수의 추가적인 전도성 상호연결 구조물들(106)을 포함하는 상호연결 구조물들의 그룹의 재료가 기판(104)의 재료 안으로 확산하는 것을 억제하도록 배열될 수 있다.
도 5a 내지 도 5c를 참조하면, 일부 실시예들에서, 각각의 배리어 계면(302) 사이에는 갭(502)이 있을 수 있는데, 이는 배리어 계면들(302) 사이의 공간, 가스-충전 갭 등일 수 있다. 갭(502)은 적어도 전도성 구조물들(106 및/또는 108)의 주변부 둘레에서 기판들(102, 104)의 접합 표면들 사이에 물리적 분리를 형성한다. 일부 실시예들에서, 배리어 계면들(302)과 갭(들)(502)의 조합은 전도성 구조물들(106 및/또는 108), 및 그것들의 해당 상호연결 패드들(204, 206)의 전도성 재료가 기판들(104, 102)의 재료 안으로 확산하는 것을 방지 또는 감소시킨다. 다른 실시예에서, 이러한 갭(502)은 기판들(102, 104)의 접합 표면들 사이에 형성되지 않는다.
대안으로, 도 5b에 도시된 바와 같이, 둘 이상의 전도성 구조물들(106 및/또는 108)의 그룹들뿐만 아니라 단일 전도성 구조물들(106 및/또는 108)이 단일 배리어 계면들(302)에 의해 부분적으로 또는 완전히 둘러싸일 수 있다. 배리어 계면들(302) 사이에는, 전술된 바와 같이, 갭(502)이 존재하거나 존재하지 않을 수 있다. 비아(504)와 같은 비아(예컨대, TSV)는 도 5b에 도시된 예시 실시예를 포함하는, 본 명세서에 논의된 실시예들 중 임의의 것에 나타날 수 있다. 비아(504)는 기판들(102, 104) 중 하나 또는 둘 모두의 외측 범위(예컨대, 노출된 표면들)까지 (및 그 이상) 연장될 수 있거나, 또는 그것은 기판(102) 및/또는 기판(104)을 통해 일부 부분적 부분만큼 연장될 수 있다.
예시 공정들
도 6은 일 실시예에 따른, 매립된 전도성 구조물들(106, 108) 및 하나 이상의 배리어 계면들(302)을 구비한 한 쌍의 기판(102, 104)을 포함하는 마이크로전자 조립체(300)를 형성하는 예시 공정(600)을 도시하는 그래픽적 흐름도이다.
블록(A)에서, 방법은 기판(102)의 표면 내에 공동(602)(또는 복수의 공동들(602, 603))을 형성하는 단계를 포함한다. 공동들(602, 603)은 패턴화 에칭 등에 의해 형성될 수 있다. 일 실시예에서, 공동들(603) 중 하나는 다른 공동(602)의 깊이의 5% 미만의 깊이까지 연장될 수 있다. 블록(B)에서, 배리어 층(604)이 기판(102)의 표면 상에 그리고 공동(602) 내에 형성된다. 배리어 층(604)은 예를 들어, 질화규소, 산질화규소, 탄화규소, 탄질화규소, 다이아몬드, 붕소 도핑된 유리 또는 산화물, 산화알루미늄, 또는 산화규소보다 확산성 속성이 안 좋은 기타 적합한 재료, 또는 이들의 조합으로 구성될 수 있다. 다른 실시예들에서, 배리어 층(604)은 전도성 재료, 예를 들어 티타늄 또는 탄탈룸 또는 그것들의 대응하는 질화물, 니켈 및 니켈 합금, 또는 기타 전도성 재료들 및 조합을 포함할 수 있다.
블록(C)에서, 배리어 층(604)으로 코팅된 공동(602)은 구리, 구리 합금 등과 같은 전도성 재료(202)로 충전된다. 이는, 예를 들어, 듀얼 다마신 공정을 이용하여 수행될 수 있다. 일부 예들에서 전도성 구조물(106)이 배리어 층(604)이 아닌 기판(102)에서 공동(602)의 저부와 접촉하는 것이 바람직할 수 있다. 이 예들에서, 배리어 층(604)의 일부분들은 공동(602)의 저부 부분(및/또는 임의의 다른 바람직한 부분)으로부터 제거되어 공동(602)을 전도성 재료(202)로 충전하기 이전에 기판(102)을 노출시킨다.
블록(D)에서, 오버플로우 전도성 재료(202)가 에칭, CMP 등에 의해 제거되고, 배리어 층(604)에서 멈춰, 배리어 층(604) 내에 전도성 구조물(106)(또는 다수의 전도성 구조물들(106))을 형성한다. 블록(E)에서, 전도성 구조물(106) 및 배리어 층(604)의 일부는, 예를 들어, CMP를 통해 평탄화되어 상호연결 패드(204)를 부분적으로 또는 완전히 둘러싸는 배리어 계면(302)을 형성하고, 이는 기판(102)의 매우 작은 리세스, 및 실질적으로 평탄한 표면(변동이 10 내지 20nm 이하인 매끄러운 표면 토포그래피를 가짐)을 가질 수 있다.
일부 실시예들에서, 배리어 층(604) 또는 배리어 계면(302)은 평탄화 동안 일어날 수 있는 기판(102)의 절연 재료 또는 유전체의 부식(예컨대, 라운딩)을 방지 또는 완화하는 데 유용하다. 예를 들어, 배리어 층(604)은 사전결정된 크기(즉, 너비, 직경 등)로 전도성 구조물(106)을 너머 그리고 기판(102)의 표면 위로 연장되어, 평탄화 동안 기판(102)의 표면을 보호할 수 있다. 다시 말해서, 제1 배리어 계면(302)은 제1 기판(102)의 실질적으로 평탄한 표면의 적어도 일부분 위에 배치되고, 실질적으로 평탄한 표면을 평탄화 또는 폴리싱함으로 인한 부식으로부터 실질적으로 평탄한 표면을 보호하도록 배열된다. 배리어 계면(302)이 제 위치에 있는 경우, 전도성 구조물(106)과 기판(102)의 교차점, 또는 배리어 계면(302)과 기판(102)의 교차점에서 유전체 부식(예컨대, 라운딩)이 일어나지 않을 수 있다. 일부 예들에서, 배리어 계면(302)은 기판(102)을 폴리싱하기 위한 표시자로서 사용될 수 있고, 일부 예들에서 편평하고, 매끄러운 접합 표면을 얻기 위하여 배리어 계면(302)도 바람직한 양만큼 폴리싱될 수 있다.
블록(F)에서, 제조된 기판(104), 전도성 구조물(108), 및 배리어 층(302)을 구비한 유사 마이크로전자 구조물이 접합을 위하여 기판(102) 상에 배치된다. 블록(G)에서, 기판(104)은 접착제와 같은 개재 재료 없이 기판(102)에 직접 접합되어 마이크로전자 조립체(300)를 형성한다. 특히, 기판(104)은 기판(102)의 접합 표면 및 기판(102) 상의 배리어 층(302)에 접합되고, 기판(102)은 기판(104)의 접합 표면 및 기판(104) 상의 배리어 층(302)에 접합된다. 이 단계에서, 기판(102)의 전도성 구조물들(106) 및 기판(104)의 전도성 구조물들(108)은 CMP 공정으로 인해 접합-라인(110) 아래로 약간 리세스될 수 있고, 물리적으로 접촉하지 않을 수 있다. 일부 경우들에서, 전도성 구조물(108)은 가열 어닐링 등을 통해 전도성 구조물(106)에 접합될 수 있다. 앞서 논의된 바와 같이 고온에서 어닐링한 후에, 전도성 구조물(108)은 전도성 구조물(106)에 정합되어 전기 전도성을 형성한다.
오정렬로 인한 전도성 구조물(106)의 전도성 구조물(108)에 대한 임의의 오프셋은 기판들(102, 104) 상에서 보다는 배리어 계면(302) 상에 놓인다. 따라서, 전도성 재료(예컨대, 구리)가 기판(102 및/또는 104) 재료(예컨대, 산화규소) 안으로 확산하는 것은 배리어 계면(들)(302)으로 인해 감소 또는 제거된다.
다른 실시예에서, 도 6의 블록(E)에서의 평탄화 이후에, 통상적으로 기판(102)과 동일한 유형의 재료, 예컨대 산화규소의 추가적인 층이 상호연결 패드(204) 및 배리어 층(302) 위에 침착된다. 다른 평탄화 공정, 예컨대 CMP가 후속하여, 과도한 기판 재료를 제거하여 배리어 층(302)이 그것을 둘러싼 기판(102)의 표면과 동일 평면 상에 있는 표면을 달성한다. 배리어 층(302)은 상호연결(204)을 부분적으로 또는 완전히 둘러싸고, 기판 층(102)은 배리어 층(302)을 완전히 또는 부분적으로 둘러싼다. 실시예에서, 블록(G) 동안, (102, 104)의 접합 층들의 직접 접합은 기판(102)의 배리어 층(302)과 기판(104)의 배리어 층(302)의 직접 접합과 함께 일어난다. 어닐링 단계가 후속하며, 전도성 구조물(108)은 가열 어닐링 등을 통해 전도성 구조물(106)에 접합될 수 있다.
도 7은 다른 실시예에 따른, 매립된 전도성 구조물들(106, 108) 및 하나 이상의 배리어 계면들(302)을 구비한 한 쌍의 기판(102, 104)을 포함하는 마이크로전자 조립체(300)를 형성하는 예시 공정(700)를 도시하는 그래픽적 흐름도이다.
블록(A)에서, 방법은 산화물 또는 기타 유전체(예를 들어) 기판(102)의 표면 상으로 배리어 층 재료(604)를 침착시키는 단계를 포함한다. 블록(B)에서, 배리어 층(604)의 일부분 및 기판(102)의 유전체의 일부분이 제거되고, 생성된 공동(602)은 (블록(C)에서) 전도성 재료(202)로 충전된다. 일부 실시예들에서, 공동(602) 내에 전도성 재료(202)를 형성하는 공정은 공동(602)을 전도성 재료(202)로 충전하기 이전에 제1 배리어 층(604) 및 공동(602)의 표면 위에 제2 배리어(미도시)를 코팅하는 단계를 포함할 수 있다.
블록(D)에서, 전도성 재료(202), 및 제2 배리어 층(존재하는 경우)을 평탄화함으로써 상호연결 패드(204)가 배리어 계면(302)에 의해 둘러싸인 전도성 구조물(106)이 형성된다. 구현예에서, 배리어 계면(302)은 평탄화 중 전도성 구조물(106)의 교차점에서 기판(102)의 유전체 부식을 방지하는 데 효과적이다. 일 실시예에서, 제조된 배리어 계면(302) 및 전도성 구조물(106)을 구비한 이 구조물(102)은 다른 유사하지만, 배리어 계면(302)이 없는 다른 구조물에 접합될 수 있다. 이러한 실시예에서, 배리어 층(302)은 배리어 층에 사용되는 재료(예컨대, 질화규소 등)에 기초하여 다른 구조물에 대한 접합 표면의 역할을 할 수 있다.
블록(E)에서, 원하는 경우, 배리어 계면(302)은 임의의 원하지 않는 부분들을 제거하도록 변경될 수 있다. 레지스트, 마스크, 또는 기타 패턴(702)이 침착될 수 있고, 배리어 계면(302)이 (블록(F)에서) 바라는 대로 에칭될 수 있다. (예를 들어, 산화규소와 같은) 추가적인 기판 재료가 기판(102)의 표면 상에 침착되어 접합을 위한 표면을 준비할 수 있다. 예를 들어, 추가되는 재료는 마스크(702)가 아직 제자리에 있는 동안, 또는 마스크(702)를 제거한 후에 침착될 수 있다. 이어서 기판(102)의 표면은 (CMP 등을 통해) 평탄화되어 접합을 준비하며 배리어 계면(302)과 동일 평면을 이루는 기판(102)의 표면을 포함하는 평면의, 매끄러운 표면을 얻게 된다.
블록(G)에서, 부분적으로 또는 완전히 감싸는 배리어 계면(302)을 갖는 상호연결 패드(204)를 구비한 제조된 기판(102)이 도시된다. 유사하게 제조된 두 기판들(102, 104)은 그것들의 평탄화된 표면들에 적층되고 접합되어 마이크로전자 구조물(300)을 형성할 수 있고, 이는 블록(H)에 도시된 바와 같다. 전도성 재료의 임의의 중첩은 기판들(102 및/또는 104)의 유전체에서 보다는 배리어 계면(들)(302)에서 일어난다. 이 방법은 또한 다수의 전도성 상호연결 구조물들(106, 108)을 부분적으로 또는 완전히 둘러싸는 배리어 계면(들)(302)을 구비한 다수의 전도성 상호연결 구조물들(106, 108)을 형성하는 데 사용될 수 있다.
대안의 구현예에서, 전도성 구조물들(106 및/또는 108)은 전도성 기계적 패드들을 포함할 수 있다. 구현예에서, 기계적 패드들은 배리어 층(302) 또는 기판(102/104)과 긴밀하게 정합하여 기계적 패드들을 기판(102/104)에 고정시킨다.
도 8은 일 실시예에 따른, 매립된 전도성 구조물들(예컨대 전도성 구조물들(106, 108)) 및 하나 이상의 배리어 계면들(예컨대 배리어 계면(302))을 구비한 한 쌍의 기판(예컨대 기판들(102, 104)의 쌍)을 포함하는 마이크로전자 조립체(예컨대 마이크로전자 조립체(300))를 형성하는 예시 공정(800)을 기술하는 흐름도이다.
블록(802)에서, 공정은 (예를 들어, 기판(102)과 같은) 제1 기판의 표면에 제1 공동(또는 복수의 제1 공동들)을 형성하는 단계를 포함한다. 일 실시예에서, 제1 기판은 산화규소 등과 같은 절연 재료 또는 유전체를 포함하고, 이는 베이스 상에, 베이스 내에, 베이스를 통해 회로부를 갖는 반도체 베이스 상에 제공될 수 있다. 블록(804)에서, 공정은 (예를 들어, 배리어 계면(302)과 같은) 제1 배리어 계면을 제1 기판에 형성하고 제1 공동의 주연부를 적어도 부분적으로 둘러싸는 단계를 포함한다. 구현예에서, 공정은 제1 공동의 표면의 적어도 일부분 상에 제1 배리어 층 재료를 침착시키는 단계를 포함한다. 제1 배리어 층 재료는 또한 제1 기판의 표면의 적어도 일부분 상에 침착되어, 특히, 제1 공동을 부분적으로 또는 완전히 둘러쌀 수 있다. 일 실시예에서, 제1 배리어 계면은 절연 재료 또는 유전체와 상이한 재료를 포함하고, 전도성 재료가 제1 기판 안으로 확산되는 것을 억제하도록 배열된다.
블록(806)에서, 공정은 전도성 재료로 제1 공동을 충전하는 단계를 포함한다. 다양한 실시예들에서, 전도성 재료는 구리, 구리 합금 등 전도성 재료를 포함한다.
블록(808)에서, 공정은 제1 기판의 표면의 적어도 일부분, 제1 배리어 계면(제1 배리어 층 재료 포함), 및 전도성 재료를 평탄화하여 제1 전도성 상호연결 구조물의 노출된 표면을 적어도 부분적으로 둘러싸는 제1 배리어 계면을 구비한 제1 전도성 상호연결 구조물을 형성하는 단계를 포함한다. 일 실시예에서, 제1 배리어 계면은 사전결정된 너비를 갖도록 형성된다.
대안적인 구현예에서, 공정은 절연 재료 또는 유전체(예컨대, 산화규소)의 추가적인 층을 제1 기판의 표면 상에 침착시켜서 기판의 접합 표면을 개선하는 단계를 포함한다. 예를 들어, 침착을 이용하여 이전 평탄화 단계 동안 생성된 임의의 공극들을 충전하여 기판의 표면이 배리어 계면 등과 동일 평면 상에 있도록 한다. 구현예에서, 기판의 표면은 침착 후에 재평탄화되어 평면의, 매끄럽고, 동일 평면의 접합 표면을 형성한다. 제1 배리어 계면은 (적어도 부분적으로) 전도성 상호연결을 둘러싸고, 절연 재료 또는 유전체는 (적어도 부분적으로) 제1 배리어 계면을 둘러싼다.
구현예에서, 공정은 제2 기판(예를 들어, 기판(104))의 표면에 제2 공동을 형성하는 단계를 포함하며, 여기서 제2 기판은 또한 절연 재료 또는 유전체를 포함한다. 공정은 제2 기판에 제2 배리어 계면을 형성하고 제2 공동의 주연부를 적어도 부분적으로 둘러싸는 단계를 포함하며, 여기서 제2 배리어 계면은 제2 기판의 절연 재료 또는 유전체와 상이한 재료를 포함한다. 구현예에서, 공정은 제2 기판의 표면의 적어도 일부분 상 및 제2 공동의 표면의 적어도 일부분 상에 제2 배리어 층 재료를 침착시키는 단계를 포함한다.
제2 배리어 계면은 (제1 기판 내에 매립된) 제1 전도성 구조물의 전도성 재료가 제2 기판 안으로 확산하는 것을 억제하도록 배열된다. 구현예에서, 공정은 가스-충전 갭을 포함하도록 제1 배리어 계면 및/또는 제2 배리어 계면을 형성하는 단계를 포함한다. 다른 구현예에서, 공정은 거친 영역에서의 접합을 억제하는 제1 기판 및/또는 제2 기판의 표면의 거친 영역을 포함하도록 제1 배리어 계면 및/또는 제2 배리어 계면을 형성하는 단계를 포함한다. 다른 실시예들에서, 제1 배리어 계면 및/또는 제2 배리어 계면은 질화규소, 산질화규소, 탄화규소, 탄질화규소, 다이아몬드, 붕소 도핑된 유리 또는 산화물, 산화알루미늄 등 확산 저항성 재료 중 하나 이상을 포함한다.
구현예에서, 공정은 제2 공동을 전도성 재료로 충전하고 제2 기판의 표면의 적어도 일부분, 제2 배리어 계면, 및 제2 기판에서의 전도성 재료를 평탄화하여 제2 전도성 상호연결 구조물의 노출된 표면을 적어도 부분적으로 둘러싸는 제2 배리어 계면을 구비한 (예를 들어, 전도성 구조물(108)과 같은) 제2 전도성 상호연결 구조물을 형성하는 단계를 포함한다. 일 예에서, 공정은 제2 전도성 상호연결 구조물의 직경의 적어도 10%인 너비를 갖도록 제1 배리어 계면 또는 제2 배리어 계면을 형성하는 단계를 포함한다. 다른 예에서, 공정은 제2 전도성 상호연결 구조물의 직경/너비의 적어도 20%인 너비를 갖도록 제1 배리어 계면 또는 제2 배리어 계면을 형성하는 단계를 포함한다.
공정은 접착제 재료 없이 제2 기판의 표면을 제1 기판의 표면에 직접 접합하고 제2 전도성 상호연결 구조물을 제1 전도성 상호연결 구조물에 정합하는 단계를 추가로 포함하여, 제2 전도성 상호연결 구조물과 제1 전도성 상호연결 구조물이 오프셋 또는 오정렬될 때 제2 전도성 상호연결 구조물의 임의의 부분이 제1 배리어 계면과 접촉하지만 제1 기판과 접촉하지 않고 제1 전도성 상호연결 구조물의 임의의 부분이 제2 배리어 계면과 접촉하지만 제2 기판과 접촉하지 않도록 한다.
구현예에서, 공정은 제2 전도성 상호연결 구조물의 노출된 표면을 제1 전도성 상호연결 구조물의 노출된 표면에 직접 접합하는 단계를 포함한다. 일례로, 공정은 전도성 구조물들을 단일 전도성 상호연결부에 접합하기 위하여 고온 어닐링하는 단계를 포함한다.
다양한 구현예들 및 예들이 여기서 논의되지만, 개개의 구현예들 및 예들의 특징들 및 요소들을 조합함으로써 추가의 구현예들 및 예들이 가능할 수 있다.
결론
본 개시의 구현예들이 구조적 특징들 및/또는 방법론적 동작들에 특정한 언어로 설명되었지만, 구현예들은 반드시 설명된 특정 특징들 또는 동작들로 제한되지는 않는다는 것이 이해되어야 한다. 오히려, 특정 특징들 및 동작들은 예시적인 디바이스들 및 기술들을 구현하는 대표적인 형태들로서 개시된다.
본 문헌의 각각의 청구항은 별개의 실시예를 구성하며, 상이한 청구항들 및/또는 상이한 실시예들을 조합하는 실시예가 본 개시의 범위 내에 있고 본 개시의 검토 시에 당업자에게 명백할 것이다.

Claims (28)

  1. 마이크로전자 조립체로서,
    접합 표면을 갖는 제1 기판으로서, 상기 제1 기판은,
    제1 절연 재료로서, 상기 제1 절연 재료의 두께를 통해 적어도 부분적으로 연장되는 제1 공동 및 제2 공동을 갖는, 제1 절연 재료,
    상기 제1 공동 내에 적어도 부분적으로 배치된 제1 전도성 상호연결 구조물,
    상기 제2 공동 내에 적어도 부분적으로 배치된 제2 전도성 상호연결 구조물,
    상기 제1 절연 재료 상에 배치되고 상기 제1 전도성 상호연결 구조물 및 상기 제2 전도성 상호연결 구조물 사이에서 연장되는 매립된 배리어 계면 - 상기 매립된 배리어 계면은 상기 제1 전도성 상호연결 구조물의 두께보다 얇은 두께를 가짐 -, 및
    상기 매립된 배리어 계면 상에 있고 상기 제1 기판의 접합 표면을 적어도 부분적으로 한정하는 표면 접합 층을 포함하는 제1 기판; 및
    개재하는 접착제 없이 상기 제1 기판의 접합 표면에 직접 접합된 접합 표면을 갖는 제2 기판으로서, 상기 제2 기판은,
    제2 절연 재료로서, 상기 제2 절연 재료의 두께를 통해 적어도 부분적으로 연장되는 제3 공동을 갖는 제2 절연 재료, 및
    상기 제3 공동 내에 적어도 부분적으로 배치된 제3 전도성 상호연결 구조물 - 상기 제3 전도성 상호연결 구조물은 개재하는 접착제 없이 상기 제1 전도성 상호연결 구조물에 직접 접합됨 -을 포함하는 제2 기판을 포함하고,
    상기 매립된 배리어 계면은 상기 제3 전도성 상호연결 구조물의 재료가 상기 제1 절연 재료로 확산되는 것을 억제하는,
    마이크로전자 조립체.
  2. 제1항에 있어서,
    상기 매립된 배리어 계면은 상기 기판을 가로질러 연장되는, 마이크로전자 조립체.
  3. 제2항에 있어서,
    상기 매립된 배리어 계면은 상기 기판의 폭을 가로질러 연장되는, 마이크로전자 조립체.
  4. 제2항에 있어서,
    상기 매립된 배리어 계면은 상기 제1 전도성 상호연결 구조물 및 제2 전도성 상호연결 구조물을 포함하는 제1 전도성 상호연결 구조물의 그룹의 주연부를 둘러싸고 인접하는, 마이크로전자 조립체.
  5. 제2항에 있어서,
    상기 매립된 배리어 계면은 상기 기판의 전도성 상호연결 구조물의 영역을 가로질러 연장되고, 상기 매립된 배리어 계면이 없는 구역에 의해 둘러싸인, 마이크로전자 조립체.
  6. 제1항에 있어서,
    상기 매립된 배리어 계면은 상기 제1 전도성 상호연결 구조물의 주연부를 둘러싸고 인접하는, 마이크로전자 조립체.
  7. 제1항에 있어서,
    상기 제1 기판의 접합 표면은 질소 플라즈마 처리된 표면을 포함하는, 마이크로전자 조립체.
  8. 제1항에 있어서,
    상기 매립된 배리어 계면은 상기 제1 절연 재료와 상이하고 상기 표면 접합 층과 상이한 유전 재료를 포함하는, 마이크로전자 조립체.
  9. 제1항에 있어서,
    상기 제1 절연 재료 및 상기 제2 절연 재료는 산화규소를 포함하는, 마이크로전자 조립체.
  10. 제1항에 있어서,
    상기 제1 전도성 상호연결 구조물의 폭은 상기 제3 전도성 상호연결 구조물의 폭보다 좁은, 마이크로전자 조립체.
  11. 제1항에 있어서,
    상기 제1 절연 재료는 산화규소 재료를 포함하고, 상기 제3 전도성 상호연결 구조물의 재료는 구리 또는 구리 합금을 포함하는, 마이크로전자 조립체.
  12. 제1항에 있어서,
    상기 제2 기판은,
    상기 제2 기판의 접합 표면 아래에 매립된 제2 매립된 배리어 계면 - 상기 제2 매립된 배리어 계면은 제3 전도성 상호연결 구조물의 두께보다 얇은 두께를 가짐 -, 및
    상기 제2 매립된 배리어 계면 상에 형성된 제2 표면 접합 층 - 상기 제2 표면 접합층은 상기 제2 기판의 접합 표면을 적어도 부분적으로 한정함 -을 더 포함하는, 마이크로전자 조립체.
  13. 제12항에 있어서,
    상기 제2 기판은 상기 제3 전도성 상호연결 구조물로부터 측방향으로 이격된 제4 전도성 상호연결 구조물을 더 포함하고,
    상기 제4 전도성 상호연결 구조물은 상기 제2 전도성 상호연결 구조물에 직접 접합되는, 마이크로전자 조립체.
  14. 제13항에 있어서,
    상기 제2 매립된 배리어 계면은 상기 제3 전도성 상호연결 구조물 및 상기 제4 전도성 상호연결 구조물 사이에서 연장되는, 마이크로전자 조립체.
  15. 접합 표면을 갖는 기판으로서,
    제1 절연 재료로서, 상기 제1 절연 재료의 두께를 통해 적어도 부분적으로 연장되는 제1 공동 및 제2 공동을 갖는 제1 절연 재료;
    상기 제1 공동 내에 적어도 부분적으로 배치된 제1 전도성 상호연결 구조물;
    상기 제2 공동 내에 적어도 부분적으로 배치된 제2 전도성 상호연결 구조물; 및
    상기 제1 절연 재료 상에 배치되고 상기 제1 전도성 상호연결 구조물과 상기 제2 전도성 상호연결 구조물 사이에서 연장되는 매립된 배리어 계면 - 상기 매립된 배리어 계면은 상기 제1 전도성 상호연결 구조물의 두께보다 얇은 두께를 가지며, 상기 매립된 배리어 계면은 상기 접합 표면으로부터 이격되어 상기 제1 전도성 상호연결 구조물의 후면보다 상기 접합 표면에 더 가깝게 위치함 -을 포함하고,
    상기 기판의 접합 표면은 직접 결합을 위해 준비되고,
    상기 매립된 배리어 계면은 상기 접합 표면으로부터 상기 제1 절연 재료 내로의 전도성 재료의 확산을 억제하는, 접합 표면을 갖는 기판.
  16. 제15항에 있어서,
    상기 매립된 배리어 계면은 상기 기판을 가로질러 연장되는, 접합 표면을 갖는 기판.
  17. 제16항에 있어서,
    상기 매립된 배리어 계면은 상기 기판의 폭을 가로질러 연장되는, 접합 표면을 갖는 기판.
  18. 제16항에 있어서,
    상기 매립된 배리어 계면은 상기 제1 전도성 상호연결 구조물 및 제2 전도성 상호연결 구조물을 포함하는 제1 전도성 상호연결 구조물의 그룹의 주연부를 둘러싸고 인접하는, 접합 표면을 갖는 기판.
  19. 제16항에 있어서,
    상기 매립된 배리어 계면은 상기 기판의 전도성 상호연결 구조물 영역을 가로질러 연장되고, 상기 매립된 배리어 계면이 없는 영역에 의해 둘러싸인, 접합 표면을 갖는 기판.
  20. 제15항에 있어서,
    상기 기판의 접합 표면은 20nm 이하의 변동을 갖는 표면 토포그래피를 갖는, 접합 표면을 갖는 기판.
  21. 제20항에 있어서,
    상기 기판의 접합 표면은 10nm 이하의 변동을 갖는 표면 토포그래피를 갖는, 접합 표면을 갖는 기판.
  22. 제15항에 있어서,
    상기 제1 전도성 상호연결 구조물 및 상기 제2 전도성 상호연결 구조물로부터 측방향으로 이격된 제3 전도성 상호연결 구조물을 더 포함하는, 접합 표면을 갖는 기판.
  23. 제22항에 있어서,
    상기 매립된 배리어 계면은 상기 제2 전도성 상호연결 구조물 및 상기 제3 전도성 상호연결 구조물 사이에서 연장되어 인접하는, 접합 표면을 갖는 기판.
  24. 제15항에 있어서,
    상기 매립된 배리어 계면은 상기 제1 전도성 상호연결 구조물 및 상기 제2 전도성 상호연결 구조물의 주연부를 둘러싸는, 접합 표면을 갖는 기판.
  25. 제15항에 있어서,
    상기 제1 전도성 상호연결 구조물 및 상기 제2 전도성 상호연결 구조물은 상기 기판의 접합 표면에 대해 리세스되는, 접합 표면을 갖는 기판.
  26. 제15항에 있어서,
    상기 기판의 접합 표면은 질소 플라즈마 처리된 표면을 포함하는, 접합 표면을 갖는 기판.
  27. 제15항에 있어서,
    상기 기판의 절연 재료는 산화규소 재료를 포함하고, 상기 제1 전도성 상호연결 구조물의 재료는 구리 또는 구리 합금을 포함하는, 접합 표면을 갖는 기판.
  28. 접합 구조로서,
    제15항에 따른 기판, 및
    제2 기판을 포함하고, 상기 제2 기판은,
    제2 절연 재료, 및 개재하는 접착제 없이 상기 기판의 상기 제1 전도성 상호연결 구조물에 직접 접합된 제3 전도성 상호연결 구조물을 가지는, 접합 구조.
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