CN106298527B - Pmos晶体管及其形成方法 - Google Patents

Pmos晶体管及其形成方法 Download PDF

Info

Publication number
CN106298527B
CN106298527B CN201510292726.1A CN201510292726A CN106298527B CN 106298527 B CN106298527 B CN 106298527B CN 201510292726 A CN201510292726 A CN 201510292726A CN 106298527 B CN106298527 B CN 106298527B
Authority
CN
China
Prior art keywords
barrier layer
etching barrier
layer
pmos transistor
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510292726.1A
Other languages
English (en)
Other versions
CN106298527A (zh
Inventor
韩秋华
肖莉红
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510292726.1A priority Critical patent/CN106298527B/zh
Priority to US15/170,700 priority patent/US9741820B2/en
Publication of CN106298527A publication Critical patent/CN106298527A/zh
Application granted granted Critical
Publication of CN106298527B publication Critical patent/CN106298527B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种PMOS晶体管及其形成方法，包括：提供半导体衬底，所述半导体衬底表面具有伪栅极结构，在所述伪栅极结构两侧的半导体衬底中形成源漏区；形成中间层，所述中间层覆盖所述伪栅极结构和所述半导体衬底；在所述中间层表面形成多层堆叠的刻蚀阻挡层，并对每一层刻蚀阻挡层分别进行紫外线固化。所述PMOS晶体管及其形成方法，可以提高PMOS晶体管的性能和可靠性。

Description

PMOS晶体管及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种PMOS晶体管及其形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一，MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧的源漏区。
现有的MOS晶体管的制造技术中，通常首先在半导体衬底上形成栅介质层，在栅介质层上形成栅电极层，然后通过刻蚀栅介质层和栅电极层形成栅极结构，接着在栅极结构两侧的半导体衬底中离子注入形成源漏区，形成MOS晶体管。其中，所述栅介质层的材料通常为氧化物，如SiO2。
随着MOS晶体管集成度越来越高，MOS晶体管工作需要的电压和电流不断降低，晶体管开关的速度随之加快，随之对半导体工艺方面要求大幅度提高。因此，业界找到了替代SiO2的高介电常数材料(High-K Material)作为栅介质层，以更好的隔离栅极结构和MOS晶体管的其它部分，减少漏电。同时，为了与高K(K大于3.9)介电常数材料兼容，采用金属材料替代原有多晶硅作为栅电极层。高K栅介质层金属栅电极的MOS晶体管的漏电进一步降低，栅极驱动能力得以有效的改善。
但是，由于高K栅介质层与半导体衬底的界面具有大量的界面态，这些界面态在MOS晶体管的制作过程中会与氢形成不稳定的化学键，从而改变MOS晶体管的性能。尤其在PMOS晶体管中存在较为严重的负偏压温度不稳定性(NBTI，Negative Bias TemperatureInstability)效应。因此，现有技术形成的PMOS晶体管的性能和可靠性较差。
发明内容
本发明解决的问题是提供一种PMOS晶体管及其形成方法，提高PMOS晶体管的性能和可靠性。
为解决上述问题，本发明提供一种PMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有伪栅极结构；在所述伪栅极结构两侧的半导体衬底中形成源漏区；形成中间层，所述中间层覆盖所述伪栅极结构和所述半导体衬底；在所述中间层表面形成多层堆叠的刻蚀阻挡层，并对每一层刻蚀阻挡层分别进行紫外线固化。
可选的，所述中间层为含氟的SiON。
可选的，所述中间层的厚度为1nm～5nm。
可选的，采用等离子体增强化学气相沉积工艺形成所述中间层，形成所述中间层采用的气体为N2O、N2、SiF4和SiH4，N2O的流量为9000sccm～12000sccm，N2的流量为5000sccm～10000sccm，SiF4的流量为800sccm～1200sccm，SiH4的流量为800sccm～～1000sccm，沉积腔室的压强为2torr～4torr，射频功率为1500瓦～2000瓦，温度为300摄氏度～500摄氏度，沉积时间为5秒～100秒。
可选的，所述多层堆叠的刻蚀阻挡层的总厚度为10nm～20nm。
可选的，所述多层堆叠的刻蚀阻挡层中的每一层厚度相等。
可选的所述多层堆叠的刻蚀阻挡层的层数为2层～4层。
可选的，所述多层堆叠的刻蚀阻挡层的层数为两层，所述多层堆叠的刻蚀阻挡层包括位于所述中间层表面的第一刻蚀阻挡层和位于所述第一刻蚀阻挡层上的第二刻蚀阻挡层。
可选的，形成所述多层堆叠的刻蚀阻挡层的方法为：在所述中间层表面形成第一刻蚀阻挡层；对第一刻蚀阻挡层进行紫外线固化；在所述第一刻蚀阻挡层上形成第二刻蚀阻挡层；对第二刻蚀阻挡层进行紫外线固化。
可选的，所述第一刻蚀阻挡层和第二刻蚀阻挡层的材料为氮化硅。
可选的，在形成多层堆叠的刻蚀阻挡层的过程中，采用等离子体气相化学沉积工艺形成所述第一刻蚀阻挡层和第二刻蚀阻挡层，沉积气体为SiH4和N2，SiH4的流量为800sccm～～1000sccm，N2的流量为5000sccm～10000sccm，沉积腔室压强为2torr～4torr，射频功率为1500瓦～2000瓦，温度为300摄氏度～500摄氏度，沉积时间为5秒～100秒。
可选的，在形成多层堆叠的刻蚀阻挡层的过程中，对所述第一刻蚀阻挡层和第二刻蚀阻挡层进行紫外线固化的工艺参数为：固化温度为300摄氏度～400摄氏度，紫外光源波长为250nm～400nm，固化时间为1min～5min。
可选的，所述多层堆叠的刻蚀阻挡层的层数为三层，所述多层堆叠的刻蚀阻挡层包括位于所述中间层表面的第一刻蚀阻挡层、位于所述第一刻蚀阻挡层上的第二刻蚀阻挡层和位于所述第二刻蚀阻挡层上的第三刻蚀阻挡层。
可选的，形成所述多层堆叠的刻蚀阻挡层的方法为：在所述中间层表面形成第一刻蚀阻挡层；对第一刻蚀阻挡层进行紫外线固化；在所述第一刻蚀阻挡层上形成第二刻蚀阻挡层；对第二刻蚀阻挡层进行紫外线固化；在所述第二刻蚀阻挡层上形成第三刻蚀阻挡层；对第三刻蚀阻挡层进行紫外线固化。
可选的，所述第一刻蚀阻挡层、第二刻蚀阻挡层和第三刻蚀阻挡层的材料为氮化硅。
可选的，在形成多层堆叠的刻蚀阻挡层的过程中，采用等离子体气相化学沉积工艺形成所述第一刻蚀阻挡层、第二刻蚀阻挡层和第三刻蚀阻挡层，沉积气体为SiH4和N2，SiH4的流量为SiH4的流量为800sccm～～1000sccm，N2的流量为5000sccm～10000sccm，沉积腔室压强为2torr～4torr，射频功率为1500瓦～2000瓦，温度为300摄氏度～500摄氏度，沉积时间为3秒～70秒。
可选的，在形成多层堆叠的刻蚀阻挡层的过程中，对所述第一刻蚀阻挡层、第二刻蚀阻挡层和第三刻蚀阻挡层进行紫外线固化的工艺参数为：固化温度为300摄氏度～400摄氏度，紫外光源波长为250nm～400nm，固化时间为0.6min～3.5min。
可选的，还包括：形成所述源漏区后，形成金属硅化物层，所述金属硅化物层覆盖所述伪栅极结构和所述源漏区。
可选的，所述伪栅极结构包括位于半导体衬底表面的高K栅介质层和位于所述高K栅介质层上的多晶硅层；在中间层表面形成多层堆叠的刻蚀阻挡层，并对刻蚀阻挡层的每一层分别进行紫外线固化之后，还包括：在所述伪栅极结构两侧的半导体衬底上覆盖层间介质层；去除所述伪栅极结构中多晶硅层，形成沟槽；向所述沟槽中填充金属栅极形成金属栅极结构。
本发明还提供了一种采用上述方法所形成的PMOS晶体管，包括：半导体衬底，所述半导体衬底表面具有金属栅极结构；位于所述金属栅极结构两侧的半导体衬底中的源漏区；覆盖所述金属栅极结构侧壁和所述半导体衬底的中间层；位于所述中间层表面的多层堆叠的刻蚀阻挡层。
与现有技术相比，本发明具有以下优点：
本发明提供的PMOS晶体管的形成方法，由于形成中间层，所述中间层覆盖伪栅极结构和半导体衬底。所述中间层可以阻挡形成的刻蚀阻挡层中的氢扩散进入半导体衬底和高K栅介质层的界面，进而阻挡所述界面中形成不稳定的Si-H键，使得PMOS晶体管的负偏压温度不稳定性效应降低。
另外，在所述中间层表面形成了多层堆叠的刻蚀阻挡层，并对每一层刻蚀阻挡层分别进行紫外线固化。对所述刻蚀阻挡层进行紫外线固化可以使得刻蚀阻挡层中含有的Si-H键打断，并释放氢，降低了刻蚀阻挡层中氢的含量，而且所述刻蚀阻挡层具有多层堆叠结构，每一层刻蚀阻挡层形成之后进行紫外线固化，可以增强刻蚀阻挡层中氢释放的程度，且不会导致刻蚀阻挡层表面产生严重变形。从而降低了半导体衬底和高K栅介质层的界面中形成不稳定Si-H键的几率，有效的改善了PMOS晶体管的负偏压温度不稳定性效应。
进一步的，所述中间层的材料为含氟的SiON，以包含有N2O的前驱体气体形成的SiON对氢的扩散具有较强的阻隔能力，所述中间层中的氟通过扩散可以进入高K栅介质层中，氟在高K栅介质层的界面处形成稳定的氟化物化学键，如铪-氟键(Hf-F)和硅-氟键(Si-F)，替代不稳定的硅-氢键(Si-H)，避免了热激发的空穴和硅-氢键(Si-H)作用生成氢原子，减少悬挂键的存在，改善PMOS晶体管的负偏压温度不稳定性效应。
本发明提供的PMOS晶体管具有覆盖所述金属栅极结构侧壁和所述半导体衬底的中间层，位于所述中间层表面的多层堆叠的刻蚀阻挡层。所述中间层可以阻挡刻蚀阻挡层中的氢扩散进入半导体衬底和高K栅介质层的界面，进而阻挡所述界面中形成不稳定的Si-H键，另外，所述刻蚀阻挡层中氢的含量较少，使得氢扩散进入半导体衬底和高K栅介质层的界面的几率较少，且刻蚀阻挡层表面没有严重形变。所述PMOS晶体管中半导体衬底和高K栅介质层的界面中不稳定Si-H键较少，改善了所述PMOS晶体管的负偏压温度不稳定性。
附图说明
图1至图5是本发明一实施例中PMOS晶体管的形成过程的剖面结构示意图；
图6至图14为本发明另一实施例中PMOS晶体管的形成过程的剖面结构示意图。
具体实施方式
现有技术中形成的高K栅介质层金属栅极PMOS晶体管性能和可靠性较差。
图1至图5为本发明一实施例PMOS晶体管的形成过程的剖面结构示意图。
参考图1，提供半导体衬底100，在所述半导体衬底100表面形成伪栅极结构110。
所述伪栅极结构110包括位于半导体衬底100表面的高K栅介质层111以及位于高K栅介质层111表面的多晶硅层112。
所述半导体衬底100的材料为硅。
本实施例中，还包括在伪栅极结构110两侧形成侧墙(未图示)。
继续参考图1，在伪栅极结构110两侧的半导体衬底100上形成源漏区120。
参考图2，形成刻蚀阻挡层130，刻蚀阻挡层130覆盖伪栅极结构110和半导体衬底100。
所述刻蚀阻挡层130的材料为氮化硅。在后续工艺中需要刻蚀层间介质层以形成接触开口，刻蚀阻挡层130与后续半导体衬底100上形成的层间介质层相比具有较低的刻蚀速率，刻蚀阻挡层130可以防止过刻而保护刻蚀阻挡层130下方的PMOS晶体管结构表面。
采用等离子体化学气相沉积工艺形成刻蚀阻挡层130。
参考图3，在伪栅极结构110两侧的半导体衬底100上形成层间介质层140。
在半导体衬底100和伪栅极结构110上沉积层间介质材料层，对所述层间介质材料层进行平坦化工艺，直至暴露出伪栅极结构110的顶部表面，形成层间介质层140。
参考图4，去除伪栅极结构110中多晶硅层112，形成沟槽150。
参考图5，向沟槽150中填充金属栅极160。
研究发现，上述实施例中形成的PMOS依然存在性能差的原因在于：
所述高K栅介质层与所述半导体衬底的界面具有大量的界面态，这些界面态在PMOS晶体管的制作过程中会与氢形成不稳定的化学键，从而改变PMOS晶体管的性能。在PMOS晶体管中存在较为严重的负偏压温度不稳定性(NBTI，Negative Bias TemperatureInstability)效应。负偏压温度不稳定效应是PMOS晶体管在高温，强场及负栅压作用下表现出一系列电学参数退化的现象，如栅电流增大，阈值电压负方向漂移，亚阈值斜率减小等现象。
负偏压温度不稳定性效应的产生主要是由于PMOS晶体管在高温和负栅压的作用下反型层的空穴受到激发，隧穿到所述半导体衬底和所述高K栅介质层的界面，由于该界面存在大量的Si-H键，热激发的空穴与Si-H键作用生成氢原子，从而在界面留下悬挂键，由于氢原子不稳定，两个氢原子会结合形成氢气并将氢气释放，引起阈值电压的负向漂移。
上述实施例中，在沉积刻蚀阻挡层的过程中，沉积气体气相中存在大量的基态和激发态的反应分子、原子和离子，造成反应过程的复杂性，刻蚀阻挡层中含有的硅原子和氮原子的比值随着不同的沉积条件而变化，偏离正常的化学计量比，所述刻蚀阻挡层中除了Si-N键外，还有大量的Si-H键、N-H键及硅悬挂键，刻蚀阻挡层中含有大量的氢，另外环境中的水汽也会增加刻蚀阻挡层中氢的含量，刻蚀阻挡层中的氢会扩散进入硅和高K栅介质层的界面，使得该界面形成更多不稳定的Si-H键，增加了PMOS晶体管的负偏压不稳定效应。
为了减小PMOS晶体管的负偏压温度不稳定效应，可以采用减小所述刻蚀阻挡层的厚度来减小刻蚀阻挡层中氢的含量，从而减小PMOS晶体管的负偏压温度不稳定效应，但是这会降低所述刻蚀阻挡层对沟道的应力作用，影响PMOS晶体管的性能。
因此，在上述实施例中形成PMOS晶体管存在较为严重的负偏压温度不稳定性效应。
本发明提供了另一实施例的PMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有伪栅极结构；在所述伪栅极结构两侧的半导体衬底中形成源漏区；形成中间层，所述中间层覆盖所述伪栅极结构和所述半导体衬底；在所述中间层表面形成多层堆叠的刻蚀阻挡层，并对每一层刻蚀阻挡层分别进行紫外线固化。
由于形成中间层，所述中间层覆盖伪栅极结构和半导体衬底。所述中间层可以阻挡形成的刻蚀阻挡层中的氢扩散进入半导体衬底和高K栅介质层的界面，进而阻挡所述界面中形成不稳定的Si-H键，使得PMOS晶体管的负偏压温度不稳定性效应降低。
另外，在所述中间层表面形成了多层堆叠的刻蚀阻挡层，并对每一层刻蚀阻挡层分别进行紫外线固化。对所述刻蚀阻挡层进行紫外线固化可以使得刻蚀阻挡层中含有的Si-H键打断，并释放氢，降低了刻蚀阻挡层中氢的含量，而且所述刻蚀阻挡层具有多层堆叠结构，每一层刻蚀阻挡层形成之后进行紫外线固化，可以增强刻蚀阻挡层中氢释放的程度，且不会导致刻蚀阻挡层表面产生严重变形。从而降低了半导体衬底和高K栅介质层的界面中形成不稳定Si-H键的几率，有效的改善了PMOS晶体管的负偏压温度不稳定性效应。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图6，提供半导体衬底200，半导体衬底200表面具有伪栅极结构210。
所述半导体衬底200可以是单晶硅，多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；所述半导体衬底200可以是体材料也可以是复合结构如绝缘体上硅；所述半导体衬底200还可以是其它半导体材料，这里不再一一举例。本实施例中，所述半导体衬底200是硅衬底。
伪栅极结构210包括位于半导体衬底200表面的伪栅介质层211和位于伪栅介质层211上的伪栅电极层212。
本实施例中，伪栅介质层211为高K栅介质层，伪栅电极层212为多晶硅层，在后续工艺中需要去除伪栅电极层212形成凹槽，在该凹槽中填充金属栅电极层，形成金属栅极结构。
在另一实施例中，伪栅介质层211为氧化硅，伪栅电极层212为多晶硅层，在后续工艺中需要去除伪栅介质层211和伪栅电极层212形成凹槽，在该凹槽中填充高K栅介质层和金属栅电极层，形成金属栅极结构。
形成伪栅极结构210的方法为：采用沉积工艺在半导体衬底200上沉积伪栅介质材料层和伪栅电极材料层，在所述伪栅电极材料层表面形成图形化的掩膜层，所述图形化的掩膜层定义形成的伪栅极结构210的位置，以图形化的掩膜层为掩膜刻蚀所述伪栅介质材料层和伪栅电极材料层，形成伪栅极结构210。
所述高K栅介质层的材料为HfO2、HfSiON、HfAlO2、HfSiO4、ZrO2、Al2O3或La2O3，其它介电常数高于二氧化硅介电常数的材质亦在本发明的思想范围内。本实施例中，伪栅介质层211的材料为HfO2。
本实施例中，还包括：在伪栅极结构210两侧形成侧墙(未图示)。所述侧墙可以作为后续进行源漏区离子注入的掩膜，保护伪栅极结构210。
本实施例中，还包括：在半导体衬底200内形成浅沟槽隔离结构(未标示)，所述浅沟槽隔离结构隔离相邻的有源区。
所述半导体衬底200还可以掺杂N型离子，用于调节PMOS晶体管的阈值电压。
参考图6，在伪栅极结构210两侧的半导体衬底200中形成源漏区220。
本实施例中，以伪栅极结构210和侧墙(未图示)为掩膜，在伪栅极结构210两侧的半导体衬底200内注入杂质离子，形成源漏区220。
本实施例中，源漏区220中掺杂离子采用的是P型离子，例如B，In等。
在其它实施例中，可以采用嵌入式源漏区，具体的，形成所述嵌入式源漏区的过程包括：形成覆盖所述伪栅极结构和部分半导体衬底的掩膜层，所述掩膜层暴露出所述伪栅极结构两侧的半导体衬底；以所述掩膜层为掩膜，采用各向异性干法刻蚀工艺刻蚀所述半导体衬底，形成开口，在开口中填充SiGe材料，在SiGe材料中进行P型离子注入，形成嵌入式源漏区。所述嵌入式源漏区可以在PMOS晶体管的沟道区域引入应力，提高晶体管的性能。
本实施例中，在形成源漏区220后进行退火处理，激活掺杂离子和消除注入缺陷。
形成源漏区220后，还可以形成金属硅化物层(未图示)，所述金属硅化物层(未图示)覆盖伪栅极结构210和源漏区220。
所述金属硅化物的导电性能介于金属与硅之间，可以降低后续工艺中形成的导电插塞与源漏区220的接触电阻。
参考图7，形成中间层230，中间层230覆盖伪栅极结构210和半导体衬底200。
本实施例中，中间层230的材料为含氟的SiON。
中间层230的厚度为1nm～5nm。
采用沉积工艺，如等离子体气相化学沉积工艺或低压化学气相沉积工艺沉积中间层230，中间层230覆盖伪栅极结构210和半导体衬底200。本实施例中采用等离子体化学气相沉积工艺形成中间层230。
本实施例中，采用等离子体增强化学气相沉积工艺形成所述中间层的具体工艺参数为：形成所述中间层采用的气体为N2O、N2、SiF4和SiH4，N2O的流量为9000sccm～12000sccm，N2的流量为5000sccm～10000sccm，SiF4的流量为800sccm～1200sccm，SiH4的流量为800sccm～～1000sccm，沉积腔室的压强为2torr～4torr，射频功率为1500瓦～2000瓦，温度为300摄氏度～500摄氏度，沉积时间为5秒～100秒。
本实施例中，采用包含N2O的气体沉积形成含氟的SiON后，对形成的结构取样得到样品1，对样品1进行核反应分析(NRA)，参考图8，图8为在核反应分析(NRA)中，通过扩散氢元素到该结构测得的氢元素在样品1表面和近表面的吸收情况，横坐标代表样品1的横截面深度(Thickness by NRA)，纵坐标反应氢元素的吸收值(NRA signal(arb.unit))，图8中，用Ps1和Pn1分别表示样品1在表面和近表面的氢元素的吸曲线，为了分析样品1在硅衬底和高K栅介质层界面位置(界面位置Ⅰ)的氢元素的分布状况，将Pn1曲线分解为近界面处的曲线Pn11和界面位置I的曲线Pn12。
在另一实施例中，采用等离子体增强化学气相沉积工艺形成所述中间层的具体工艺参数为：形成所述中间层采用的气体为NO、N2、SiF4和SiH4，NO的流量为9000sccm～12000sccm，N2的流量为5000sccm～10000sccm，SiF4的流量为800sccm～1200sccm，SiH4的流量为800sccm～～1000sccm，沉积腔室的压强为2torr～4torr，射频功率为1500瓦～2000瓦，温度为300摄氏度～500摄氏度，沉积时间为5秒～100秒。
采用包含NO的气体沉积形成含氟的SiON后，对形成的结构取样得到样品2，对样品2进行核反应分析(NRA)，参考图9，图9为在核反应分析(NRA)中，通过扩散氢元素到样品2测得的氢元素在样品表面和近表面的吸收情况，横坐标代表样品2的横截面深度(Thicknessby NRA)，纵坐标反应氢元素的吸收值(NRA signal(arb.unit))，图9中，用Ps2和Pn2分别表示样品2在表面和近表面的氢元素的吸曲线，为了分析样品2在硅衬底和高K栅介质层界面位置(界面位置Ⅱ)的氢元素的分布状况，将Pn2曲线分解为近界面处的曲线Pn21和界面位置Ⅱ的曲线Pn22。
结合参考图8和图9，对比Pn11、Pn12和Pn21、Pn22，分析得到，在样品1中氢元素主要分布在界面位置I处，在样品2中氢元素主要分布在接近界面位置Ⅱ的地方，所以采用包含有N2O的气体形成的SiON对氢的扩散阻隔能力强于采用包含有NO的气体形成的SiON对氢的扩散阻隔能力。
进一步的，SiON中含有氟，氟通过扩散可以进入高K栅介质层211中，氟在高K栅介质层211的界面处形成稳定的氟化物化学键，如铪-氟键(Hf-F)和硅-氟键(Si-F)，替代不稳定的硅-氢键(Si-H)，避免了热激发的空穴和硅-氢键(Si-H)作用生成氢原子，减少悬挂键的存在，进而减小阈值电压的漂移，改善PMOS晶体管的负偏压温度不稳定性效应。
参考图10和图11，在中间层230表面形成多层堆叠的刻蚀阻挡层240，并对每一层刻蚀阻挡层240分别进行紫外线固化。
刻蚀阻挡层240的材料包括氮化硅、氮氧化硅、氮碳化硅。
刻蚀阻挡层240的总厚度为10nm～20nm。
在本实施例中，参考图10，刻蚀阻挡层240的层数为两层，形成刻蚀阻挡层240的过程为：在中间层230表面形成第一刻蚀阻挡层241；对第一刻蚀阻挡层241进行紫外线固化；在第一刻蚀阻挡层241上形成第二刻蚀阻挡层242；对第二刻蚀阻挡层242进行紫外线固化。
本实施例中，刻蚀阻挡层240的材料为氮化硅。
形成第一刻蚀阻挡层241和第二刻蚀阻挡层242采用的工艺为沉积工艺，如等离子体气相化学沉积、原子层沉积工艺或低压化学气相沉积工艺，本实施例中，采用等离子体气相化学沉积工艺沉积第一刻蚀阻挡层241和第二刻蚀阻挡层242，具体的工艺参数为，沉积气体为SiH4和N2，SiH4的流量为800sccm～～1000sccm，N2的流量为5000sccm～10000sccm，沉积腔室压强为2torr～4torr，射频功率为1500瓦～2000瓦，温度为300摄氏度～500摄氏度，沉积时间为5秒～100秒。
对第一刻蚀阻挡层241和第二刻蚀阻挡层242进行紫外线固化的工艺参数为：固化温度为300摄氏度～400摄氏度，紫外光源波长为250nm～400nm，固化时间为1min～5min。
第一刻蚀阻挡层241和第二刻蚀阻挡层242的厚度可以相等或不等，在本实施例中，第一刻蚀阻挡层241和第二刻蚀阻挡层242的厚度相等。
在另一实施例中，参考图11，刻蚀阻挡层240的层数为三层，刻蚀阻挡层240包括位于中间层230上的第一刻蚀阻挡层241、位于第一刻蚀阻挡层241上的第二刻蚀阻挡层242和位于第二刻蚀阻挡层242上的第三刻蚀阻挡层243。
形成刻蚀阻挡层240的过程为：在中间层230表面形成第一刻蚀阻挡层241；对第一刻蚀阻挡层241进行紫外线固化；在第一刻蚀阻挡层241上形成第二刻蚀阻挡层242；对第二刻蚀阻挡层242进行紫外线固化；在第二刻蚀阻挡层241上形成第三刻蚀阻挡层242；对第三刻蚀阻挡层242进行紫外线固化。
刻蚀阻挡层240的材料为氮化硅。
形成第一刻蚀阻挡层241、第二刻蚀阻挡层242和第三刻蚀阻挡层243采用的工艺为沉积工艺，如等离子体气相化学沉积、原子层沉积工艺或低压化学气相沉积工艺，本实施例中，采用等离子体气相化学沉积工艺沉积第一刻蚀阻挡层241、第二刻蚀阻挡层242和第三刻蚀阻挡层243，具体的工艺参数为，沉积气体为SiH4和N2，SiH4的流量为SiH4的流量为800sccm～～1000sccm，N2的流量为5000sccm～10000sccm，沉积腔室压强为2torr～4torr，射频功率为1500瓦～2000瓦，温度为300摄氏度～500摄氏度，沉积时间为3秒～70秒。
所述第一刻蚀阻挡层241、第二刻蚀阻挡层242和第三刻蚀阻挡层243的厚度可以相等或不等。
选择所述第一刻蚀阻挡层241、第二刻蚀阻挡层242和第三刻蚀阻挡层243的厚度相等。
对所述第一刻蚀阻挡层241、第二刻蚀阻挡层242和第三刻蚀阻挡层243进行紫外线固化的工艺参数为：固化温度为300摄氏度～400摄氏度，紫外光源波长为250nm～400nm，固化时间为0.6min～3.5min。
在沉积第一刻蚀阻挡层241、第二刻蚀阻挡层242和第三刻蚀阻挡层243的过程中，沉积气体气相中存在大量的基态和激发态的反应分子、原子和离子，造成反应过程的复杂性，第一刻蚀阻挡层241、第二刻蚀阻挡层242和第三刻蚀阻挡层243中含有的硅原子和氮原子的比值随着不同的沉积条件而变化，偏离正常的化学计量比，第一刻蚀阻挡层241、第二刻蚀阻挡层242和第三刻蚀阻挡层243中除了Si-N键外，还有大量的Si-H键、N-H键及硅悬挂键，即第一刻蚀阻挡层241、第二刻蚀阻挡层242和第三刻蚀阻挡层243含有大量的氢，另外环境中的水汽也会增加氢的含量，第一刻蚀阻挡层241、第二刻蚀阻挡层242和第三刻蚀阻挡层243中的氢会扩散进入硅和高K栅介质层的界面，使得该界面形成更多不稳定的Si-H键，增加了PMOS晶体管的负偏压不稳定效应。由于在沉积第一刻蚀阻挡层241、第二刻蚀阻挡层242和第三刻蚀阻挡层243后都进行紫外线固化，可以使得第一刻蚀阻挡层241、第二刻蚀阻挡层242和第三刻蚀阻挡层243中含有的Si-H键打断，并释放氢，有效的释放了每一层刻蚀阻挡层240中的氢，从而降低了硅衬底和高K栅介质层的界面中形成不稳定Si-H键的几率，有效的改善了PMOS晶体管的负偏压温度不稳定性效应。
需要说明的是，如果采用减小刻蚀阻挡层的厚度来减小刻蚀阻挡层中氢的含量，会降低刻蚀阻挡层对沟道的应力作用，影响PMOS晶体管的性能。在刻蚀阻挡层厚度范围一定的情况下，且假设刻蚀阻挡层没有多层堆叠的结构，对刻蚀阻挡层进行紫外线固化的时间和温度会受到限制，表现在如果增加紫外线固化的时间和温度会导致刻蚀阻挡层薄膜表面严重变形，故不能通过增加紫外线固化的时间和温度来增加刻蚀阻挡层中氢释放的程度。
由于刻蚀阻挡层240为多层堆叠的刻蚀阻挡层240，并在每一层刻蚀阻挡层240形成后分别进行紫外线固化，有效的增加了对刻蚀阻挡层240中氢的释放程度，且不会导致刻蚀阻挡层240表面产生严重变形。
另外，需要说明的是，可以根据实际需要选择合适的刻蚀阻挡层240的层数，层数越多，其中含有的氢在后续固化的过程中释放的越多，刻蚀阻挡层240中含有的氢越少，有利于改善PMOS晶体管的负偏压温度不稳定性效应。但是为了兼顾生产效率和产品性能，选择刻蚀阻挡层240的层数为2层～4层。
本实施例中，在所述中间层表面形成所述多层堆叠的刻蚀阻挡层，并对每一层刻蚀阻挡层分别进行紫外线固化之后，还包括以下步骤：在所述伪栅极结构两侧的半导体衬底上覆盖层间介质层；去除所述伪栅极结构中多晶硅层，形成沟槽；向所述沟槽中填充金属栅极形成金属栅极结构。
参考图12，在伪栅极结构210两侧的半导体衬底200上形成层间介质层250。
在半导体衬底200和伪栅极结构210上沉积层间介质材料层，对所述层间介质材料层进行平坦化工艺，直至暴露出伪栅极结构210的顶部表面，形成层间介质层250。
层间介质层250可以采用氧化硅、氮氧化硅、氮化硅等材料。本实施例中，层间介质层250为氧化硅。
参考图13，去除伪栅极结构210(参考图12)中多晶硅层212(参考图12)，形成沟槽260。
所述去除多晶硅层212的方法可以是湿刻和干刻。
本实施例中，采用干法刻蚀去除多晶硅层212，刻蚀气体包括HBr，其作为主要的刻蚀气体，刻蚀气体还包括补充气体O2或Ar，以提高刻蚀的品质。
参考图14，向沟槽260(参考图13)中填充金属栅极272形成金属栅极结构270。
所述金属栅极272通过沉积多个薄膜堆栈形成。所述薄膜包括功函数层和金属栅电极层。所述功函数层的材料为Ti、Ta、TiN、TaN、TiAl、TaSiN、TiSiN、TiAlN或TaAlN。所述功函数层用来调节PMOS晶体管的功函数，降低PMOS晶体管的阈值电压，降低功耗。所述功函数层可以采用化学气相沉积或物理气相沉积工艺用沉积工艺形成。所述栅电极层为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。所述栅电极层采用物理气相沉积或化学气相沉积工艺，在所述功函数层表面形成栅电极层。所述金属栅极结构270包括位于半导体衬底200上的高K栅介质层271和位于高K栅介质层271上的金属栅极272。
需要说明的是，本实施例金属栅极272中的高K栅介质层271和伪栅介质层211为同一层。金属栅极结构270也可以采用去除伪栅极结构210后重新形成高K栅介质层271和金属栅极272，重新形成的高K栅介质层271和金属栅极272构成金属栅极结构272。
本发明又一实施例提供了一种PMOS晶体管,所述PMOS晶体管由上述方法形成，包括：半导体衬底，所述半导体衬底表面具有金属栅极结构；位于所述金属栅极结构两侧的半导体衬底中的源漏区；覆盖所述金属栅极结构侧壁和所述半导体衬底的中间层；位于所述中间层表面的多层堆叠的刻蚀阻挡层。
请继续参考图14，所述PMOS晶体管包括：半导体衬底200，半导体衬底200表面具有金属栅极结构270；位于金属栅极结构270两侧的半导体衬底200中的源漏区220；覆盖金属栅极结构270侧壁和半导体衬底200的中间层230；位于中间层230表面的多层堆叠的刻蚀阻挡层240。
所述金属栅极结构270结构包括位于半导体衬底200上的金属栅介质层271和位于金属栅介质层271上的金属栅极272。
所述中间层230为含氟的SiON。
本发明提供的PMOS晶体管具有覆盖所述金属栅极结构侧壁和所述半导体衬底的中间层，位于所述中间层表面的多层堆叠的刻蚀阻挡层。所述中间层可以阻挡刻蚀阻挡层中的氢扩散进入半导体衬底和高K栅介质层的界面，进而阻挡所述界面中形成不稳定的Si-H键，另外，所述刻蚀阻挡层中氢的含量较少，使得氢扩散进入半导体衬底和高K栅介质层的界面的几率较少，且刻蚀阻挡层表面没有严重形变。所述PMOS晶体管中半导体衬底和高K栅介质层的界面中不稳定Si-H键较少，改善了所述PMOS晶体管的负偏压温度不稳定性。
综上所述，本发明提供具有以下有益效果：
本发明提供的PMOS晶体管的形成方法，由于形成了中间层，所述中间层覆盖伪栅极结构和半导体衬底。所述中间层可以阻挡形成的刻蚀阻挡层中的氢扩散进入半导体衬底和高K栅介质层的界面，进而阻挡所述界面中形成不稳定的Si-H键，使得PMOS晶体管的负偏压温度不稳定性效应降低。
另外，在所述中间层表面形成了多层堆叠的刻蚀阻挡层，并对每一层刻蚀阻挡层分别进行紫外线固化。对所述刻蚀阻挡层进行紫外线固化可以使得刻蚀阻挡层中含有的Si-H键打断，并释放氢，降低了刻蚀阻挡层中氢的含量，而且所述刻蚀阻挡层具有多层堆叠结构，每一层刻蚀阻挡层形成之后进行紫外线固化，可以增强刻蚀阻挡层中氢释放的程度，且不会导致刻蚀阻挡层表面产生严重变形。从而降低了半导体衬底和高K栅介质层的界面中形成不稳定Si-H键的几率，有效的改善了PMOS晶体管的负偏压温度不稳定性效应。
进一步的，所述中间层的材料为含氟的SiON，以包含有N2O的所述前驱体气体形成的SiON对氢的扩散具有较强的阻隔能力，所述中间层中的氟通过扩散可以进入高K栅介质层中，氟在高K栅介质层的界面处形成稳定的氟化物化学键，如铪-氟键(Hf-F)和硅-氟键(Si-F)，替代不稳定的硅-氢键(Si-H)，避免了热激发的空穴和硅-氢键(Si-H)作用生成氢原子，减少悬挂键的存在，进而减小阈值电压的漂移，改善PMOS晶体管的负偏压温度不稳定性效应。
本发明提供的PMOS晶体管具有覆盖所述金属栅极结构侧壁和所述半导体衬底的中间层，位于所述中间层表面的多层堆叠的刻蚀阻挡层。所述中间层可以阻挡刻蚀阻挡层中的氢扩散进入半导体衬底和高K栅介质层的界面，进而阻挡所述界面中形成不稳定的Si-H键，另外，所述刻蚀阻挡层中氢的含量较少，使得氢扩散进入半导体衬底和高K栅介质层的界面的几率较少，且刻蚀阻挡层表面没有严重形变。所述PMOS晶体管中半导体衬底和高K栅介质层的界面中不稳定Si-H键较少，改善了所述PMOS晶体管的负偏压温度不稳定性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种PMOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有伪栅极结构，所述伪栅极结构包括位于半导体衬底表面的高K栅介质层；
在所述伪栅极结构两侧的半导体衬底中形成源漏区；
形成中间层，所述中间层覆盖所述伪栅极结构和所述半导体衬底；
在所述中间层表面形成多层堆叠的刻蚀阻挡层，并对每一层刻蚀阻挡层分别进行紫外线固化；
所述中间层用于阻挡刻蚀阻挡层中的氢扩散进入半导体衬底和高K栅介质层的界面。
2.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述中间层为含氟的SiON。
3.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述中间层的厚度为1nm～5nm。
4.根据权利要求2所述的PMOS晶体管的形成方法，其特征在于，采用等离子体增强化学气相沉积工艺形成所述中间层，形成所述中间层采用的气体为N2O、N2、SiF4和SiH4，N2O的流量为9000sccm～12000sccm，N2的流量为5000sccm～10000sccm，SiF4的流量为800sccm～1200sccm，SiH4的流量为800sccm～～1000sccm，沉积腔室的压强为2torr～4torr，射频功率为1500瓦～2000瓦，温度为300摄氏度～500摄氏度，沉积时间为5秒～100秒。
5.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述多层堆叠的刻蚀阻挡层的总厚度为10nm～20nm。
6.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述多层堆叠的刻蚀阻挡层中的每一层厚度相等。
7.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述多层堆叠的刻蚀阻挡层的层数为2层～4层。
8.根据权利要求7所述的PMOS晶体管的形成方法，其特征在于，所述多层堆叠的刻蚀阻挡层的层数为两层，所述多层堆叠的刻蚀阻挡层包括位于所述中间层表面的第一刻蚀阻挡层和位于所述第一刻蚀阻挡层上的第二刻蚀阻挡层。
9.根据权利要求8所述的PMOS晶体管的形成方法，其特征在于，形成所述多层堆叠的刻蚀阻挡层的方法为：在所述中间层表面形成第一刻蚀阻挡层；对第一刻蚀阻挡层进行紫外线固化；在所述第一刻蚀阻挡层上形成第二刻蚀阻挡层；对第二刻蚀阻挡层进行紫外线固化。
10.根据权利要求9所述的PMOS晶体管的形成方法，其特征在于，所述第一刻蚀阻挡层和第二刻蚀阻挡层的材料为氮化硅。
11.根据权利要求10所述的PMOS晶体管的形成方法，其特征在于，在形成多层堆叠的刻蚀阻挡层的过程中，采用等离子体气相化学沉积工艺形成所述第一刻蚀阻挡层和第二刻蚀阻挡层，沉积气体为SiH4和N2，SiH4的流量为800sccm～～1000sccm，N2的流量为5000sccm～10000sccm，沉积腔室压强为2torr～4torr，射频功率为1500瓦～2000瓦，温度为300摄氏度～500摄氏度，沉积时间为5秒～100秒。
12.根据权利要求10所述的PMOS晶体管的形成方法，其特征在于，在形成多层堆叠的刻蚀阻挡层的过程中，对所述第一刻蚀阻挡层和第二刻蚀阻挡层进行紫外线固化的工艺参数为：固化温度为300摄氏度～400摄氏度，紫外光源波长为250nm～400nm，固化时间为1min～5min。
13.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述多层堆叠的刻蚀阻挡层的层数为三层，所述多层堆叠的刻蚀阻挡层包括位于所述中间层表面的第一刻蚀阻挡层、位于所述第一刻蚀阻挡层上的第二刻蚀阻挡层和位于所述第二刻蚀阻挡层上的第三刻蚀阻挡层。
14.根据权利要求13所述的PMOS晶体管的形成方法，其特征在于，形成所述多层堆叠的刻蚀阻挡层的方法为：在所述中间层表面形成第一刻蚀阻挡层；对第一刻蚀阻挡层进行紫外线固化；在所述第一刻蚀阻挡层上形成第二刻蚀阻挡层；对第二刻蚀阻挡层进行紫外线固化；在所述第二刻蚀阻挡层上形成第三刻蚀阻挡层；对第三刻蚀阻挡层进行紫外线固化。
15.根据权利要求14所述的PMOS晶体管的形成方法，其特征在于，所述第一刻蚀阻挡层、第二刻蚀阻挡层和第三刻蚀阻挡层的材料为氮化硅。
16.根据权利要求15所述的PMOS晶体管的形成方法，其特征在于，在形成多层堆叠的刻蚀阻挡层的过程中，采用等离子体气相化学沉积工艺形成所述第一刻蚀阻挡层、第二刻蚀阻挡层和第三刻蚀阻挡层，沉积气体为SiH4和N2，SiH4的流量为SiH4的流量为800sccm～～1000sccm，N2的流量为5000sccm～10000sccm，沉积腔室压强为2torr～4torr，射频功率为1500瓦～2000瓦，温度为300摄氏度～500摄氏度，沉积时间为3秒～70秒。
17.根据权利要求15所述的PMOS晶体管的形成方法，其特征在于，在形成多层堆叠的刻蚀阻挡层的过程中，对所述第一刻蚀阻挡层、第二刻蚀阻挡层和第三刻蚀阻挡层进行紫外线固化的工艺参数为：固化温度为300摄氏度～400摄氏度，紫外光源波长为250nm～400nm，固化时间为0.6min～3.5min。
18.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，还包括：
形成所述源漏区后，形成金属硅化物层，所述金属硅化物层覆盖所述伪栅极结构和所述源漏区。
19.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述伪栅极结构包括位于半导体衬底表面的高K栅介质层和位于所述高K栅介质层上的多晶硅层；在中间层表面形成多层堆叠的刻蚀阻挡层，并对刻蚀阻挡层的每一层分别进行紫外线固化之后，还包括：
在所述伪栅极结构两侧的半导体衬底上覆盖层间介质层；
去除所述伪栅极结构中多晶硅层，形成沟槽；
向所述沟槽中填充金属栅极形成金属栅极结构。
20.根据权利要求1至19中任意一项形成的PMOS晶体管，其特征在于，包括：半导体衬底，所述半导体衬底表面具有金属栅极结构；位于所述金属栅极结构两侧的半导体衬底中的源漏区；覆盖所述金属栅极结构侧壁和所述半导体衬底的中间层；位于所述中间层表面的多层堆叠的刻蚀阻挡层。
CN201510292726.1A 2015-06-01 2015-06-01 Pmos晶体管及其形成方法 Active CN106298527B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201510292726.1A CN106298527B (zh) 2015-06-01 2015-06-01 Pmos晶体管及其形成方法
US15/170,700 US9741820B2 (en) 2015-06-01 2016-06-01 PMOS transistor and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510292726.1A CN106298527B (zh) 2015-06-01 2015-06-01 Pmos晶体管及其形成方法

Publications (2)

Publication Number Publication Date
CN106298527A CN106298527A (zh) 2017-01-04
CN106298527B true CN106298527B (zh) 2019-07-30

Family

ID=57399099

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510292726.1A Active CN106298527B (zh) 2015-06-01 2015-06-01 Pmos晶体管及其形成方法

Country Status (2)

Country Link
US (1) US9741820B2 (zh)
CN (1) CN106298527B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI713117B (zh) * 2017-01-05 2020-12-11 聯華電子股份有限公司 製作金屬閘極結構的方法
US10727055B2 (en) * 2017-02-10 2020-07-28 International Business Machines Corporation Method to increase the lithographic process window of extreme ultra violet negative tone development resists
US11031285B2 (en) * 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
CN107910298A (zh) * 2017-11-09 2018-04-13 中国科学院微电子研究所 半导体cmos器件的制作方法
US10332746B1 (en) * 2018-03-14 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Post UV cure for gapfill improvement
CN114411121A (zh) * 2021-12-13 2022-04-29 江苏鲁汶仪器有限公司 制备分布式阻挡层的方法及其分布式阻挡层

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720213B1 (en) * 2003-01-15 2004-04-13 International Business Machines Corporation Low-K gate spacers by fluorine implantation
CN101496145A (zh) * 2006-06-20 2009-07-29 应用材料股份有限公司 利用原位氮等离子体处理及非原位紫外光固化来增加氮化硅拉伸应力的方法
CN102214693A (zh) * 2010-04-09 2011-10-12 台湾积体电路制造股份有限公司 半导体装置
CN102856178A (zh) * 2011-06-29 2013-01-02 中芯国际集成电路制造(上海)有限公司 金属栅极和mos晶体管的形成方法
CN104051527A (zh) * 2013-03-11 2014-09-17 台湾积体电路制造股份有限公司 半导体器件结构及其形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6797646B2 (en) * 2001-01-12 2004-09-28 Applied Materials Inc. Method of nitrogen doping of fluorinated silicate glass (FSG) while removing the photoresist layer
TW521328B (en) * 2001-11-19 2003-02-21 United Microelectronics Corp Fabrication method of metal oxide semiconductor transistor
KR100790237B1 (ko) * 2005-12-29 2008-01-02 매그나칩 반도체 유한회사 이미지 센서의 금속배선 형성방법
US8114484B2 (en) * 2007-07-19 2012-02-14 Applied Materials, Inc. Plasma enhanced chemical vapor deposition technology for large-size processing
US8114722B2 (en) * 2007-08-24 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8299508B2 (en) * 2009-08-07 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS structure with multiple spacers

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720213B1 (en) * 2003-01-15 2004-04-13 International Business Machines Corporation Low-K gate spacers by fluorine implantation
CN101496145A (zh) * 2006-06-20 2009-07-29 应用材料股份有限公司 利用原位氮等离子体处理及非原位紫外光固化来增加氮化硅拉伸应力的方法
CN102214693A (zh) * 2010-04-09 2011-10-12 台湾积体电路制造股份有限公司 半导体装置
CN102856178A (zh) * 2011-06-29 2013-01-02 中芯国际集成电路制造(上海)有限公司 金属栅极和mos晶体管的形成方法
CN104051527A (zh) * 2013-03-11 2014-09-17 台湾积体电路制造股份有限公司 半导体器件结构及其形成方法

Also Published As

Publication number Publication date
CN106298527A (zh) 2017-01-04
US20160351686A1 (en) 2016-12-01
US9741820B2 (en) 2017-08-22

Similar Documents

Publication Publication Date Title
US10439040B2 (en) Methods to enhance effective work function of mid-gap metal by incorporating oxygen and hydrogen at a low thermal budget
CN106298527B (zh) Pmos晶体管及其形成方法
US9911613B2 (en) Method of fabricating a charge-trapping gate stack using a CMOS process flow
US9397009B2 (en) Structure and method for metal gate stack oxygen concentration control using an oxygen diffusion barrier layer and a sacrificial oxygen gettering layer
US9040404B2 (en) Replacement metal gate structure for CMOS device
KR100868768B1 (ko) Ｃｍｏｓ 반도체 소자 및 그 제조방법
CN101427386B (zh) 阻挡层的选择性实施以实现在具有高k电介质的CMOS器件制造中的阈值电压控制
TWI437708B (zh) 用於場效應電晶體之閘極電極以及場效應電晶體
TWI541877B (zh) 半導體元件及形成方法
KR102287552B1 (ko) 게이트 라스트 프로세스에서의 선택적 하이 k 형성
US8450161B2 (en) Method of fabricating a sealing structure for high-k metal gate
TWI392030B (zh) 半導體裝置的製造方法
US10002878B2 (en) Complementary SONOS integration into CMOS flow
CN107958872A (zh) 半导体器件及其形成方法
TW201123276A (en) Method of fabricating semiconductor device
CN107689376A (zh) 半导体器件和方法
CN106409677B (zh) 半导体器件及其形成方法
CN106158860A (zh) 半导体结构及其制造方法
CN105405764B (zh) 半导体器件制造方法
KR20200066542A (ko) 반도체 디바이스 및 제조 방법
CN108074815B (zh) 半导体结构及其形成方法
CN103839806B (zh) 半导体器件及其制造方法
CN106469652B (zh) 半导体器件及其形成方法
CN104916538B (zh) 一种半导体器件及其制造方法
CN103137456B (zh) Pmos晶体管金属栅极的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant