CN105405764B - 半导体器件制造方法 - Google Patents

Abstract

一种半导体器件制造方法，包括：步骤1，在NMOS器件中形成栅极开口；步骤2，在栅极开口中沉积高K材料的栅极绝缘层以及金属材料的栅极导电层；步骤3，在栅极开口中、栅极导电层上，采用ALD法沉积成核层；步骤4，在栅极开口中、成核层上，采用CVD法沉积栅极接触层。依照本发明的半导体器件制造方法，通过合理调整金属栅极沉积工艺，在保证金属栅极填充率高的前提下减小金属栅极对于NMOS器件垂直于沟道区方向的张应力，有效避免了器件载流子迁移率的退化，提高了器件驱动性能。

Description

半导体器件制造方法

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种减小NMOS金属栅极垂直于沟道方向张应力的方法。

背景技术

当前通过单一缩减特征尺寸来降低成本的方法已经遇到了瓶颈，特别是当特征尺寸降至150nm以下时，很多物理参数不能按比例变化，例如硅禁带宽度Eg、费米势φF、界面态及氧化层电荷Qox、热电势Vt以及pn结自建势等等，这些将影响按比例缩小的器件性能。近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如100nm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构器件。

FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂直于体硅的衬底的Fin，Fin被称为鳍片或鳍状半导体柱，不同的FinTET被STI结构分割开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳的特性：更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。

除了器件结构，半导体器件的等比例缩小，对半导体材料也提出了更高的要求。目前，主流FinFET多采用硅作为鳍片材料，也即器件沟道材料为硅，而硅的载流子迁移率并不能完全满足高速IC的要求。需要在NMOS和PMOS晶体管源漏区域中引入不同的材料，将应力施加并引入到MOSFET沟道区，用来改善载流子的迁移率，进一步提升晶体管的性能。例如在晶面为(100)的晶片上，沟道区晶向为<110>，在PMOS中沿着纵轴方向(沿源漏方向)的应力需要为压力，沿着横轴方向的应力需要为张力，沿着垂直于沟道方向的应力需要为张力；而在NMOS中沿着纵轴方向的应力需要为张力，而沿着横轴方向的应力为压力，沿着垂直于沟道方向的应力需要为压力。也即将沿着源(Source，简称S--漏(Drain，简称D)方向的张力和垂直于沟道方向的压力引入NMOS沟道；而将沿着S--D方向的压力和垂直于沟道方向的张力引入PMOS沟道。

另外一方面，FinFET器件往往采用后栅工艺制作，需要刻蚀去除假栅极堆叠之后，在层间介质层中留下的栅极开口中沉积金属栅极。特别是Finfet三维立体结构，填充的金属栅极对于沟道的应变效果不容忽视。目前常规的用于填充金属栅极的常用材料有AL和W，而不同的材料有不同的淀积方式。Al常用的淀积方式有PVD(物理化学气相淀积)，W淀积的方法有CVD(化学气相淀积法)、ALD(原子层淀积法)，不同的淀积膜的方法造成了薄膜的性质有了很大的改变，例如应力如下表1所示：

表1

通常在选择当后高k介电质后金属栅填充工艺(HKMG)填充金属时，需要考虑以下几点：a.具有好的填充能力b.填充的金属需要有较低的电阻率c.满足于沟道应变的沉积方法。

现有的技术方案是:在32nm技术代级以上时，工业化生产中选择PVD AL作为填充金属，但是当特征尺寸继续微缩后，在22nm以及Finfet技术代时，栅极高的填充深宽比，使得单独的PVD Al的填充方案不再适用，即使是用热流的Al,同样单纯的CVD W的填充能力也无法满足器件应用的需求。ALD(原子层沉积)工艺是基于化学吸收的表面限制反应，能够提供固有的单层沉积，在高深宽比缝隙中具有100％的台阶覆盖率。目前，在后栅工艺中通常采用ALD工艺进行金属钨(W)的填充来形成替代栅极的顶层金属，以提供具有良好台阶覆盖率和缝隙填充能力的高质量金属层，满足40nm以下尺寸的器件的要求,特别是在Finfet器件集成中三维包裹的沟道更易受到栅极材料带来的应变的影响。常用的填充金属都是张应变的金属，如果用于NMOS中就要考虑压应力或者张应力最小的薄膜以避免对垂直沟道方向施加太大的不期望的张应力(如前所述，NMOS希望源漏沟道方向为张应力，但是从栅极施加的垂直沟道的应力希望为压应力)，但是仅使用单独的CVD W不能满足栅极填孔的需求。

发明内容

因此，本发明的目的在于克服上述缺点，在保证金属栅极填充率高的前提下减小金属栅极对于NMOS器件垂直于沟道区方向上的张应力，有效避免了器件载流子迁移率的退化，保证了器件驱动性能。

本发明提供了一种半导体器件制造方法，包括：步骤1，在NMOS器件中形成栅极开口；步骤2，在栅极开口中沉积高K材料的栅极绝缘层以及金属材料的栅极导电层；步骤3，在栅极开口中、栅极导电层上，采用ALD法沉积成核层；步骤4，在栅极开口中、成核层上，采用CVD法沉积栅极接触层。

其中，NMOS器件为平面NMOS或者N型FinFET。

其中，步骤1进一步包括：在衬底上形成伪栅极堆叠结构和栅极侧墙；在栅极侧墙两侧衬底中形成源漏区和/或在衬底上形成抬升源漏区；在NMOS器件上形成层间介质层；选择性刻蚀去除伪栅极堆叠结构。

其中，去除伪栅极堆叠结构同时和/或之后，在栅极开口底部形成界面层。

其中，栅极导电层包括盖层、电阻调节层、以及功函数调节层的堆叠多层结构。

其中，盖层和/或功函数调节层的材质包括M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为选自Ta、Ti、Hf、Zr、Mo、W的一种金属或其组合；电阻调节层的材质包括选自Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La的金属单质、或这些金属的合金。

其中，成核层与栅极接触层的材质包括选自Hf、Ru、Re、Mo、Zr、W、Ir、Eu、Nd、Er、La的金属及其组合。

其中，成核层与栅极接触层的材质为W；步骤3的ALD工艺的前驱物为B₂H₆与WF₆。

其中，沉积成核层之前进一步包括，采用CVD工艺在栅极开口中、栅极导电层上沉积单原子硅层。

其中，栅极接触层厚度大于成核层厚度的6倍。

其中，ALD工艺温度为250～350℃，交替通入B₂H₆与WF₆，沉积速率为/周期至/周期，最终沉积得到的成核层的厚度为10～。

依照本发明的半导体器件制造方法，通过合理调整金属栅极沉积工艺，在保证金属栅极填充率高的前提下减小金属栅极对于NMOS器件沟道区的张应变的影响，有效避免了器件载流子迁移率的退化，提高了器件驱动性能。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图8是显示了根据本发明的半导体器件制造方法的剖视图；以及

图9是示出了根据本发明的半导体器件制造方法的工艺流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效减小金属栅极对于NMOS器件沟道区的张应力从而有效提高了器件载流子迁移率的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。

首先，如图1所示，在衬底1上形成假栅极堆叠结构。首先提供衬底1，在本发明中，实施例所举的半导体器件例如为基于CMOS工艺的N型FinFET，因此从与其他工艺兼容以及成本控制的角度考虑，优选体硅或SOI作为衬底1的材料。接着，光刻/刻蚀衬底1，形成了从衬底1顶表面垂直向上竖起的多个沿第一方向平行的鳍片结构1F，以及在多个鳍片结构1F之间留下了凹槽(未示出)，刻蚀工艺优选采用各向异性的刻蚀方法。随后，在鳍片结构1F之间的凹槽中填充绝缘材料，并针对绝缘材料与鳍片结构1F的刻蚀选择性而执行的回刻工艺，使得留在鳍片结构1F之间、占据了原来凹槽1T位置的绝缘材料构成了器件的隔离结构，也称作浅沟槽隔离STI2。任选的，对于nFinFET注入B、In、BF₂等掺杂剂并退火激活在鳍片结构1F中部形成穿通停止层(PTS，未示出)，与鳍片结构1F上下材料之间形成pn结从而通过反向偏置的二极管抑制泄漏；或者还可以注入C、N、O等容易与鳍片结构1F的材质发生化学反应的掺杂离子，注入之后采用高温退火(例如600至900摄氏度)使得掺杂离子与鳍片结构1F的材料反应形成绝缘体(例如氧化物、氮化硅、碳化物等)的PTS，由此通过绝缘体隔断与衬底1之间的泄漏通路。随后，在器件上沉积形成伪栅极堆叠层3。采用PECVD、HDPCVD、MBE、ALD、蒸发、氧化、溅射等工艺，在整个器件上沉积了由伪栅极绝缘层3A以及伪栅极导电层3B，并随后刻蚀图形化，形成沿第二方向(垂直纸面)延伸的伪栅极堆叠结构，露出了沿第一方向两侧的鳍片结构1F的顶部。层3A材质例如氧化硅，层3B材质例如多晶硅、非晶硅、微晶硅、多晶锗、非晶锗、非晶碳等等，两者材质选择以提高与周围其他材料的刻蚀选择性。接着，在伪栅极堆叠结构3A/3B沿第一方向的两侧形成栅极侧墙4。例如先采用PECVD、溅射等工艺形成氮化硅、氮氧化硅、类金刚石无定形碳(DLC)等绝缘介质材料，然后采用各向异性刻蚀工艺去除了水平部分而仅在伪栅极堆叠结构3两侧上保留了栅极侧墙4。随后，任选的，在鳍片结构1F顶部中、伪栅极堆叠结构3两侧形成了轻掺杂源漏区(未示出)。对于nFinFET注入As、P等掺杂剂(形成与前述任选的PTS掺杂区掺杂类型相反的轻掺杂源漏区)，并采用尖峰退火、快速退火等工艺激活注入掺杂剂。此后，为了减小源漏串联电阻和接触电阻，在鳍片结构1F顶部栅极侧墙4盐第一方向的两侧外延生长抬升源漏区5。之后，通过旋涂、喷涂、丝网印刷、CVD等工艺形成低K材料的层间介质层6，并CMP平坦化直至露出伪栅极堆叠3顶部。

值得注意的是，虽然以上是根据采用后栅工艺形成的具备伪栅极堆叠的FinFET器件基础结构。但是值得注意的是，本发明不限于具体的FinFET，而是也可以应用于平面MOSFET、其他多栅/分裂栅/沟槽栅的MOSFET结构等，只要这些小尺寸的半导体器件需要精细控制NMOS的金属栅极的向沟道区施加的应力。

如图2所示，选择性刻蚀去除伪栅极堆叠结构3中的伪栅极导电层3B，形成栅极开口6T，露出下方的伪栅极绝缘层3A。针对层3B的材质不同，选用与相邻材料层的刻蚀选择性较大的刻蚀工艺。例如，针对非晶硅、多晶硅、微晶硅的硅基材料，采用TMAH湿法刻蚀去除；针对非晶碳，采用氧等离子体干法刻蚀；针对锗等其他材料，采用强酸(氢氟酸、硫酸)+强氧化剂(含臭氧的等离子水、硝酸、双氧水等)湿法去除。优选地，控制刻蚀工艺，使其停留在层3A顶部，避免对衬底1(对于平面MOS结构)或鳍片结构1F(对于FinFET器件)顶部造成过刻蚀而增大沟道区表面缺陷密度。

如图3所示，在栅极开口6T中去除伪栅极绝缘层3A，而形成栅极绝缘层7。针对伪栅极绝缘层3A的材质－－例如氧化硅，采用HF基腐蚀液去除层3A。优选地，采用稀释的缓释刻蚀剂(dBOE，NH₄F与HF的混合水溶液)或者加入少量氧化剂(臭氧、双氧水等)的稀释氢氟酸(dHF)，使得去除层3A的同时，在栅极开口6T底部形成了极薄(例如厚度仅0.5～1nm)的氧化硅材质的界面层7A，用于减小与后续高K材料之间的界面态。自然，也可以采用其他方法，例如采用HF完全去除层3A之后，通过化学氧化或热氧化，控制反应时间获得极薄的氧化硅界面层7A。随后，在栅极开口6T中共形沉积高K材料的栅极绝缘层7B。高k材料包括但不限于包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。层7B的形成工艺例如PECVD、HDPCVD、MOCVD、MBE、ALD等台阶覆盖率较高的共形沉积工艺，使得层7B不仅分布在栅极开口6T的底部还分布在栅极开口6T的侧壁也即栅极侧墙4的内侧壁上。优选地，沉积高K材料的层7B之后，采用沉积后退火工艺(PDA)以减小或消除高K材料的界面缺陷，例如在400～650并优选450摄氏度下退火5秒～3分钟并优选12秒。

任选的，如图4所示，在栅极开口6T中、在高K材料的栅极绝缘层7B之上形成盖层8A，以便防止上层金属扩散迁移进入沟道。例如通过PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、磁控溅射等工艺，在层7B之上共形形成盖层8A。层8A材质例如为金属的氮化物，具体包括M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。值得注意的是，层8A仅为任选的而并非必需的。

如图5所示，在栅极开口6T中、盖层8A上形成电阻调节层8B。例如通过PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、磁控溅射等工艺，在层8A之上共形形成电阻调节层8B。层8B材质例如为Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金。在本发明一个优选实施例中，器件为N型FinFET，层8B采用金属Al或合金TiAl。

如图6所示，在栅极开口6T中、电阻调节层8B上形成功函数调节层8C，以精确调整器件的阈值电压并且同时也可以阻挡相邻金属层之间的元素扩散迁移。例如通过PVD(MBE、蒸发、磁控溅射等)或ALD工艺共形地形成了功函数调节层8C。层8C材质例如为金属的氮化物，具体包括M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。

如图7所示，在栅极开口6T中、功函数调节层8C上形成栅极接触层9。在本发明一个优选实施例中，先采用原子层沉积(ALD)法，在层8C之上共形形成较薄(例如1～3nm厚度)的种晶层(未示出)，随后再通过CVD方法(例如MOCVD、PECVD、HDPCVD等)沉积较厚(例如3～20nm)的金属钨(W)材质的栅极接触层9。

其中，ALD工艺形成种晶层的具体过程可以包括：1)预热晶片，将晶片送入CVD反应室，加热至约200℃，提高整个晶片热量以促进分子运动，利于稍后的反应和沉积。2)可选地，在晶片上沉积薄硅层。通入硅烷(SiH₄)等含硅气体，分解从而在晶片表面沉积形成了薄硅层，例如为单原子Si层，该单原子层Si可以保护其下方的Ti、Ta、TiN、TaN等材质的阻挡层/粘附层8C免受稍后WF6的侵蚀。3)采用原子层沉积(ALD)工艺，在晶片上形成W成核层，ALD工艺的前驱物包括硼烷(B₂H₆)与氟化钨(WF₆)，工艺温度为250～350℃并且优选300℃；在ALD沉积的循环周期内，WF6最先沉积在晶片表面(优选地包括薄Si层)形成第一层W单原子层，并且W--F链上F一侧朝向上；随后停止通入WF₆转而通入B₂H₆，B和H取代了W--F链上的F；接着停止通入B₂H₆转而继续通入WF₆，第一层W上方的B和H还原了通入的WF6从而形成了第二层W单原子层；然后停止WF₆转而通入B₂H₆，B和H再次取代了第二层W单原子层顶部的F，此后周而复始，间歇地交替通入WF₆和B₂H₆，最终形成了多个W单原子层，构成最终的成核层；ALD工艺中，沉积速率例如是/周期至/周期并且优选为/周期，最终沉积得到的成核层的厚度例如是10～并且优选是，该薄W层(多个单原子W层)的成核层用作稍后CVD沉积厚体W的生长点。在该ALD沉积W种晶层的过程中，由于控制了温度、原料气流量等，除了种晶层W自身压力较小之外，还可以使得种晶层较为致密，阻挡了上方的厚W层向下传导张应变，可以有效减缓金属栅极对于小尺寸NMOS沟道区垂直方向施加的应力，有利于提高沟道区载流子迁移率。

随后，在W成核层上通过CVD法沉积W薄膜9。例如连续通入H₂与WF₆，温度例如在300～450℃，WF₆被H₂还原从而大量沉积在成核层上，形成最终所需的厚W薄膜层。在本发明一个优选实施例中，厚的栅极接触层9的厚度优选大于等于种晶层厚度的6倍、并且优选大于等于其厚度的12倍、并且最佳为8倍，由此权衡获得所需的应力类型和大小。在本发明一个优选实施例中，采用ALD B₂H₆ W+CVD W法制备W薄膜，通过如上调节工艺参数，获得了550±30MPa的张应力，明显小于单纯硼烷或硅烷前驱物ALD法制备的W层的张应力，并且同时缩小了与CVD法制备W层应力之间的差别，权衡了填充率与应力类型、大小，综合评定而言保持了器件的可靠的高性能。

由此可见，根据本发明一个优选实施例，采用ALD法先行沉积W薄膜，可以获得较高的台阶覆盖率，从而使得上方沉积的厚W层避免出现孔洞。另一方面，通过CVD法沉积厚W层可以相对于ALD法的W种晶层具备减小的应力，使得最终形成种晶层+厚W层的组合垂直向下施加给沟道区的应力相比于纯CVD法并没有显著的提高，权衡了两种方法的优缺点，提高了器件的整体性能。

值得注意的是，虽然本发明一个优选实施例示出了采用W和其他若干材料作为栅极接触层9，但是实际上成核层与栅极接触层的材质还可以采用包括选自Hf、Ru、Re、Mo、Zr、W、Ir、Eu、Nd、Er、La的金属及其组合，只要其ALD法成核层(前驱物为硼烷与对应金属的氟化物，当金属为上述选自Hf、Ru、Re、Mo、Zr、W、Ir、Eu、Nd、Er、La的金属及其组合，其对应氟化物可以依照各自化学价而优选，例如RuF₈、ReF₇、WF₆、MoF₆、LaF₃、ZrF₄、HfF₄等等，在此不再一一列举)与CVD法厚金属层获得的栅极应力(垂直沟道方向)为较小的张应力(优选小于600MPa)或者优选为压应力。

具体地，在其他优选实施例的ALD法制备金属接触层的过程中，可以调整成膜工艺参数(压力、温度等)和材料参数(材料类型、膜厚度)等获得所需不同的张应力大小，例如ALD工艺温度为200～550℃并优选250～400摄氏度，交替通入硼烷(B₂H₆)与金属氟化物，沉积速率为/周期至/周期，最终沉积得到的成核层的厚度为5～，最终可以得到的张应力从200MPa至800MPa并且优选200～600MPa。例如，本发明人发现，总体而言，ALD硼烷+金属氟化物制备第一薄金属层(成核层)以及CVD法沉积第二厚金属层(栅极接触层)的工艺过程中，金属Mo、Zr、Hf、Ru等上述材料的张应力比W更小，例如在400～500MPa之间；并且CVD法的第二金属层越厚/沉积时间越长，则张应力数值越小，但是开口填充率下降，容易形成顶部堆积而留下空隙；ALD法硼烷+金属氟化物制备的第一金属层越厚，则底层越致密，应力越大。目前，出于材料自身成本、工艺复杂度涉及的成本问题、以及开口填充率效果的综合考量，本发明的最优实施例为W材料及其对应的工艺。

最后，如图8所示，采用CMP平坦化各个层，直至露出ILD6。后续可以刻蚀ILD形成源漏接触孔并沉积金属完成接触互连。

依照本发明的半导体器件制造方法，通过合理调整金属栅极沉积工艺，在保证金属栅极填充率高的前提下减小金属栅极对于NMOS器件沟道区的张应力，有效提高了器件载流子迁移率，提高了器件驱动性能。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (10)

1.一种半导体器件制造方法，包括：

步骤1，在NMOS器件中形成栅极开口；

步骤2，在栅极开口中沉积高K材料的栅极绝缘层以及金属材料的栅极导电层；

步骤3，在栅极开口中、栅极导电层上，采用ALD法沉积成核层；

步骤4，在栅极开口中、成核层上，采用CVD法沉积栅极接触层，以与ALD法相比，减小金属栅极对于NMOS器件沟道区的张应力。

2.如权利要求1的方法，其中，NMOS器件为平面NMOS或者N型FinFET。

3.如权利要求1的方法，其中，步骤1进一步包括：

在衬底上形成伪栅极堆叠结构和栅极侧墙；

在栅极侧墙两侧衬底中形成源漏区和/或在衬底上形成抬升源漏区；

在NMOS器件上形成层间介质层；

选择性刻蚀去除伪栅极堆叠结构。

4.如权利要求3的方法，其中，去除伪栅极堆叠结构同时和/或之后，在栅极开口底部形成界面层。

5.如权利要求1的方法，其中，栅极导电层包括盖层、电阻调节层、以及功函数调节层的堆叠多层结构。

6.如权利要求5的方法，其中，盖层和/或功函数调节层的材质包括M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为选自Ta、Ti、Hf、Zr、Mo、W的一种金属或其组合；电阻调节层的材质包括选自Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La的金属单质、或这些金属的合金。

7.如权利要求1的方法，其中，成核层与栅极接触层的材质包括选自Hf、Ru、Re、Mo、Zr、W、Ir、Eu、Nd、Er、La的金属及其组合。

8.如权利要求7的方法，其中，成核层与栅极接触层的材质为W；步骤3的ALD工艺的前驱物为B₂H₆与WF₆。

9.如权利要求1的方法，其中，沉积成核层之前进一步包括，采用CVD工艺在栅极开口中、栅极导电层上沉积单原子硅层。

10.如权利要求8的方法，其中，ALD工艺温度为250～350℃，交替通入B₂H₆与WF₆，沉积速率为/周期至/周期，最终沉积得到的成核层的厚度为