CN111863620A - 集成电路器件及其制造方法 - Google Patents

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李欣怡
李雅惠
李达元
苏庆煌
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及集成电路器件及其制造方法。一种方法，包括：形成栅极电介质，该栅极电介质包括在第一半导体区域上延伸的第一部分；形成阻挡层，该阻挡层包括在栅极电介质的第一部分上方延伸的第一部分；形成第一功函数调整层，该第一功函数调整层包括位于阻挡层的第一部分上方的第一部分；将掺杂元素掺杂到第一功函数调整层中；移除第一功函数调整层的第一部分；使阻挡层的第一部分变薄；以及在阻挡层的第一部分上方形成功函数层。

Description

集成电路器件及其制造方法
技术领域
本公开涉及集成电路器件及其制造方法。
背景技术
金属氧化物半导体(MOS)器件通常包括金属栅极，其被形成以解决传统多晶硅栅极中的多晶耗尽效应(poly-depletion effect)。在施加的电场从靠近栅极电介质的栅极区域扫除载流子从而形成耗尽层时，发生多晶耗尽效应。在n掺杂多晶硅层中，耗尽层包括电离的非移动供体位点(ionized non-mobile donor site)，其中，在p掺杂多晶硅层中，耗尽层包括电离的非移动受体位点(ionized non-mobile acceptor site)。耗尽效应产生有效栅极电介质厚度的增加，使得更难以在半导体表面处产生反型层(inversion layer)。
金属栅极可以包括多个层以满足NMOS器件和PMOS器件的要求。金属栅极的形成通常包括：沉积多个金属层，用钨形成填充金属区域，并且然后执行化学机械抛光(CMP)工艺以移除金属层的多余部分。金属层的剩余部分形成金属栅极。
发明内容
根据本公开的一个实施例，提供了一种制造集成电路器件的方法，包括：形成栅极电介质，所述栅极电介质包括在第一半导体区域上延伸的第一部分；形成阻挡层，所述阻挡层包括在所述栅极电介质的所述第一部分上方延伸的第一部分；形成第一功函数调整层，所述第一功函数调整层包括位于所述阻挡层的所述第一部分上方的第一部分；将掺杂元素掺杂到所述第一功函数调整层中；移除所述第一功函数调整层的所述第一部分；使所述阻挡层的所述第一部分变薄；以及在所述阻挡层的所述第一部分上方形成功函数层。
根据本公开的另一实施例，提供了一种制造集成电路器件的方法，包括：沉积阻挡层，所述阻挡层包括分别位于第一晶体管区域和第二晶体管区域中的第一部分和第二部分；沉积第一氮化钛层，所述第一氮化钛层包括分别与所述阻挡层的所述第一部分和所述第二部分重叠的第一部分和第二部分；将铝掺杂到所述第一氮化钛层中；移除所述第一氮化钛层的所述第一部分，并且不移除所述第一氮化钛层的所述第二部分；部分地蚀刻所述阻挡层以减小所述阻挡层的所述第一部分的厚度，其中，通过所述第一氮化钛层的所述第二部分保护所述阻挡层的所述第二部分；以及形成功函数层，所述功函数层包括与所述阻挡层的所述第一部分接触的第一部分和与所述第一氮化钛层的所述第二部分接触的第二部分。
根据本公开的又一实施例，提供了一种集成电路器件，包括：半导体区域；栅极电介质，位于所述半导体区域上方；阻挡层，位于所述栅极电介质上方；第一氮化钛层，位于所述阻挡层上方，其中，所述第一氮化钛层中还包括铝；以及功函数层，位于所述第一氮化钛层上方，其中，所述第一氮化钛层的铝原子百分比高于位于所述第一氮化钛层上面并且与所述第一氮化钛层接触的上覆层中的铝原子百分比，并且高于位于所述第一氮化钛层下面并且与所述第一氮化钛层接触的下卧层中的铝原子百分比。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-6、7A、7B、8A、8B、9-21、22A、和22B示出了根据一些实施例的形成鳍式场效应晶体管(FinFET)的中间阶段的透视图和横截面视图。
图23示出了根据一些实施例的用于形成FinFET的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本公开的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下面的”、“之下”、“低于”、“以上”、“上面的”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据一些实施例提供了具有替换栅极的晶体管及其形成方法。根据一些实施例示出了形成晶体管的中间阶段。讨论了一些实施例的一些变型。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。在示出的实施例中，鳍式场效应晶体管(FinFET)的形成被用作解释本公开的概念的示例。平面晶体管和全环绕栅极(GAA)晶体管也可以采用本公开的概念。根据本公开的一些实施例，铝被掺杂到(氮化钛)功函数调整层中以增加(氮化钽)阻挡层和氮化钛功函数调整层之间的蚀刻选择性，使得在阻挡层变薄时，功函数调整层的厚度的损失被减小，并且可以防止晶体管的阈值电压之间的扩展被减小。
图1-6、7A、7B、8A、8B、9-21、22A、和22B示出了根据一些实施例的形成鳍式场效应晶体管(FinFET)的中间阶段的透视图和横截面视图。这些附图中示出的工艺也被示意性地反映在图23中示出的工艺流程400中。
在图1中，提供了衬底20。衬底20可以是半导体衬底，例如，体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，具有p型或n型掺杂剂)或未掺杂的。半导体衬底20可以是晶圆10(例如，硅晶圆)的一部分。通常，SOI衬底是在绝缘层上形成的半导体材料层。绝缘层可以是例如埋氧化物(BOX)层、氧化硅层等。绝缘层被提供在衬底(通常是硅或玻璃衬底)上。也可以使用其他衬底，例如，多层或梯度衬底。根据一些实施例，半导体衬底20的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。
进一步参考图1，阱区域(well region)22被形成在衬底20中。在图23中示出的工艺流程400中，相应工艺被示出为工艺402。根据本公开的一些实施例，阱区域22是通过将p型杂质(其可以是硼、铟等)注入到衬底20中而形成的p型阱区域。根据本公开的其他实施例，阱区域22是通过将n型杂质(其可以是磷、砷、锑等)注入到衬底20中而形成的n型阱区域。所得阱区域22可以延伸到衬底20的顶表面。n型或p型杂质浓度可以等于或小于1018cm-3，例如，在约1017cm-3和约1018cm-3之间的范围内。
参考图2，隔离区域24被形成为从衬底20的顶表面延伸到衬底20中。在下文中，隔离区域24可选地被称为浅沟槽隔离(STI)区域。在图23中示出的工艺流程400中，相应工艺被示出为工艺404。衬底20的位于相邻STI区域24之间的部分被称为半导体条带26。为了形成STI区域24，在半导体衬底20上形成衬垫氧化物层28和硬掩模层30，并且然后对衬垫氧化物层28和硬掩模层30进行图案化。衬垫氧化物层28可以是由氧化硅形成的薄膜。根据本公开的一些实施例，衬垫氧化物层28是在热氧化工艺中形成的，其中，半导体衬底20的顶表面层被氧化。衬垫氧化物层28用作半导体衬底20和硬掩模层30之间的粘附层。衬垫氧化物层28还可以用作对硬掩模层30进行蚀刻的蚀刻停止层。根据本公开的一些实施例，硬掩模层30是由氮化硅形成的，例如，使用低压化学气相沉积(LPCVD)。根据本公开的其他实施例，硬掩模层30是通过硅的热氮化、或等离子体增强化学气相沉积(PECVD)形成的。在硬掩模层30上形成光致抗蚀剂(未示出)，然后对光致抗蚀剂进行图案化。然后使用图案化的光致抗蚀剂作为蚀刻掩模来对硬掩模层30进行图案化，以形成如图2所示的硬掩模30。
接下来，图案化的硬掩模层30被用作蚀刻掩模以蚀刻衬垫氧化物层28和衬底20，接着用(一个或多个)电介质材料来填充衬底20中的所得沟槽。执行平坦化工艺(例如，化学机械抛光(CMP)工艺、或机械研磨工艺)以移除电介质材料的多余部分，并且(一个或多个)电介质材料的剩余部分是STI区域24。STI区域24可以包括衬里电介质(未示出)，其可以是通过对衬底20的表面层的热氧化而形成的热氧化物。衬里电介质也可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、或化学气相沉积(CVD)而形成的沉积的氧化硅层、氮化硅层等。STI区域24还可以包括位于衬里氧化物上方的电介质材料，其中，电介质材料可以使用可流动化学气相沉积(FCVD)、旋涂涂覆等形成。根据一些实施例，位于衬里电介质上方的电介质材料可以包括氧化硅。
硬掩模30的顶表面和STI区域24的顶表面可以彼此处于基本上相同的水平。半导体条带26位于相邻STI区域24之间。根据本公开的一些实施例，半导体条带26是原始衬底20的部分，因此半导体条带26的材料与衬底20的材料相同。在本公开的替代实施例中，半导体条带26是通过以下操作形成的替代条带：对衬底20的位于STI区域24之间的部分进行蚀刻以形成凹槽，并且执行外延以在凹槽中重新生长另一半导体材料。因此，半导体条带26由与衬底20的半导体材料不同的半导体材料形成。根据一些实施例，半导体条带26由硅锗、硅碳、或III-V族化合物半导体材料形成。
参考图3，STI区域24被凹陷，使得半导体条带26的顶部突出高于STI区域24的剩余部分的顶表面24A，以形成突出的鳍36。在图23中示出的工艺流程400中，相应工艺被示出为工艺406。可以使用干法蚀刻工艺执行蚀刻，其中，例如HF3和NH3被用作蚀刻气体。在蚀刻工艺中，可以生成等离子体。也可以包括氩气。根据本公开的替代实施例，使用湿法蚀刻工艺执行对STI区域24的凹陷。例如，蚀刻化学物质可以包括HF。
在上面示出的实施例中，可以通过任意适当的方法来图案化鳍。例如，可以使用一个或多个光刻工艺来图案化鳍，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如与使用单个直接光刻工艺可获得的间距相比更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后移除牺牲层，然后可以使用剩余间隔件或心轴(mandrel)来图案化鳍。
参考图4，虚设栅极堆叠38被形成为在(突出的)鳍36的顶表面和侧壁上延伸。在图23中示出的工艺流程400中，相应工艺被示出为工艺408。虚设栅极堆叠38可以包括虚设栅极电介质40和位于虚设栅极电介质40上方的虚设栅极电极42。虚设栅极电极42可以例如使用多晶硅来形成，并且也可以使用其他材料。每个虚设栅极堆叠38还可以包括位于虚设栅极电极42上方的一个(或多个)硬掩模层44。硬掩模层44可以由氮化硅、氧化硅、碳氮化硅、或其多层形成。虚设栅极堆叠38可以跨越单个或多个突出的鳍36和/或STI区域24。虚设栅极堆叠38还具有与突出的鳍36的纵向方向垂直的纵向方向。
接下来，在虚设栅极堆叠38的侧壁上形成栅极间隔件46。在图23中示出的工艺流程400中，相应工艺被示出为工艺408。根据本公开的一些实施例，栅极间隔件46由(一个或多个)电介质材料(例如，氮化硅、碳氮化硅等)形成，并且可以具有单层结构，或可以具有包括多个电介质层的多层结构。
然后执行蚀刻工艺以蚀刻突出的鳍36的未被虚设栅极堆叠38和栅极间隔件46覆盖的部分，从而产生图5中示出的结构。在图23中示出的工艺流程400中，相应工艺被示出为工艺410。凹陷可以是各向异性的，并且因此鳍36的直接位于虚设栅极叠层38和栅极隔离物46下面的部分受到保护，并且不被蚀刻。根据一些实施例，凹陷的半导体条带26的顶表面可以低于STI区域24的顶表面24A。由突出的鳍36的经蚀刻的部分留下的空间被称为凹槽50。凹槽50包括位于虚设栅极堆叠38的相对侧上的部分，以及位于突出的鳍36的剩余部分之间的部分。
接下来，通过在凹槽50中选择性地生长(通过外延)半导体材料来形成外延区域(源极/漏极区域)54，从而产生图6中的结构。在图23中示出的工艺流程400中，相应工艺被示出为工艺412。根据所得FinFET是p型FinFET还是n型FinFET，可以随着外延的进行原位掺杂p型或n型杂质。例如，在所得FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、硅硼(SiB)等。相反，在所得FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域54包括III-V族化合物半导体，例如，GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合、或其多层。在凹槽50填充有外延区域54之后，外延区域54的进一步外延生长使得外延区域54水平扩展，并且可以形成小平面(facet)。外延区域54的进一步生长还可以使相邻外延区域54彼此合并。可以生成空隙(气隙)56。根据本公开的一些实施例，在外延区域54的顶表面仍然是波浪形时，或在外延区域54的合并的顶表面变为平面时(这通过在外延区域54上进一步生长来实现，如图6所示)，可以完成外延区域54的形成。
在外延步骤之后，可以用p型或n型杂质进一步注入外延区域54以形成源极和漏极区域，该源极和漏极区域也使用附图标记54表示。根据本公开的替代实施例。当外延区域54在外延期间原位掺杂有p型或n型杂质时，跳过注入步骤。
图7A示出了在形成接触蚀刻停止层(CESL)58和层间电介质(ILD)60之后的结构的透视图。在图23中示出的工艺流程400中，相应工艺被示出为工艺414。CESL 58可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等形成。ILD 60可以包括使用例如FCVD、旋涂、CVD、或其他沉积方法形成的电介质材料。ILD 60可以由含氧电介质材料(其可以是基于氧化硅的材料，例如，氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等)来形成。可以执行平坦化工艺(例如，CMP工艺、或机械研磨工艺)以使ILD 60、虚设栅极堆叠38、和栅极间隔件46的顶表面彼此处于相同水平。
图7B示出了在同一衬底20上形成第一FinFET、第二FinFET和第三FinFET的中间结构的横截面视图。第一FinFET、第二FinFET和第三FinFET被分别形成在器件区域100、200和300中。根据一些实施例，第一FinFET、第二FinFET和第三FinFET具有相同的导电类型，并且可以都是p型FinFET或都是n型FinFET。第一FinFET、第二FinFET和第三FinFET旨在被形成具有拥有足够差异(扩展)的不同阈值电压。例如，在FinFET是n型FinFET时，器件区域100中的FinFET(图22A中的190)具有FinFET 190、290和390中的最低阈值电压，并且器件区域300中的FinFET(图22A中的390)具有最高阈值电压。相反，在FinFET是p型FinFET时，器件区域100中的FinFET具有FinFET 190、290和390中的最高阈值电压，并且器件区域300中的FinFET具有最低阈值电压。根据替代实施例，第一FinFET、第二FinFET和第三FinFET具有不同的导电类型，并且第一FinFET、第二FinFET和第三FinFET中的每个FinFET可以是任意组合中的p型FinFET或n型FinFET。第一FinFET、第二FinFET和第三FinFET中的每个FinFET的初始形成工艺可以包括如图1至图7A中示出的工艺，并且因此可以具有与图7A中示出的结构类似的结构。如图7B所示的第一器件区域100、第二器件区域200和第三器件区域300中的每个器件区域中的结构可以从如图7A所示的参考横截面7B-7B获得。
在形成图7A和7B所示的结构之后，器件区域100、200和300中的虚设栅极叠层38被替换为金属栅极和替换栅极电介质，如图8A、8B和9-20所示。在图8A、8B和9-20中，示出了STI区域24的顶表面24A，并且半导体鳍24’突出高于相应顶表面24A。
为了形成替换栅极，首先移除如图7A和7B所示的硬掩模层44、虚设栅极电极42、和虚设栅极电介质40，形成如图8A和8B所示的开口59。在图23中示出的工艺流程400中，相应工艺被示出为工艺416。突出的鳍24’的顶表面和侧壁暴露于开口59。
接下来，参考图9，形成栅极电介质63，其分别延伸到开口59中。在图23中示出的工艺流程400中，相应工艺被示出为工艺418。根据本公开的一些实施例，栅极电介质63包括界面层(IL)61，其被形成在突出的鳍24’的暴露表面上。每个IL 61可以包括氧化物层(例如，氧化硅层)，其通过突出的鳍24’的热氧化、化学氧化工艺、或沉积工艺形成。栅极电介质63还可以包括位于相应IL 61上方的高k电介质层62。高k电介质层62可以由高k电介质材料(例如，氧化铪、氧化镧、氧化铝、氧化锆、或氧化铪等)形成。高k电介质材料的电介质常数(k值)高于3.9，并且可以高于约7.0，有时高达21.0或更高。高k电介质层62覆盖并且可以接触相应的下面的IL 61。高k电介质层62被形成为共形层，并且在突出的鳍24’的侧壁以及栅极间隔件的顶表面和侧壁上延伸。根据本公开的一些实施例，使用ALD或CVD形成高k电介质层62。器件区域100、200和300中的高k电介质层62可以是同一电介质层的部分，并且由相同材料同时形成并且具有相同厚度，或用不同材料单独形成和/或具有不同厚度。
然后在栅极电介质63上共形地形成帽盖层64和阻挡层66。在图23中示出的工艺流程400中，相应工艺被示出为工艺420。帽盖层64和阻挡层66还可以分别被称为第一子帽盖层和第二子帽盖层。根据一些实施例，帽盖层64和阻挡层66中的每一个可以是单个层，或可以包括附加子层。阻挡层66可以用于防止后续沉积的含金属材料扩散到栅极电介质63中。此外，如图所示，如果帽盖层64由与随后形成的功函数调整层相同的材料形成，则阻挡层66可以在对器件区域100和200中的功函数调整层的后续蚀刻期间用作蚀刻停止层，后续描述将使之变得更清楚。帽盖层64可以由通过ALD、CVD等共形地沉积在栅极电介质63上的氮化钛(TiN)等形成，或可以包括通过ALD、CVD等共形地沉积在栅极电介质63上的氮化钛(TiN)等。阻挡层66可以由通过ALD、CVD等共形沉积在帽盖层64上的氮化钽(TaN)等形成，或可以包括通过ALD、CVD等共形沉积在帽盖层64上的氮化钽(TaN)等。帽盖层64的厚度可以在约
Figure BDA0002188619030000091
和约
Figure BDA0002188619030000094
之间的范围内，并且阻挡层66的厚度可以在约
Figure BDA0002188619030000092
和约
Figure BDA0002188619030000093
之间的范围内。
参考图10，第一功函数调整层68A被共形地形成在阻挡层66上。在图23中示出的工艺流程400中，相应工艺被示出为工艺422。第一功函数调整层68A可以根据要形成的器件的应用而由任何可接受的材料来形成，以将器件的功函数调整到所需的量，并且可以使用任意可接受的沉积工艺来沉积。根据一些实施例，第一功函数调整层68A由通过ALD、CVD等沉积的氮化钛(TiN)等形成，或可以包括通过ALD、CVD等沉积的氮化钛(TiN)等。第一功函数调整层68A可以没有掺杂元素(例如，铝)。第一功函数调整层68A的厚度可以在约
Figure BDA0002188619030000101
和约
Figure BDA0002188619030000102
之间的范围内。
参考图11，形成蚀刻掩模70，并且然后对蚀刻掩模70进行图案化以覆盖器件区域300，同时保留器件区域100和200不被覆盖。因此，暴露出功函数调整层68A的位于器件区域100和200中的部分。根据一些实施例，蚀刻掩模70包括光致抗蚀剂。
在形成图案化的蚀刻掩模70之后，执行蚀刻工艺以对第一功函数调整层68A进行图案化。在图23中示出的工艺流程400中，相应工艺被示出为工艺424。在图案化工艺中，第一功函数调整层68A的部分被从第一器件区域100和第二器件区域200移除，保留第一功函数调整层68A的位于器件区域300中的部分。在该蚀刻工艺期间，阻挡层66可以用作蚀刻停止层。根据一些实施例，可以例如使用含氟化学物质(例如，氟化氢(HF)溶液)来蚀刻第一功函数调整层68A。然后移除蚀刻掩模70，例如，在蚀刻掩模70是光致抗蚀剂时通过使用适当的灰化处理。所得结构如图12所示。
图13示出了第二功函数调整层68B的形成，该第二功函数调整层68B被共形地形成并且延伸到器件区域100、200和300中。在图23中示出的工艺流程400中，相应工艺被示出为工艺426。在器件区域100和200中，第二功函数调整层68B可以接触阻挡层66的顶表面。在器件区域300中，第二功函数调整层68B可以接触第一功函数调整层68A。第二功函数调整层68B可以根据要形成的器件的应用而由任何可接受的材料来形成，以将器件的功函数调整到所需的量，并且可以使用任意可接受的沉积工艺来沉积。根据一些实施例，第二功函数调整层68B是使用CVD、ALD等来沉积的。第二功函数调整层68B的厚度可以在约
Figure BDA0002188619030000103
和约
Figure BDA0002188619030000104
之间的范围内。
根据一些实施例，第二功函数调整层68B包括氮化钛(TiN)。第二功函数调整层68B中的钛与氮化物的原子比可以与第一功函数调整层68A中的钛与氮化物的原子比相同或不同。功函数调整层68A和68B可以彼此区分或不区分。例如，在功函数调整层68A和68B之间可以存在或不存在可区分的界面。功函数调整层68B可以包括或不包括掺杂元素，该掺杂元素可以是铝、或能够影响第二功函数调整层68B和阻挡层66之间的蚀刻选择性(ES)的另一可应用元素。更具体地，在被掺杂到第二功函数调整层68B中时，掺杂元素使得第二功函数调整层68B的蚀刻速率在对阻挡层66的后续变薄过程中更小(与不掺杂相比)，如图15所示。此外，沉积的第一功函数调整层68A可以没有掺杂元素。
根据一些实施例，第二功函数调整层68B包括掺杂有铝的TiN，并且因此第二功函数调整层68B是TiAlN层。可以通过CVD或ALD执行第二功函数调整层68B的沉积。用于引入TiAlN中的钛的工艺气体可以是例如TiCl4等。用于引入TiAlN中的氮的工艺气体可以包括例如氨(NH3)等。用于引入TiAlN中的铝的工艺气体可以包括例如AlCl3等。根据本公开的一些实施例，铝的原子百分比在约10％和约20％之间的范围内。
根据替代实施例，第二功函数调整层68B(如所沉积的)包括TiN，并且不具有掺杂元素(例如，铝)，并且掺杂元素在后续热浸泡工艺中被掺杂。第二功函数调整层68B的沉积还可以通过CVD或ALD来执行，其中，前体可以包括TiCl4、氨等。根据一些实施例，在功函数调整层68B的沉积期间，晶圆10的温度在约300℃和约550℃之间的范围内，或可以在约400℃和约450℃之间的范围内。TiCl4的流速可以在约30sccm和约300sccm之间的范围内。氨的流速可以在约500sccm和约5,000sccm之间的范围内。
参考图14，在沉积的功函数调整层68B不具有掺杂元素时，执行热浸泡工艺(由箭头69表示)以将掺杂元素掺杂到功函数调整层68B中。在图23中示出的工艺流程400中，相应工艺被示出为工艺428。根据其中沉积的第二功函数调整层68B已经包括掺杂元素的一些实施例，可以执行或可以跳过热浸泡工艺。因此，图23中的工艺流程400中示出的工艺428使用虚线矩形进行标记，以指示其可以执行或不执行。根据一些实施例，用于热浸泡工艺的工艺气体包括含铝工艺气体(例如，AlCl3等)，并且可以包括一些载气(例如，H2、Ar等)。根据一些实施例，热浸泡工艺使得掺杂元素在功函数调整层68B中达到期望的原子百分比(例如，约10％至约20％)，并且没有(或基本上没有)掺杂元素扩散到阻挡层66和第一功函数调整层68A。
根据本公开的一些实施例，执行热浸泡工艺，其中晶圆10处于约300℃和约550℃之间的范围内的温度、或处于约400℃和约450℃之间的范围内的温度，工艺气体的压力可以在约0.5托和约30托之间。热浸泡时间可以在约1秒和约300秒之间的范围内。
参考图15，形成蚀刻掩模72，并且然后对蚀刻掩模72进行图案化以覆盖器件区域200和300，同时保留器件区域100不被覆盖。因此，暴露出功函数调整层68B的位于器件区域100中的部分。根据一些实施例，蚀刻掩模72包括光致抗蚀剂。
在形成图案化的蚀刻掩模72之后，执行蚀刻工艺以对功函数调整层68B进行图案化。在图23中示出的工艺流程400中，相应工艺被示出为工艺430。功函数调整层68B的位于器件区域100中的部分被移除，功函数调整层68B的位于器件区域200和300中的部分被保留。在蚀刻工艺中，阻挡层66可以用作蚀刻停止层。根据一些实施例，例如使用含氟化学物质(例如，氟化氢(HF)溶液)来蚀刻功函数调整层68B。然后移除蚀刻掩模72，例如，在蚀刻掩模72是光致抗蚀剂时通过使用适当的灰化处理。所得结构如图16所示。在器件区域100中，暴露出阻挡层66。在器件区域200和300中，暴露出功函数调整层68B。
图17示出了通过蚀刻而进行的选择性变薄工艺，其中，器件区域100中的阻挡层66被变薄(部分或完全移除)。在蚀刻工艺中，阻挡层66的位于器件区域100中的部分和功函数调整层68B的位于器件区域200和300中的部分被暴露于蚀刻剂。选择蚀刻剂，使得蚀刻选择性ES(其是阻挡层66的蚀刻速率与功函数调整层68B的蚀刻速率的比率)高。例如，蚀刻选择性ES可以高于约5，并且可以在约5和10之间或更高的范围内。应当理解，在移除蚀刻掩模72之后执行蚀刻工艺，而不是使用蚀刻掩模72作为蚀刻掩模。原因在于蚀刻可能在高温下执行，该高温可以高到足以引起蚀刻掩模72的损坏，并且损坏的蚀刻掩模72可能污染蚀刻腔室。
根据本公开的一些实施例，使用氯基化学物质来执行对阻挡层66的蚀刻。根据一些实施例，使用氯基气体来执行选择性蚀刻，该氯基气体可以是金属氯化物气体，例如，TiClx、TaClx、WClx等、或其组合。可以理解，TiClx、TaClx和WClx可以是液体或气体，这取决于温度，并且液体在高温下蒸发成气体。选择性蚀刻工艺可以是不生成等离子体的热蚀刻工艺。根据一些实施例，在氯基气体被用于选择性蚀刻时，晶圆10的温度可以在约200℃和约600℃之间的范围内，其中氯基气体的流速在约100sccm和约10,000sccm之间的范围内。蚀刻持续时间可以在约10秒和约300秒之间的范围内，例如，在约30秒和约120秒之间。
蚀刻使得阻挡层66的位于器件区域100中的部分的厚度从蚀刻之前的厚度T1(图16)减小到蚀刻之后的厚度T2(图17)。比率T2/T1可以小于约0.7，或小于约0.5。比率T2/T1也可以是0，这意味着移除了阻挡层66的位于器件区域100中的部分。该比例也可以在约0.1和约0.5之间的范围内。例如，蚀刻之前的厚度T1可以在约
Figure BDA0002188619030000131
和约
Figure BDA0002188619030000132
之间的范围内，并且厚度T2可以在约
Figure BDA0002188619030000133
和约
Figure BDA0002188619030000134
之间的范围内。
如上所述，由于掺杂元素的掺杂，蚀刻选择性ES增加，例如，增加到约5和约10之间的值。因此，在选择性蚀刻中，功函数调整层68B的位于器件区域200和300中的厚度减小较小。
阻挡层66以及功函数调整层68A和68B的厚度影响相应FinFET 190、290和390(图22A)的阈值电压。例如，在FinFET 190、290和390是n型FinFET时，阻挡层66以及功函数调整层68A和68B的减少使得相应FinFET 190、290和390的阈值电压降低。在阻挡层66被蚀刻时，FinFET190的阈值电压降低。期望FinFET 190、290和390的阈值电压具有较大扩展，以满足不同电路的要求。在对阻挡层66的蚀刻中，如果功函数调整层68B在器件区域200和300中被蚀刻得太多，则FinFET 290和390(图22A)的阈值电压也将减小太多，使得FinFET 190的阈值电压与FinFET 290和390的阈值电压之间的扩展被不期望地减小。因此维持FinFET 190、290和390的阈值电压之间的扩展。
在FinFET 190、290和390是p型FinFET时，阻挡层66和功函数调整层68A和68B的变薄使得FinFET 190、290和390的阈值电压增加。通过对功函数调整层68B进行掺杂，在阻挡层66被蚀刻时，由于高蚀刻选择性ES，功函数调整层68B的厚度减小变小，并且FinFET 290和390的阈值电压的增加变小。还维持阈值电压扩展。实验结果表明，如果功函数调整层68B未掺杂有掺杂元素，则蚀刻选择性ES约为3，并且在功函数调整层68B掺杂有例如铝时，蚀刻选择性ES增加到约5至10。功函数调整层68B的厚度损失显著减小，使得(在层68B被掺杂时)所得FinFET的平带电压VFB中的变化ΔVFB约为(在层68B未被掺杂时)所得FinFET的ΔVFB的1/7。
参考图18，功函数层74被共形地形成，并且延伸到器件区域100、200和300中。功函数层74可以通过ALD、CVD等形成。在图23中示出的工艺流程400中，相应工艺被示出为工艺432。功函数层74可以是具有均匀组成的单个层(具有相同元素，并且具有相同元素的相同百分比)，或可以包括由不同材料形成的多个子层。功函数层74可以包括根据在器件区域100、200和300中形成的相应FinFET是n型FinFET还是p型FinFET而选择的功函数金属。例如，在FinFET是n型FinFET时，功函数层74可以包括铝基层(例如，由TiAl、TiAlN、TiAlC、TaAlN、或TaAlC形成，或包括TiAl、TiAlN、TiAlC、TaAlN、或TaAlC)。铝基层可以与(位于器件区域200中的)阻挡层66和(位于器件区域200中的)功函数调整层68B接触或不接触。在FinFET是p型FinFET时，功函数层74可以具有或不具有含铝层。例如，p型FinFET的功函数层74可以包括TiN层、TaN层、和另一TiN层，并且可以不具有含铝材料。功函数层74的不含铝的部分可以与功函数调整层68B接触。根据一些实施例，功函数层74的位于器件区域100、200和300中的部分由相同的材料形成，并且可以在或不在共同沉积工艺中被形成。根据替代实施例，功函数层74的位于器件区域100、200和300中的部分由不同的材料形成，这些材料在单独的沉积工艺中被形成。例如，功函数层74的位于器件区域100、200和300中的部分中的每个部分可以由任意组合中的p型功函数材料和n型功函数材料来形成。
无论器件区域200和300中的FinFET是n型FinFET还是p型FinFET，功函数层74可以不包括铝(如在任意后续退火之前的沉积时)，或功函数层可以包括含铝子层，但是含铝层通过与功函数调整层68B接触的无铝子层(如沉积的)与功函数调整层68B分离。因此，虽然后续热处理可能产生铝扩散，但是功函数调整层68B仍然具有与上覆无铝子层和下卧层(器件区域200中的阻挡层66或器件区域300中的功函数调整层68A)相比更高的铝原子百分比(浓度)。
参考图19，阻碍层76(其也是阻挡层)被共形地形成，并且延伸到器件区域100、200和300中。在图23中示出的工艺流程400中，相应工艺被示出为工艺434。根据一些实施例，阻碍层76包括通过ALD、CVD等沉积的氮化钛(TiN)等。阻碍层76的厚度可以在约
Figure BDA0002188619030000151
和约
Figure BDA0002188619030000152
之间的范围内。
图19还示出了填充金属区域78的形成。根据一些实施例，填充金属区域78由钨、钴等形成，其可以使用ALD、CVD、或其组合来沉积。在图23中示出的工艺流程400中，相应工艺被示出为工艺436。在形成填充金属区域78之后，可以执行平坦化工艺以移除沉积的层的多余部分，如图19所示，从而产生栅极堆叠180、280和380，如图20所示。在图23中示出的工艺流程400中，相应工艺被示出为工艺438。栅极堆叠180、280和380分别包括栅极电极179、279和379。栅极电极179包括帽盖层64、阻挡层66、功函数层74、阻碍层76、和填充金属区域78。栅极电极279包括帽盖层64、阻挡层66、功函数调整层68B、功函数层74、阻碍层76、和填充金属区域78。栅极电极379包括帽盖层64、阻挡层66、功函数调整层68A和68B、功函数层74、阻碍层76、和填充金属区域78。
图21示出了根据一些实施例的硬掩模82的形成。硬掩模82的形成可以包括：执行蚀刻工艺以使栅极堆叠180、280和380凹陷，使得在栅极间隔件46之间形成凹槽；用电介质材料填充凹槽；并且然后执行平坦化工艺(例如，CMP工艺、或机械研磨工艺)以移除电介质材料的多余部分。硬掩模82可以由氮化硅、氮氧化硅、碳氮氧化硅等形成。
图22A示出了源极/漏极接触插塞84和硅化物区域86的形成。源极/漏极接触插塞84的形成包括：蚀刻ILD 60以暴露CESL 58的下面部分，并且然后蚀刻CESL 58的经暴露的部分以形成接触开口，通过该接触开口露出源极/漏极区域54。在后续工艺中，金属层(例如，Ti层)被沉积，并且延伸到接触开口中。可以执行金属氮化物帽盖层。然后执行退火工艺以使金属层与源极/漏极区域54的顶部反应以形成硅化物区域86，如图20所示。填充金属材料(例如，钨、钴等)然后被填充到接触开口中，然后通过平坦化以移除多余材料，产生源极/漏极接触插塞84。然后可以沉积蚀刻停止层91和ILD 93。还形成栅极接触插塞88以穿透硬掩模82从而接触栅极电极179、279和379。还形成源极/漏极接触插塞89。由此形成FinFET190、290和390。
图22B示出了FinFET的透视图，其可以表示如图22A中示出的FinFET 190、290和390中的任一者。还示出了栅极接触插塞88、源极/漏极硅化物区域86、和源极/漏极接触插塞84。
本公开的实施例具有一些有利特征。集成电路可以具有拥有不同阈值电压的晶体管。期望晶体管的阈值电压之间的扩展是显著的。通过用掺杂元素(例如，铝)掺杂功函数调整层，在蚀刻一个晶体管的阻挡层时，减少了对其他晶体管中的暴露的功函数调整层的不利蚀刻，并且阈值的扩展的不利减少变小。
根据本公开的一些实施例，一种方法，包括：形成栅极电介质，该栅极电介质包括在第一半导体区域上延伸的第一部分；形成阻挡层，该阻挡层包括在栅极电介质的第一部分上方延伸的第一部分；形成第一功函数调整层，该第一功函数调整层包括位于阻挡层的第一部分上方的第一部分；将掺杂元素掺杂到第一功函数调整层中；移除第一功函数调整层的第一部分；使阻挡层的第一部分变薄；以及在阻挡层的第一部分上方形成功函数层。在实施例中，第一功函数调整层包括氮化钛，并且掺杂元素包括铝。在实施例中，掺杂掺杂元素包括：在沉积第一功函数调整层时，原位掺杂铝。在实施例中，掺杂掺杂元素是在沉积第一功函数调整层之后执行的。在实施例中，掺杂掺杂元素包括：将第一功函数调整层热浸泡在含铝气体中。在实施例中，栅极电介质还包括在第二半导体区域上延伸的第二部分，阻挡层还包括在栅极电介质的第二部分上方延伸的第二部分，并且第一功函数调整层还包括在阻挡层的第二部分上方延伸的第二部分，并且其中，在第一功函数调整层的第一部分被移除时，通过蚀刻掩模保护第一功函数调整层的第二部分不被移除。在实施例中，在阻挡层的第一部分变薄时，通过第一功函数调整层的第二部分保护阻挡层的第二部分。在实施例中，方法还包括：在在形成第一功函数调整层之前，形成第二功函数调整层；以及在形成第二功函数调整层之后，对第二功函数调整层进行图案化以移除第二功函数调整层的与阻挡层的第一部分重叠的部分。
根据本公开的一些实施例，一种方法，包括：沉积阻挡层，该阻挡层包括分别位于第一晶体管区域和第二晶体管区域中的第一部分和第二部分；沉积第一氮化钛层，该第一氮化钛层包括分别与阻挡层的第一部分和第二部分重叠的第一部分和第二部分；将铝掺杂到第一氮化钛层中；移除第一氮化钛层的第一部分，并且不移除第一氮化钛层的第二部分；部分地蚀刻阻挡层以减小阻挡层的第一部分的厚度，其中，通过第一氮化钛层的第二部分保护阻挡层的第二部分；以及形成功函数层，该功函数层包括与阻挡层的第一部分接触的第一部分和与第一氮化钛层的第二部分接触的第二部分。在实施例中，阻挡层还包括位于第三晶体管区域中的第三部分，并且第一氮化钛层还包括位于阻挡层的第三部分上方的第三部分，并且方法还包括：在形成第一氮化钛层之前，沉积第二氮化钛层，该第二氮化钛层包括分别与阻挡层的第一部分、第二部分和第三部分重叠的第一部分、第二部分和第三部分；以及在形成第一氮化钛层之前，移除第二氮化钛层的第一部分和第二部分。在实施例中，在形成第一氮化钛层之前，没有铝被掺杂到第二氮化钛层中。在实施例中，将铝掺杂到第一氮化钛层中包括：将第一氮化钛层热浸泡在含铝气体中。在实施例中，部分地蚀刻阻挡层是使用金属氯化物气体来执行的。在实施例中，在部分地蚀刻阻挡层时，阻挡层的第一部分的厚度被减小约50％至约90％的范围内的百分比。在实施例中，在部分地蚀刻阻挡层期间，第一氮化钛层的第二部分被暴露于用于蚀刻阻挡层的相同蚀刻气体。
根据本公开的一些实施例，一种集成电路器件，包括：半导体区域；栅极电介质，位于半导体区域上方；阻挡层，位于栅极电介质上方；第一氮化钛层，位于阻挡层上方，其中，第一氮化钛层中还包括铝；以及功函数层，位于第一氮化钛层上方，其中，第一氮化钛层的铝原子百分比高于位于第一氮化钛层上面并且与第一氮化钛层接触的上覆层中的铝原子百分比，并且高于位于第一氮化钛层下面并且与第一氮化钛层接触的下卧层中的铝原子百分比。在实施例中，上覆层是功函数层。在实施例中，集成电路器件还包括第二氮化钛层，位于第一氮化钛层和阻挡层之间，其中，下卧层是第二氮化钛层。在实施例中，功函数层、第一氮化钛层、阻挡层、和栅极电介质被包括在p型晶体管中。在实施例中，下卧层是阻挡层。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种制造集成电路器件的方法，包括：形成栅极电介质，所述栅极电介质包括在第一半导体区域上延伸的第一部分；形成阻挡层，所述阻挡层包括在所述栅极电介质的所述第一部分上方延伸的第一部分；形成第一功函数调整层，所述第一功函数调整层包括位于所述阻挡层的所述第一部分上方的第一部分；将掺杂元素掺杂到所述第一功函数调整层中；移除所述第一功函数调整层的所述第一部分；使所述阻挡层的所述第一部分变薄；以及在所述阻挡层的所述第一部分上方形成功函数层。
示例2.根据示例1所述的方法，其中，所述第一功函数调整层包括氮化钛，并且所述掺杂元素包括铝。
示例3.根据示例1所述的方法，其中，掺杂所述掺杂元素包括：在沉积所述第一功函数调整层时，原位掺杂铝。
示例4.根据示例1所述的方法，其中，掺杂所述掺杂元素是在沉积所述第一功函数调整层之后执行的。
示例5.根据示例4所述的方法，其中，掺杂所述掺杂元素包括：将所述第一功函数调整层热浸泡在含铝气体中。
示例6.根据示例1所述的方法，其中，所述栅极电介质还包括在第二半导体区域上延伸的第二部分，所述阻挡层还包括在所述栅极电介质的所述第二部分上方延伸的第二部分，并且所述第一功函数调整层还包括在所述阻挡层的所述第二部分上方延伸的第二部分，并且其中，在所述第一功函数调整层的所述第一部分被移除时，通过蚀刻掩模保护所述第一功函数调整层的所述第二部分不被移除。
示例7.根据示例6所述的方法，其中，在所述阻挡层的所述第一部分变薄时，通过所述第一功函数调整层的所述第二部分保护所述阻挡层的所述第二部分。
示例8.根据示例1所述的方法，还包括：在形成所述第一功函数调整层之前，形成第二功函数调整层；以及在形成所述第二功函数调整层之后，对所述第二功函数调整层进行图案化以移除所述第二功函数调整层的与所述阻挡层的所述第一部分重叠的部分。
示例9.一种制造集成电路器件的方法，包括：沉积阻挡层，所述阻挡层包括分别位于第一晶体管区域和第二晶体管区域中的第一部分和第二部分；沉积第一氮化钛层，所述第一氮化钛层包括分别与所述阻挡层的所述第一部分和所述第二部分重叠的第一部分和第二部分；将铝掺杂到所述第一氮化钛层中；移除所述第一氮化钛层的所述第一部分，并且不移除所述第一氮化钛层的所述第二部分；部分地蚀刻所述阻挡层以减小所述阻挡层的所述第一部分的厚度，其中，通过所述第一氮化钛层的所述第二部分保护所述阻挡层的所述第二部分；以及形成功函数层，所述功函数层包括与所述阻挡层的所述第一部分接触的第一部分和与所述第一氮化钛层的所述第二部分接触的第二部分。
示例10.根据示例9所述的方法，其中，所述阻挡层还包括位于第三晶体管区域中的第三部分，并且所述第一氮化钛层还包括位于所述阻挡层的所述第三部分上方的第三部分，并且所述方法还包括：在形成所述第一氮化钛层之前，沉积第二氮化钛层，所述第二氮化钛层包括分别与所述阻挡层的所述第一部分、所述第二部分和所述第三部分重叠的第一部分、第二部分和第三部分；以及在形成所述第一氮化钛层之前，移除所述第二氮化钛层的所述第一部分和所述第二部分。
示例11.根据示例10所述的方法，其中，在形成所述第一氮化钛层之前，没有铝被掺杂到所述第二氮化钛层中。
示例12.根据示例9所述的方法，其中，将所述铝掺杂到所述第一氮化钛层中包括：将所述第一氮化钛层热浸泡在含铝气体中。
示例13.根据示例9所述的方法，其中，部分地蚀刻所述阻挡层是使用金属氯化物气体来执行的。
示例14.根据示例9所述的方法，其中，在部分地蚀刻所述阻挡层时，所述阻挡层的所述第一部分的厚度被减小约50％至约90％的范围内的百分比。
示例15.根据示例9所述的方法，其中，在部分地蚀刻所述阻挡层期间，所述第一氮化钛层的所述第二部分被暴露于用于蚀刻所述阻挡层的相同蚀刻气体。
示例16.一种集成电路器件，包括：半导体区域；栅极电介质，位于所述半导体区域上方；阻挡层，位于所述栅极电介质上方；第一氮化钛层，位于所述阻挡层上方，其中，所述第一氮化钛层中还包括铝；以及功函数层，位于所述第一氮化钛层上方，其中，所述第一氮化钛层的铝原子百分比高于位于所述第一氮化钛层上面并且与所述第一氮化钛层接触的上覆层中的铝原子百分比，并且高于位于所述第一氮化钛层下面并且与所述第一氮化钛层接触的下卧层中的铝原子百分比。
示例17.根据示例16所述的集成电路器件，其中，所述上覆层是所述功函数层。
示例18.根据示例16所述的集成电路器件，还包括第二氮化钛层，位于所述第一氮化钛层和所述阻挡层之间，其中，所述下卧层是所述第二氮化钛层。
示例19.根据示例16所述的集成电路器件，其中，所述功函数层、所述第一氮化钛层、所述阻挡层、和所述栅极电介质被包括在p型晶体管中。
示例20.根据示例16所述的集成电路器件，其中，所述下卧层是所述阻挡层。

Claims (10)

1.一种制造集成电路器件的方法，包括：
形成栅极电介质，所述栅极电介质包括在第一半导体区域上延伸的第一部分；
形成阻挡层，所述阻挡层包括在所述栅极电介质的所述第一部分上方延伸的第一部分；
形成第一功函数调整层，所述第一功函数调整层包括位于所述阻挡层的所述第一部分上方的第一部分；
将掺杂元素掺杂到所述第一功函数调整层中；
移除所述第一功函数调整层的所述第一部分；
使所述阻挡层的所述第一部分变薄；以及
在所述阻挡层的所述第一部分上方形成功函数层。
2.根据权利要求1所述的方法，其中，所述第一功函数调整层包括氮化钛，并且所述掺杂元素包括铝。
3.根据权利要求1所述的方法，其中，掺杂所述掺杂元素包括：在沉积所述第一功函数调整层时，原位掺杂铝。
4.根据权利要求1所述的方法，其中，掺杂所述掺杂元素是在沉积所述第一功函数调整层之后执行的。
5.根据权利要求4所述的方法，其中，掺杂所述掺杂元素包括：将所述第一功函数调整层热浸泡在含铝气体中。
6.根据权利要求1所述的方法，其中，所述栅极电介质还包括在第二半导体区域上延伸的第二部分，所述阻挡层还包括在所述栅极电介质的所述第二部分上方延伸的第二部分，并且所述第一功函数调整层还包括在所述阻挡层的所述第二部分上方延伸的第二部分，并且其中，在所述第一功函数调整层的所述第一部分被移除时，通过蚀刻掩模保护所述第一功函数调整层的所述第二部分不被移除。
7.根据权利要求6所述的方法，其中，在所述阻挡层的所述第一部分变薄时，通过所述第一功函数调整层的所述第二部分保护所述阻挡层的所述第二部分。
8.根据权利要求1所述的方法，还包括：
在形成所述第一功函数调整层之前，形成第二功函数调整层；以及
在形成所述第二功函数调整层之后，对所述第二功函数调整层进行图案化以移除所述第二功函数调整层的与所述阻挡层的所述第一部分重叠的部分。
9.一种制造集成电路器件的方法，包括：
沉积阻挡层，所述阻挡层包括分别位于第一晶体管区域和第二晶体管区域中的第一部分和第二部分；
沉积第一氮化钛层，所述第一氮化钛层包括分别与所述阻挡层的所述第一部分和所述第二部分重叠的第一部分和第二部分；
将铝掺杂到所述第一氮化钛层中；
移除所述第一氮化钛层的所述第一部分，并且不移除所述第一氮化钛层的所述第二部分；
部分地蚀刻所述阻挡层以减小所述阻挡层的所述第一部分的厚度，其中，通过所述第一氮化钛层的所述第二部分保护所述阻挡层的所述第二部分；以及
形成功函数层，所述功函数层包括与所述阻挡层的所述第一部分接触的第一部分和与所述第一氮化钛层的所述第二部分接触的第二部分。
10.一种集成电路器件，包括：
半导体区域；
栅极电介质，位于所述半导体区域上方；
阻挡层，位于所述栅极电介质上方；
第一氮化钛层，位于所述阻挡层上方，其中，所述第一氮化钛层中还包括铝；以及
功函数层，位于所述第一氮化钛层上方，其中，所述第一氮化钛层的铝原子百分比高于位于所述第一氮化钛层上面并且与所述第一氮化钛层接触的上覆层中的铝原子百分比，并且高于位于所述第一氮化钛层下面并且与所述第一氮化钛层接触的下卧层中的铝原子百分比。
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