KR102271584B1 - 임계 전압 스프레드를 높이는 선택적 에칭 - Google Patents

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

방법은, 반도체 영역 상에 연장된 일부를 포함하는 게이트 유전체를 형성하는 단계와, 상기 게이트 유전체의 부분 위에 연장된 일부를 포함하는 배리어층을 형성하는 단계와, 상기 배리어층의 부분 위에 일부를 포함하는 일함수 조정층을 형성하는 단계와, 상기 일함수 조정층에 도핑 원소를 도핑하는 단계와, 상기 일함수 조정층의 부분을 제거하는 단계와, 상기 배리어층의 부분을 박화하는 단계와, 상기 배리어층의 부분 위에 일함수층을 형성하는 단계를 포함한다.

Description

임계 전압 스프레드를 높이는 선택적 에칭{SELECTIVE ETCHING TO INCREASE THRESHOLD VOLTAGE SPREAD}
통상 금속-산화물-반도체(MOS, Metal-Oxide-Semiconductor)는 종래의 폴리실리콘 게이트의 폴리 공핍 효과를 해결하기 위해 형성되는 금속 게이트를 포함한다. 폴리 공핍 효과는 인가된 전계가 게이트 유전체에 가까운 게이트 영역에서 캐리어를 일소하여 공핍층을 형성할 때에 발생한다. n타입 도핑된 폴리실리콘층에서는, 공핍층이 이온화 비이동성 도너 사이트(ionized non-mobile donor site)를 포함하고, p타입 도핑된 폴리실리콘층에서는, 공핍층이 이온화 비이동성 어셉터 사이트(ionized non-mobile acceptor site)를 포함한다. 공핍 효과로 말미암아 유효 게이트 유전체 두께가 증가하여, 반도체의 표면에서 역전층이 생성되는 것을 더욱 어렵게 한다.
금속 게이트는 NMOS 디바이스와 PMOS 디바이스의 요건을 충족시키기 위해 복수의 층을 포함한다. 금속 게이트의 형성은 통상 복수의 금속층을 퇴적하고, 텅스텐으로 금속 충전 영역을 형성한 다음에 화학적 기계 평탄화(CMP) 공정을 수행하여 금속층의 과량부를 제거하는 것을 수반한다. 금속층의 잔여부는 금속 게이트를 형성한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9 내지 도 21, 도 22a, 및 도 22b는 일부 실시형태에 따른 FinFET(Fin Field-Effect Transistor)의 형성에 있어서 중간 스테이지의 사시도 및 단면도이다.
도 23은 일부 실시형태에 따른 FinFET을 형성하는 공정 흐름도를 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래에 있는(underlying)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
대체 게이트를 구비한 트랜지스터와, 그 형성 방법이 일부 실시형태에 따라 제공된다. 트랜지스터를 형성하는 중간 스테이지들이 일부 실시형태에 따라 예시된다. 일부 실시형태의 일부 변형예에 대해 설명한다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 요소를 지정하는데 이용된다. 예시하는 실시형태에서는, 본 개시내용의 개념을 설명하기 위해 핀 전계효과 트래지스터(FinFET)의 형성을 예로서 사용한다. 평면형 트랜지스터 및 GAA(Gate-All-Around) 트랜지스터도 본 개시내용의 개념을 채택할 수 있다. 본 개시내용의 일부 실시형태에 따르면, 알루미늄을 (티탄 질화물) 일함수 조정층에 도핑하여 (탄탈 질화물) 배리어층과 티탄 질화물 일함수 조정층 간의 에칭 선택비(etching selectivity)를 증가시킴으로써, 배리어층이 박화될 때에, 일함수 조정층의 두께 손실을 줄이고 트랜지스터의 임계 전압 간의 스프레드가 감소하는 것이 방지될 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9 내지 도 21, 도 22a, 및 도 22b는 본 개시내용의 일부 실시형태에 따른 FinFET(Fin Field-Effect Transistor)의 형성에 있어서 중간 스테이지의 단면도 및 사시도이다. 이들 도면에 도시하는 공정들은 도 23에 도시한 공정 흐름(300)에도 개략적으로 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator, SOI) 기판 등과 같은 반도체 기판일 수 있으며, (예, p타입 또는 n타입 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 반도체 기판(20)은 실리콘 웨이퍼 등의 웨이퍼(10)의 일부일 수도 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료로 된 층이다. 절연체층은 예컨대 매립 산화물(BOX, Buried Oxide)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 통상 실리콘이나 유리 기판 상에 제공된다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 일부 실시형태에 있어서, 반도체 기판(20)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 그 조합을 포함할 수 있다.
계속 도 1을 참조하면, 웰 영역(22)이 기판(20) 내에 형성된다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(402)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 웰 영역(22)은 붕소, 인듐 등일 수 있는 p타입 불순물을 기판(20)에 주입하여 형성된 p타입 웰 영역이다. 본 개시내용의 다른 실시형태에서, 웰 영역(22)은 인, 비소, 안티몬 등일 수 있는 n타입 불순물을 기판(20)에 주입하여 형성된 n타입 웰 영역이다. 그렇게 형성된 웰 영역(22)은 기판(20)의 정상면 위로 연장될 수 있다. n타입 또는 p타입 불순물 농도는 1018 cm-3 이하일 수 있으며, 예컨대 약 1017 cm-3 내지 약 1018 cm-3 범위일 수 있다.
도 2를 참조하면, 격리 영역(24)이 기판(20)의 정상면으로부터 기판(20) 내로 연장되도록 형성된다. 격리 영역(24)은 이하 STI(Shallow Trench Isolation)라고도 칭해진다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(404)으로서 예시된다. 이웃하는 STI 영역들(24) 사이의 기판(20)의 부분을 반도체 스트립(26)이라고 한다. STI 영역(24)을 형성하기 위해, 패드 산화물층(28)과 하드 마스크층(30)이 반도체 기판(20) 상에 형성된 다음에 패터닝된다. 패드 산화물층(28)은 실리콘 산화물로 형성된 박막일 수 있다. 본 개시내용의 일부 실시형태에 따르면, 패드 산화물층(28)은 열산화 공정에서 형성되며, 반도체 기판(20)의 상면층이 산화된다. 패드 산화물층(28)은 반도체 기판(20)과 하드 마스크층(30) 사이에서 접착층(adhesion layer)으로서 역할한다. 패드 산화물층(28)은 하드 마스크층(30)을 에칭하기 위한 에칭 정지층으로서도 역할할 수 있다. 본 개시내용의 일부 실시형태에 따르면, 하드 마스크층(30)은 예컨대 저압 화학적 기상 증착(LPCVD)을 사용하여 실리콘 질화물로 형성된다. 본 개시내용의 다른 실시형태에 따르면, 하드 마스크층(30)은 실리콘의 열질화(thermal nitridation), 또는 플라즈마 강화 화학적 기상 증착(PECVD)에 의해 형성된다. 포토 레지스트(도시 생략)가 하드 마스크층(30)에 형성된 다음 패터닝된다. 그런 다음 하드 마스크층(30)은 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 패터닝되어 도 2에 도시하는 바와 같이 하드 마스크(30)를 형성한다.
다음으로, 패터닝된 하드 마스츠층(30)이 패드 산화물층(28)과 기판(20)을 에칭하는 데에 에칭 마스크로서 사용된 다음, 그렇게 형성된 기판(20) 내의 트렌치를 유전체 재료로 충전한다. 화학적 기계 평탄화(CMP) 공정 또는 기계적 연마 공정 등의 평탄화 공정을 수행하여 유전체 재료의 과량부를 제거하고, 유전체 재료의 잔여부는 STI 영역(24)이 된다. STI 영역(24)은 기판(20)의 표면층의 열산화를 통해 형성된 열 산화물일 수 있는 라이너 유전체(도시 생략)를 포함할 수 있다. 라이너 유전체는 예컨대, 원자층 퇴적(ALD), 고밀도 플라즈마 화학적 기상 증착(HDPCVD), 또는 화학적 기상 증착(CVD)을 이용하여 형성된 퇴적형 실리콘 산화물층, 실리콘 질화물층 등일 수도 있다. 또한, STI 영역(24)은 라이너 산화물 위에 유전체 재료를 포함할 수 있으며, 이 유전체 재료는 FCVD(Flowable Chemical Vapor Deposition), 스핀온 코팅 등을 이용하여 형성될 수 있다. 일부 실시형태에 따르면 라이너 유전체 위의 유전체 재료가 실리콘 산화물을 포함할 수도 있다.
하드 마스크층(30)의 정상면과 STI 영역(24)의 정상면은 실질적으로 서로 높이가 같을 수 있다. 반도체 스트립(26)이 이웃하는 STI 영역들(24) 사이에 있다. 본 개시내용의 일부 실시형태에 따르면, 반도체 스트립(26)은 오리지널 기판(20)의 부분이며, 따라서 반도체 스트립(26)의 재료는 기판(20)의 재료와 동일하다. 본 개시내용의 다른 실시형태에 따르면, 반도체 스트림(26)은, STI 영역들(24) 사이의 기판(20)의 부분을 에칭하여 리세스를 형성하고 그 리세스에서 다른 반도체 재료를 재성장시키는 에피택시를 수행함으로써 형성된 대체 스트립이다. 따라서, 반도체 스트립(26)은 기판(20)의 재료와는 상이한 반도체 재료로 형성된다. 일부 실시형태에 따르면, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V 화합물 반도체 재료로 형성된다.
도 3을 참조하면, STI 영역(24)이 리세싱되어, 반도체 스트립(26)의 정상부가 STI 영역(24)의 나머지 부분의 정상면(24A)보다 높게 돌출하여 돌출형 핀(36)을 형성한다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(406)으로서 예시된다. 건식 에칭 공정을 이용하여 에칭이 행해질 수 있으며, 에칭 가스로서는 예컨대 HF3 및 NH3가 사용된다. 에칭 공정 시에, 플라즈마가 생성될 수 있다. 아르곤도 포함될 수 있다. 본 개시내용의 다른 실시형태에서는, STI 영역(24)의 리세싱이 습식 에칭 공정을 이용해서 행해진다. 에칭제(etching chemical)는 예컨대 HF를 포함할 수 있다.
전술한 실시형태에서는, 임의의 적절한 방법에 의해 핀이 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여, 패터닝된 희생층과 함께 형성된다. 그런 다음, 희생층은 제거된 다음, 잔여 스페이서 또는 맨드렐이 핀을 패터닝하는데 사용될 수 있다.
도 4를 참조하면, (돌출형) 핀(36)의 정상면과 측벽 상에 더미 게이트 스택(38)이 형성되어 연장된다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(408)으로서 예시된다. 더미 게이트 스택(38)은 더미 게이트 유전체(40)와, 이 더 게이트 전극(40) 위의 더미 게이트 전극(42)을 포함한다. 더미 게이트 전극(42)은 예컨대 폴리실리콘을 이용해서 형성될 수 있고, 다른 재료를 이용할 수도 있다. 또한 각각의 더미 게이트 스택(38)은 더미 게이트 전극(42) 위에 하나(또는 복수의) 하드 마스크층(44)을 포함할 수 있다. 하드 마스크층(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(38)은 단일의 돌출형 핀 또는 복수의 돌출형 핀(36) 및/또는 STI 영역(24)에 걸쳐 있을 수 있다. 또한 더미 게이트 스택(38)은 돌출형 핀(36)의 길이 방향에 수직인 길이 방향을 갖는다.
다음으로, 더미 게이트 스택(38)의 측벽 상에 게이트 스페이서(46)가 형성된다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(408)으로도 예시된다. 본 개시내용의 일부 실시형태에 따르면, 게이트 스페이서(46)는 실리콘 질화물, 실리콘 탄질화물 등의 유전체 재료로 형성되고. 단일층 구조 또는 복수의 유전체층을 포함하는 다층 구조를 구비할 수도 있다.
그런 다음, 게이트 스택(38)과 게이트 스페이서(46)에 의해 덮이지 않는 돌출형 핀(36)의 부분을 에칭하기 위해 에칭 공정이 행해져서, 도 5에 도시하는 구조가 형성된다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(410)으로서 예시된다. 리세싱은 이방성일 수 있으며, 따라서 더미 게이트 스택(38)과 게이트 스페이서(46) 바로 아래에 있는 핀(36)의 부분들은 보호되어 에칭되지 않는다. 리세싱된 반도체 핀(26)의 상면은 일부 실시형태에 따라 STI 영역(24)의 상면(24A)보다 낮을 수 있다. 돌출형 핀(36)의 에칭된 부분에 의해 남겨진 공간을 리세스(50)라고 칭한다. 리세스(50)는 더미 게이트 스택(38)의 양측 상에 위치한 부분과, 돌출형 핀(36)의 잔여부 사이의 부분을 포함한다.
다음으로, 리세스(50)에서 반도체 재료를 (에피택시를 통해) 선택적으로 성장시킴으로써 에피택시 영역(54)(소스/드레인 영역)이 형성되어, 도 6의 구조가 형성된다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(412)으로서 예시된다. 그 결과로 형성된 FinFET가 p타입 FinFET인지 n타입 FinFET인지의 여부에 따라, p타입 또는 n타입 불순물이, 에피택시의 진행과 함께 인시추(in-situ) 도핑될 수 있다. 예를 들어, 그렇게 형성된 FinFET이 p타입 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB) 등이 성장할 수 있다. 반대로, 그렇게 형성된 FinFET이 n타입 FinFET인 경우, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장할 수 있다. 본 개시내용의 다른 실시형태에 따르면, 에피택시 영역(54)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층 등의 III-V 화합물 반도체를 포함한다. 리세스(50)가 에피택시 영역(54)으로 충전된 후에, 에피택시 영역(54)의 추가 에피택셜 성장으로 에피택시 영역(54)이 수평으로 확장하여 패싯(facet)이 형성될 수 있다. 에피택시 영역(54)의 추가 성장은 이웃하는 에피택시 영역들(54)이 서로 병합되게 할 수도 있다. 공극(에어 갭)(56)이 생성될 수도 있다. 본 개시내용의 일부 실시형태에 따르면, 에피택시 영역(54)의 형성은 에피택시 영역(54)의 정상면이 여전히 물결형(wavy)일 때, 또는 병합된 에피택시 영역(54)의 정상면이 평면형이 될 때 완료될 수 있으며, 이것은 도 6에 도시하는 바와 같이 에피택시 영역(54) 상에서의 추가 성장에 의해 달성된다.
에피택시 단계 후에, 에피택시 영역(54)은 도면부호 54을 이용해서 또한 표시하는 소스 및 드레인 영역을 형성하기 위해 p타입 또는 n타입 불순물이 추가 주입될 수 있다. 본 개시내용의 대안적 실시형태에 따르면, 에피택시 중에 에피택시 영역(54)이 p타입 또는 n타입 불순물로 인시추 도핑될 경우 주입 단계는 생략된다.
도 7a는 CESL(Contact Etch Stop Layer)(58) 및 ILD(Inter-Layer Dielectric)(60)의 형성 후의 구조의 사시도를 나타낸다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(414)으로서 예시된다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있고, CVD, ALD 등을 이용하여 형성될 수 있다. ILD(60)은 예컨대 FCVD, 스핀온 코팅, CVD, 또는 다른 퇴적 방법을 이용하여 형성된 유전체 재료를 포함할 수 있다. ILD(60)은 또한 실리콘 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등의 실리콘 산화물계 재료일 수 있는 산소 함유 유전체 재료로 형성될 수도 있다. ILD(60), 더미 게이트 스택(38), 및 게이트 스페이서(46)의 정상면들을 서로 같은 높이가 되게 하기 위해 CMP 공정 또는 기계적 연마 공정 등의 평탄화 공정이 행해진다.
도 7b는 동일한 기판(20) 상에 제1, 제2, 및 제3 FinFET을 형성할 때의 중간 구조의 단면도를 나타낸다. 제1, 제2 및 제3 FinFET은 각각 디바이스 영역(100, 200 및 300) 내에 형성된다. 일부 실시형태에 따르면, 제1, 제2 및 제3 FinFET은 동일한 전도성 타입을 가질 수 있고, 전부 p타입 FinFET 또는 전부 n타입 FinFET일 수도 있다. 제1, 제2 및 제3 FinFET은 적절한 차이(스프레드)를 갖는 상이한 임계 전압을 갖는 것이 의도된다. 예를 들어, FinFET이 n타입 FinFET인 경우, 디바이스 영역(100) 내의 FinFET(도 22a의 도면부호 190)은 FinFET(190, 290 및 390) 중에서 최저 임계 전압을 갖고, 디바이스 영역 내의 FinFET(도 22a의 도면부호 300)은 최고 임계 전압을 갖는다. 반대로, FinFET이 p타입 FinFET인 경우, 디바이스 영역(100) 내의 FinFET은 FinFET(190, 290 및 390) 중에서 최고 임계 전압을 갖고, 디바이스 영역(300) 내의 FinFET은 최저 임계 전압을 갖는다. 다른 실시형태에 따르면, 제1, 제2 및 제3 FinFET은 상이한 전도성 타입을 가지며, 제1, 제2 및 제3 FinFET 각각은 임의의 조합으로 p타입 FinFET 또는 n타입 FinFET일 수 있다. 제1, 제2 및 제3 FinFET 각각의 초기 형성 공정은 도 1 내지 도 7a에 도시하는 공정을 포함할 수 있으며, 따라서 도 7a에 도시하는 구조와 유사한 구조를 가질 수 있다. 도 7b에 도시하는 바와 같이 제1 디바이스 영역(100), 제2 디바이스 영역(200), 및 제3 디바이스 영역(300) 각각의 구조는 도 7a에 도시하는 기준 단면(7B-7B)으로부터 얻어질 수 있다.
도 7a 및 도 7b에 도시하는 구조가 형성된 후에, 도 8a, 도 8b 및 도 9 내지 도 20에 도시하는 바와 같이, 디바이스 영역(100, 200 및 300) 내의 더미 게이트 스택(38)은 금속 게이트 및 대체 게이트 유전체로 대체된다. 도 8a, 도 8b 및 도 9 내지 도 20에는, STI 영역(24)의 정상면(24A)이 예시되어 있고, 반도체 핀(24')은 각각의 정상면(24A)보다 높게 돌출되어 있다.
대체 게이트를 형성하기 위해, 도 7a 및 도 7b에 도시하는 바와 같이, 하드 마스크층(44), 더미 게이트 전극(42), 및 더미 게이트 유전체(40)가 먼저 제거되어, 도 8a 및 도 8b에 도시하는 바와 같은 개구부(59)를 형성한다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(416)으로서 예시된다. 돌출형 핀(24')의 정상면과 측벽은 개구부(59)에 노출된다.
다음으로, 도 9를 참조하면, 게이트 유전체(63)가 형성되어 각각 개구부(59)에 연장된다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(418)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 게이트 유전체(63)는 돌출형 핀(24')의 노출면 상에 형성되는 계면층(IL)(61)을 포함한다. 각각의 IL(61)은 실리콘 산화물층 등의 산화물층을 포함할 수 있으며, 돌출형 핀(24')의 열산화, 화학적 산화 공정 또는 퇴적 공정을 통해 형성된다. 게이트 유전체(63)는 대응하는 IL(61) 위에 하이-k(high-k) 유전체층(62)도 포함할 수 있다. 하이-k 유전체층(62)은 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물 등의 하이-k 유전체 재료로 형성될 수 있다. 하이-k 유전체 재료의 유전 상수(k 값)는 3.9보다 높고, 약 7.0보다 높을 수도 있고 대때로 21.0만큼 높거나 더 높다. 하이-k 유전체층(62)은 각각의 하부 IL(61)를 덮어서 IL과 접촉할 수 있다. 하이-k 유전체층(62)은 등각층으로서 형성되고, 돌출형 핀(24')의 측벽과 게이트 스페이서(46)의 정상면 및 측벽 상에서 연장된다. 본 개시내용의 일부 실시형태에 따르면, 하이-k 유전체층(62)은 ALD 또는 CVD를 이용하여 형성된다. 디바이스 영역(100, 200 및 300) 내의 하이-k 유전체층(62)은 동일한 유전체층의 부분일 수 있으며, 동일한 재료로 그리고 동일한 두께를 갖게 동시에 형성될 수도 있고 또는 상이한 재료로 그리고/또는 상이한 두께를 갖게 별도로 형성될 수도 있다.
그런 다음 캡핑층(64)과 배리어층(66)이 게이트 유전체(63) 상에 등각으로 형성된다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(420)으로서 예시된다. 캡핑층(64)과 배리어층(66)은 각각 제1 서브캡핑층과 제2 서브캡핑층으로 칭해질 수도 있다. 일부 실시형태에 따르면, 캡핑층(64)과 배리어층(66) 각각은 단일층일 수도 또는 추가 서브층을 포함할 수도 있다. 배리어층(66)은 후속 퇴적되는 금속 함유 재료가 게이트 유전체(63)로 확산되는 것을 막는 기능을 할 수 있다. 뿐만 아니라, 도시하는 바와 같이 배리어층(66)은, 이하에서 더욱 명확해지겠지만, 디바이스 영역(100 및 200) 내의 일함수 조정층의 후속 에칭 시에, 캡핑층(64)이 후속 형성되는 일함수 조정층과 동일한 재료로 형성된다면, 에칭 정지층으로서 기능할 수 있다. 캡핑층(64)은 티탄 질화물(TiN)로 형성될 수도 또는 ALD, CVD 등에 의해 게이트 유전체(63) 상에 등각으로 형성된 TiN 등을 포함할 수도 있다. 배리어층(66)은 탄탈 질화물(TaN)로 형성될 수도 또는 ALD, CVD 등에 의해 캡핑층(64) 상에 등각으로 형성된 TaN 등을 포함할 수도 있다. 캡핑층(64)의 두께는 약 5 Å과 약 30 Å 사이의 범위일 수 있으며, 배리어층(66)의 두께는 약 5 Å과 약 30 Å 사이의 범위일 수 있다.
도 10을 참조하면, 제1 일함수 조정층(68A)이 배리어층(66) 상에 등각으로 형성된다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(422)으로서 예시된다. 제1 일함수 조정층(68A)은 형성될 디바이스의 용도에 따라, 디바이스의 일함수를 원하는 값으로 조정하도록 임의의 조건에 맞는 재료로 형성될 수 있으며, 임의의 조건에 맞는 퇴적 공정을 이용하여 퇴적될 수 있다. 일부 실시형태에 따르면, 제1 일함수 조정층(68A)은 티탄 질화물(TiN)로 형성되거나, ALD, CVD 등에 의해 퇴적된 TiN 등을 포함한다. 제1 일함수 조정층(68A)은 알루미늄과 같은 도핑 원소가 없을 수도 있다. 제1 일함수 조정층(68A)의 두께는 약 5 Å과 약 30 Å 사이의 범위일 수 있다.
도 11을 참조하면, 에칭 마스크(70)가 형성된 다음에, 디바이스 영역(300)은 덮으면서 디바이스 영역(100 및 200)은 덮지 않도록 패터닝된다. 따라서, 디바이스 영역(100 및 200) 내의 일함수 조정층(68A)의 부분이 노출된다. 일부 실시형태에 따르면, 에칭 마스크(70)는 포토 레지스트를 포함한다.
패터닝된 에칭 마스크(70)가 형성된 후에, 제1 일함수 조정층(68A)을 패터닝하기 위해 에칭 공정이 수행된다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(424)으로서 예시된다. 패터닝 공정에서, 제1 일함수 조정층(68A)의 부분은 제1 디바이스 영역(100)과 제2 디바이스 영역(200)으로부터 제거되고, 디바이스 영역(300) 내에는 제1 일함수 조정층(68A)의 일부가 남겨진다. 배리어층(66)은 이 에칭 공정 동안에 에칭 정지층으로서 역할할 수도 있다. 일부 실시형태에 따르면, 제1 일함수 조정층(68A)은 예컨대 불화수소(HF) 용액 등의 불소 함유 화학물질을 사용하여 에칭될 수 있다. 그런 다음, 에칭 마스크(70)는, 예컨대 에칭 마스크(70)가 포토 레지스트인 경우라면 적절한 애싱 처리를 이용하여 제거될 수 있다. 그렇게 형성된 구조가 도 12에 도시된다.
도 13은 등각으로 형성되어 디바이스 영역(100, 200 및 300)으로 연장되는 제2 일함수 조정층(68B)의 형성을 도시한다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(426)으로서 예시된다. 디바이스 영역(100 및 200)에서는, 제2 일함수 조정층(68B)이 배리어층(66)의 정상면과 접촉할 수 있다. 디바이스 영역(300)에서는, 제2 일함수 조정층(68B)이 제1 일함수 조정층(68A)과 접촉할 수 있다. 제2 일함수 조정층(68B)은 형성될 디바이스의 용도에 따라, 디바이스의 일함수를 원하는 값으로 조정하도록 임의의 조건에 맞는 재료로 형성될 수 있으며, 임의의 조건에 맞는 퇴적 방법을 이용하여 퇴적될 수 있다. 일부 실시형태에 따르면, 제2 일함수 조정층(68B)은 CVD, ALD 등을 이용하여 퇴적된다. 제2 일함수 조정층(68B)의 두께는 약 5 Å과 약 30 Å 사이의 범위일 수 있다.
일부 실시형태에 따르면, 제2 일함수 조정층(68B)은 티탄 질화물(TiN)을 포함한다. 제2 일함수 조정층(68B)의 티탄 대 질화물의 원자비는 제1 일함수 조정층(68A)의 티탄 대 질화물의 원자비와 동일할 수도 상이할 수도 있다. 일함수 조정층(68A 및 68B)은 서로 구별될 수도 구별되지 않을 수도 있다. 예를 들어, 일함수 조정층(68A 및 68B) 사이에 구별 가능한 계면이 있을 수도 없을 수도 있다. 일함수 조정층(68B)은 제2 일함수 조정층(68B)과 배리어층(66) 간의 에칭 선택비(ES)에 영향을 줄 수 있는 알루미늄 또는 다른 사용 가능 원소일 수 있는 도핑 원소를 포함할 수도 포함하지 않을 수도 있다. 보다 구체적으로, 제2 일함수 조정층(68B)에 도핑될 때에 도핑 원소는 도 15에 도시하는 바와 같이 이후의 배리어층(66)의 박화 공정에서 제2 일함수 조정층(68B)의 에칭률을 (도핑되지 않은 경우보다) 낮게 한다. 또한, 퇴적될 때에 제1 일함수 조정층(68A)은 도핑 원소가 없을 수도 있다.
일부 실시형태에 따르면, 제2 일함수 조정층(68B)은 알루미늄이 도핑된 TiN을 포함하고, 따라서 제2 일함수 조정층(68B)은 TiAlN층이다. 제2 일함수 조정층(68B)의 퇴적은 CVD 또는 ALD를 통해 수행될 수 있다. TiAlN에 티탄을 주입하기 위한 처리 가스는 예를 들면 TiCl4 등일 수 있다. TiAlN에 질소를 주입하기 위한 처리 가스는 예를 들면 암모니아(NH3) 등을 포함할 수 있다. TiAlN에 알루미늄을 주입하기 위한 처리 가스는 예를 들면 AlCl3 등을 포함할 수 있다. 본 개시내용의 일부 실시형태에 따르면, 알루미늄은 약 10% 내지 약 20% 범위의 원자 백분율을 갖는다.
다른 실시형태에 따르면, (퇴적될 때에) 제2 일함수 조정층(68B)은 TiN을 포함하고, 알루미늄과 같은 도핑 원소가 없으며, 도핑 원소는 후속 열침지(thermal soaking) 공정에서 도핑된다. 제2 일함수 조정층(68B)의 퇴적은 또한 CVD 또는 ALD를 통해 수행될 수 있으며, 전구체는 TiCl4, 암모니아 등을 포함할 수 있다. 일부 실시형태에 따르면, 일함수 조정층(68B)의 퇴적 시에, 웨이퍼(10)의 온도는 약 300 ℃와 약 550 ℃ 사이의 범위이거나, 또는 약 400 ℃와 약 450 ℃ 사이의 범위일 수 있다. TiCl4의 유량은 약 30 sccm와 약 300 sccm 사이의 범위일 수 있다. 암모니아의 유량은 약 500 sccm와 약 5,000 sccm 사이의 범위일 수 있다.
도 14를 참조하면, 일함수 조정층(68B)이 퇴적될 때에 도핑 원소가 없는 경우에, 일함수 조정층(68B)에 도핑 원소를 도핑하기 위해 열침지 공정(화살표 69로 나타냄)이 수행된다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(428)으로서 예시된다. 퇴적된 제2 일함수 조정층(68B)이 이미 도핑 원소를 포함하는 일부 실시형태에 따르면, 열침지 공정은 수행될 수도 생략될 수도 있다. 따라서, 도 23의 공정 흐름(400)에 도시한 공정(428)은 그것이 수행될 수도 있고 수행되지 않을 수도 있음을 나타내기 위해 점선 사각형을 사용하여 표시된다. 일부 실시형태에 따르면, 열침지 공정용 처리 가스는 AlCl3 등과 같은 알루미늄 함유 처리 가스를 포함하며, H2, Ar 등과 같은 일부 캐리어 가스를 함유할 수도 있다. 일부 실시형태에 따르면, 열침지 공정은 일함수 조정층(68B) 내의 도핑 원소를 원하는 원자 백분율(예컨대, 약 10% 내지 약 20%)로 달성하고, 배리어층(66) 및 제1 일함수 조정층(68A)에 확산되는 도핑 원소가 없게(또는 실질적으로 없게) 한다.
본 개시내용의 일부 실시형태에 따르면, 열침지 공정은 웨이퍼(10)가 약 300 ℃와 약 550 ℃ 사이의 범위 또는 약 400 ℃와 약 450 ℃ 사이의 범위의 온도에 있는 상태에서 수행되며, 처리 가스의 압력은 약 0.5 torr와 약 30 torr 사이의 범위일 수 있다. 열침지 시간은 약 1초 내지 약 300초 범위일 수 있다.
도 15를 참조하면, 에칭 마스크(72)가 형성된 다음, 디바이스 영역(200 및 300)은 덮으면서 디바이스 영역(100)은 덮지 않도록 패터닝된다. 따라서, 디바이스 영역(1000) 내의 일함수 조정층(68B)의 부분이 노출된다. 일부 실시형태에 따르면, 에칭 마스크(72)는 포토 레지스트를 포함한다.
패터닝된 에칭 마스크(72)가 형성된 후에, 일함수 조정층(68B)을 패터닝하기 위해 에칭 공정이 수행된다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(430)으로서 예시된다. 디바이스 영역(100) 내의 일함수 조정층(68B)의 부분은 제거되고, 디바이스 영역(200 및 300) 내의 일함수 조정층(68B)의 일부는 남겨진다. 에칭 공정에서, 배리어층(66)은 에칭 정지층으로서 역할할 수도 있다. 일부 실시형태에 따르면, 일함수 조정층(68B)은 예컨대 불화수소(HF) 용액 등의 불소 함유 화학물질을 사용하여 에칭될 수 있다. 그런 다음, 에칭 마스크(72)는, 예컨대 에칭 마스크(72)가 포토 레지스트인 경우라면 적절한 애싱 처리를 이용하여 제거될 수 있다. 그렇게 형성된 구조가 도 16에 도시된다. 디바이스 영역(100)에서는, 배리어층(66)이 노출된다. 디바이스 영역(200 및 300)에서는, 일함수 조정층(68B)이 노출된다.
도 17은 에칭을 이용한 선택적 박화 공정을 도시하며, 이 공정에서는 디바이스 영역(100) 내의 배리어층(66)이 박화된다(부분적으로 또는 완전히 제거된다). 에칭 공정에서, 디바이스 영역(100) 내의 배리어층(66)의 일부와 디바이스 영역(200 및 300) 내의 일함수 조정층(68B)의 일부가 에칭제에 노출된다. 에칭제는 배리어층(66)의 에칭률 대 일함수 조정층(68B)의 에칭률의 비인 에칭 선택비(ES)가 높은 것이 선택된다. 예를 들어, 에칭 선택비(ES)는 약 5보다 높을 수 있고 약 5 내지 10 이상의 범위일 수 있다. 에칭 공정은 에칭 마스크(72)를 에칭 마스크로서 사용하기보다는 에칭 마스크(72)를 제거한 후에 수행되는 것을 알아야 한다. 그 이유는 에칭 마스크(72)의 손상을 야기하기에 충분히 높을 수 있는 고온에서 에칭을 수행할 수 있고 손상된 에칭 마스크(72)가 에칭 챔버를 오염시킬 수 있기 때문이다.
본 개시내용의 일부 실시형태에서는, 배리어층(66)의 에칭이 염소계 화학물질을 사용하여 수행된다. 일부 실시형태에 따르면, 선택적 에칭은 TiClx, TaClx, WClx 등과 같은 금속 염화물 가스 또는 이들의 조합일 수 있는 염소계 가스를 사용하여 수행된다. TiClx, TaClx, WClx는 온도에 따라 액체 또는 기체일 수 있고, 액체는 고온에서 기체로 증발됨을 알아야 한다. 선택적 에칭 공정은 플라즈마를 생성하지 않는 열 에칭 공정일 수도 있다. 일부 실시형태에 따라, 염소계 가스가 선택적 에칭에 사용될 때, 웨이퍼(10)의 온도는 약 200 ℃ 내지 약 600 ℃의 범위일 수 있고, 염소계 가스의 유량은 약 100 sccm 내지 약 10,000 sccm의 범위일 수 있다. 에칭 지속시간은 약 10초 내지 약 300초의 범위일 수 있으며, 예컨대 약 30초와 약 120초의 사이일 수 있다.
에칭은 디바이스 영역(100) 내의 배리어층(66)의 부분의 두께를 에칭전 두께(T1)(도 16)로부터 에칭후 두께(T2)(도 17)로 감소시킨다. T2/T1 비는 약 0.7보다 작거나 약 0.5보다 작을 수 있다. T2/T1 비는 또한 0일 수 있으며, 이는 디바이스 영역(100) 내의 배리어층(66)의 부분이 제거됨을 의미한다. 또한 그 비는 약 0.1 nm 내지 약 0.5 nm의 범위일 수도 있다. 예를 들어, 에칭전 두께(T1)는 약 5 Å 내지 약 30 Å의 범위일 수 있고, 두께(T2)는 약 2 Å 내지 약 10 Å의 범위일 수 있다.
전술한 바와 같이, 도핑 원소의 도핑으로 인해, 에칭 선택비(ES)는 예컨대 약 5 내지 약 10의 범위의 값으로 증가한다. 따라서, 선택적 에칭에서, 디바이스 영역(200 및 300) 내의 일함수 조정층(68B)의 두께 감소가 작다.
배리어층(66) 및 일함수 조정층(68A 및 68B)의 두께는 대응하는 FinFET(190, 290 및 390)(도 22a)의 임계 전압에 영향을 미친다. 예를 들어, FinFET(190, 290 및 390)이 n타입 FinFET인 경우, 배리어층(66) 및 일함수 조정층(68A 및 68B)의 감소는 대응하는 FinFET(190, 290 및 390)의 임계 전압의 저하를 초래한다. 배리어층(66)이 에칭될 때, FinFET(190)의 임계 전압은 감소한다. FinFET(190, 290 및 390)의 임계 전압은 상이한 회로의 요건을 충족시키기 위해 스프레드가 큰 것이 바람직하다. 배리어층(66)의 에칭에서, 디바이스 영역(200 및 300) 내의 일함수 조정층(68B)이 너무 많이 에칭되면, FinFET(290 및 390)(도 22a)의 임계 전압도 너무 많이 감소하여, FinFET(190)의 임계 전압 및 FinFET(290 및 390)의 임계 전압 간의 스프레드가 바람직하지 않게 감소하게 된다. 따라서, FinFET(190, 290 및 390)의 임계 전압들 간의 스프레드가 유지된다.
FinFET(190, 290 및 390)이 p타입 FinFET인 경우, 배리어층(66) 및 일함수 조정층(68A 및 68B)의 박화가 FinFET(190, 290 및 390)의 임계 전압의 상승을 초래한다. 일함수 조정층(68B)을 도핑함으로써, 배리어층(66)의 에칭 시에, 높은 에칭 선택비(ES)에 의해, 일함수 조정층(68B)의 두께의 감소가 저감되고, FinFET(290 및 390)의 임계 전압의 상승이 감소한다. 또한 임계 전압 스프레드도 유지된다. 실험 결과에 따르면, 일함수 조정층(68B)이 도핑 원소로 도핑되지 않으면, 에칭 선택비(ES)는 약 3이고, 일함수 조정층(68B)이 예컨대 알루미늄으로 도핑될 때, 에칭 선택비(ES)는 약 5 내지 10으로 증가한다. 일함수 조정층(68B)의 두께 손실이 상당히 감소하여, 최종 FinFET의 플랫 밴드 전압(VFB)의 변화(ΔVFB)는 (층(68B)이 도핑되지 않은 경우의) 최종 FinFET의 ΔVFB의 약 1/7가 된다.
도 18을 참조하면, 일함수층(74)이 등각으로 형성되어 디바이스 영역(100, 200 및 300)으로 연장된다. 일함수층(74)은 ALD, CVD 등을 통해 형성될 수 있다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(432)으로서 예시된다. 일함수층(74)은 균일한 조성을 갖는 단일층(동일한 원소의 동일한 비율을 갖는 동일한 원소를 가짐)일 수도 있거나, 또는 상이한 재료로 형성된 복수의 서브층을 포함할 수도 있다. 일함수층(74)은 디바이스 영역(100, 200 및 300) 내에 형성된 각각의 FinFET이 n타입 FinFET인지 또는 p타입 FinFET인지 여부에 따라 선택되는 일함수 금속을 포함할 수 있다. 예를 들어, FinFET이 n타입 FinFET인 경우, 일함수층(74)은 (TiAl, TiAlN, TiAlC, TaAlN 또는 TaAlC로 형성되거나 이를 포함하는) 알루미늄계 층을 포함할 수 있다. 알루미늄계 층은 (디바이스 영역(200) 내의) 배리어층(66) 및 (디바이스 영역(200) 내의) 일함수 조정층(68B)과 접촉할 수도 접촉하지 않을 수도 있다. FinFET이 p타입 FinFET인 경우, 일함수층(74)은 알루미늄 함유층이 있을 수도 없을 수도 있다. 예를 들어, p타입 FinFET의 일함수층(74)은 TiN층, TaN층, 및 다른 TiN층을 포함할 수 있으며, 알루미늄 함유 재료가 없을 수 있다. 알루미늄이 없는 일함수층(74)의 부분은 일함수 조정층(68B)과 접촉할 수 있다. 일부 실시형태에 따르면, 디바이스 영역(100, 200 및 300) 내의 일함수층(74)의 부분들은 동일한 재료로 형성되고, 공통의 퇴적 공정에서 형성될 수도 형성되지 않을 수도 있다. 다른 실시형태에 따르면, 디바이스 영역(100, 200 및 300) 내의 일함수층(74)의 부분들은 상이한 재료로 형성되고 별도의 퇴적 공정에서 형성된다. 예를 들어, 디바이스 영역(100, 200 및 300) 내의 일함수층(74)의 각각의 부분은 임의의 조합으로 p타입 일함수 재료 및 n타입 일함수 재료로 형성될 수 있다.
디바이스 영역(200, 300) 내의 FinFET이 n타입 FinFET인지 또는 p타입 FinFET인지 여부에 관계없이, 일함수층(74)은 (후속 어닐링 이전에 퇴적될 때에) 알루미늄을 포함하지 않을 수도 있고, 또는 일함수층(74)은 알루미늄 함유 서브층을 포함할 수도 있지만, 알루미늄 함유층은 일함수 조정층(68B)과 접촉하는 (퇴적 시의) 알루미늄 없는 서브층에 의해 일함수 조정층(68B)으로부터 분리된다. 따라서, 후속 열공정에서 알루미늄이 확산될 수 있지만, 일함수 조정층(68B)은 상부의 알루미늄 없는 서브층 및 하부층(디바이스 영역(200) 내의 배리어층(66) 또는 디바이스 영역(300) 내의 일함수 조정층(68A))보다 더 높은 알루미늄 원자 백분율을 가질 수 있다.
도 19를 참조하면, (배리어층이기도 한) 블록킹층(76)이 등각으로 형성되어 디바이스 영역(100, 200 및 300)으로 연장된다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(434)으로서 예시된다. 일부 실시형태에 따르면, 블록킹층(76)은 티탄 질화물(TiN)로 형성되거나, ALD, CVD 등에 의해 퇴적된 TiN 등을 포함한다. 블록킹층(76)의 두께는 약 5 Å 내지 약 50 Å의 범위일 수 있다.
또한 도 19는 금속 충전 영역(78)의 형성을 도시하고 있다. 일부 실시형태에 따르면, 금속 충전 영역(78)은 ALD, CVD 또는 이들의 조합을 이용하여 퇴적될 수 있는, 텅스텐, 코발트 등으로 형성된다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(436)으로서 예시된다. 금속 충전 영역(78)의 형성 후에, 도 19에 도시하는 바와 같이 퇴적된 층의 과량부를 제거하기 위해 평탄화 공정이 수행될 수 있고, 그래서 도 20에 도시하는 바와 같이 게이트 스택(180, 280 및 380)이 형성된다. 각각의 공정은 도 23에 도시한 공정 흐름(400)의 공정(438)으로서 예시된다. 게이트 스택(180, 280 및 380)은 각각 게이트 전극(179, 279 및 379)을 포함한다. 게이트 전극(179)은 캡핑층(64), 배리어층(66), 일함수층(74), 블록킹층(76), 및 금속 충전 영역(78)을 포함한다. 게이트 전극(279)은 캡핑층(64), 배리어층(66), 일함수층(68B), 일함수층(74), 블록킹층(76), 및 금속 충전 영역(78)을 포함한다. 게이트 전극(379)은 캡핑층(64), 배리어층(66), 일함수층(68A 및 68B), 일함수층(74), 블록킹층(76), 및 금속 충전 영역(78)을 포함한다.
도 21은 일부 실시형태에 따른 하드 마스크(82)의 형성을 도시하고 있다. 하드 마스크(82)의 형성은, 에칭 공정을 수행하여, 리세스가 게이트 스페이서(46) 사이에 형성되도록 게이트 스택(180, 280 및 380)을 리세싱하는 단계와, 리세스를 유전체 재료로 충전하는 단계와, 이어서 CMP 공정 또는 기계적 연마 공정 등의 평탄화 공정을 수행하여 유전체 재료의 과량부를 제거하는 단계를 포함할 수 있다. 하드 마스크(82)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산소-탄소 질화물 등으로 형성될 수 있다.
도 22a는 소스/드레인 컨택 플러그(84) 및 실리사이드 영역(86)의 형성을 도시하고 있다. 소스/드레인 컨택 플러그(84)의 형성은 ILD(60)을 에칭하여 CESL(58)의 하부를 노출하는 단계와, 노출된 CESL(58)의 부분을 에칭하여, 소스/드레인 영역(54)이 드러나는 컨택 개구부를 형성하는 단계를 포함한다. 후속 공정에서는, 금속층(예컨대, Ti층)이 퇴적되어 컨택 플러그로 연장된다. 금속 질화물 캡핑층이 형성될 수도 있다. 그런 다음, 도 20에 도시하는 바와 같이, 금속층을 소스/드레인 영역의 정상부와 반응시켜 실리사이드 영역(86)을 형성하도록 어닐 공정이 수행된다. 텅스텐, 코발트 등과 같은 충전용 금속 재료가 컨택 개구부에 충전된 다음에 과량 재료를 제거하도록 평탄화가 이어지고 그래서 소스/드레인 컨택 플러그(84)가 형성된다. 이어서, 에칭 정지층(91)과 ILD(93)이 퇴적될 수 있다. 또한 하드 마스크(82)를 관통하여 게이트 전극(179, 279 및 379)과 접촉하도록 게이트 컨택 플러그(88)가 형성된다. 소스/드레인 컨택 플러그(89)도 형성된다. 그래서 FinFET(190, 290 및 390)이 형성된다.
도 22b는 도 22a에 도시하는 FinFET(190, 290 및 390) 중 어느 하나를 나타낼 수 있는 FinFET의 사시도를 도시한다. 게이트 컨택 플러그(88), 소스/드레인 실리사이드 영역(86), 및 소스/드레인 컨택 플러그(84)도 도시된다.
본 개시내용의 실시형태는 몇몇 효과적인 특징을 갖는다. 집적 회로는 상이한 임계 전압들을 가진 트랜지스터들을 구비할 수 있다. 트랜지스터들의 임계 전압들 간의 스프레드는 현저한 것이 바람직하다. 일함수 조정층에 알루미늄 등의 도핑 원소를 도핑함으로써, 일 트랜지스터의 배리어층의 에칭 시에, 다른 트랜지스터의 노출된 일함수 조정층의 불리한 에칭이 감소하고, 임계치의 스프레드의 불리한 감소가 저감된다.
본 개시내용의 일부 실시형태에 따르면, 방법은 제1 반도체 영역 상에 연장된 제1 부분을 포함하는 게이트 유전체를 형성하는 단계와, 상기 게이트 유전체의 제1 부분 위에 연장된 제1 부분을 포함하는 배리어층을 형성하는 단계와, 상기 배리어층의 제1 부분 위에 제1 부분을 포함하는 제1 일함수 조정층을 형성하는 단계와, 상기 제1 일함수 조정층에 도핑 원소를 도핑하는 단계와, 상기 제1 일함수 조정층의 제1 부분을 제거하는 단계와, 상기 배리어층의 제1 부분을 박화하는 단계와, 상기 배리어층의 제1 부분 위에 일함수층을 형성하는 단계를 포함한다. 일 실시형태에서, 상기 제1 일함수 조정층은 티탄 질화물을 포함하고, 상기 도핑 원소는 알루미늄을 포함한다. 일 실시형태에서, 상기 도핑 원소를 도핑하는 단계는 상기 제1 일함수 조정층이 퇴적될 때에 알루미늄을 인시추(in-situ) 도핑하는 단계를 포함한다. 일 실시형태에서, 상기 도핑 원소를 도핑하는 단계는 상기 제1 일함수 조정층이 퇴적된 후에 수행된다. 일 실시형태에서, 상기 도핑 원소를 도핑하는 단계는 상기 제1 일함수 조정층을 알루미늄 함유 가스 속에 열침지(thermal soaking)하는 단계를 포함한다. 일 실시형태에서, 상기 게이트 유전체는 제2 반도체 영역 상에 연장되는 제2 부분을 더 포함하고, 상기 배리어층은 상기 게이트 유전체의 제2 부분 위에 연장되는 제2 부분을 더 포함하며, 상기 제1 일함수 조정층은 상기 배리어층의 제2 부분 위에 연장되는 제2 부분을 더 포함하고, 상기 제1 일함수 조정층의 제1 부분이 제거될 때에, 상기 제1 일함수 조정층의 제2 부분은 에칭 마스크에 의해 제거로부터 보호된다. 일 실시형태에서, 상기 배리어층의 제1 부분이 박화될 때에, 상기 배리어층의 제2 부분은 상기 제1 일함수 조정층의 제2 부분에 의해 보호된다. 일 실시형태에서, 상기 방법은 상기 제1 일함수 조정층이 형성되기 전에, 제2 일함수 조정층을 형성하는 단계와, 상기 제2 일함수 조정층이 형성된 후에, 상기 배리어층의 제1 부분을 덮는 상기 제2 일함수 조정층의 일부를 제거하도록 상기 제2 일함수 조정층을 패터닝하는 단계를 더 포함한다.
본 개시내용의 일부 실시형태에 따르면, 방법은 제1 트랜지스터 영역과 제2 트랜지스터 영역 내에 제1 부분과 제2 부분을 각각 포함하는 배리어층을 퇴적하는 단계와, 상기 배리어층의 제1 부분과 제2 부분을 각각 덮는 제1 부분과 제2 부분을 포함하는 제1 티탄 질화물층을 퇴적하는 단계와, 상기 제1 티탄 질화물층에 알루미늄을 도핑하는 단계와, 상기 제1 티탄 질화물층의 제1 부분은 제거하고, 상기 제1 티탄 질화물층의 제2 부분은 제거하지 않고 남기는 단계와, 상기 배리어층의 제1 부분의 두께를 줄이기 위해 상기 배리어층을 부분 에칭하는 단계―상기 배리어층의 제2 부분은 상기 제1 티탄 질화물층의 제2 부분에 의해 보호됨―와, 상기 배리어층의 제1 부분과 접촉하는 제1 부분과, 상기 제1 티탄 질화물층의 제2 부분과 접촉하는 제2 부분을 포함하는 일함수층을 형성하는 단계를 포함한다. 일 실시형태에서, 상기 배리어층은 제3 트랜지스터 영역 내에 제3 부분을 더 포함하고, 상기 제1 티탄 질화물층은 상기 배리어층의 제3 부분 위에 제3 부분을 더 포함하고, 상기 방법은, 상기 제1 티탄 질화물층이 형성되기 전에, 상기 배리어층의 제1 부분, 제2 부분 및 제3 부분을 각각 덮는 제1 부분, 제2 부분 및 제3 부분을 포함하는 제2 티탄 질화물층을 퇴적하는 단계와, 상기 제1 티탄 질화물층이 형성되기 전에, 상기 제2 티탄 질화물층의 제1 부분과 제2 부분을 제거하는 단계를 더 포함한다. 일 실시형태에서, 제1 티탄 질화물층이 형성되기 전에 알루미늄이 상기 제2 티탄 질화물층에 도핑되지 않는다. 일 실시형태에서, 상기 제1 티탄 질화물층에 알루미늄을 도핑하는 단계는 상기 제1 티탄 질화물층을 알루미늄 함유 가스 속에 열침지하는 단계를 포함한다. 일 실시형태에서, 상기 배리어층을 부분 에칭하는 단계는 금속 염화물 가스를 사용하여 수행된다. 일 실시형태에서, 상기 배리어층을 부분 에칭할 때에, 상기 배리어층의 제1 부분의 두께는 약 50 퍼센트 내지 약 90 퍼센트의 범위의 백분율로 감소된다. 일 실시형태에서, 상기 배리어층을 부분 에칭하는 동안에, 상기 제1 티탄 질화물층의 제2 부분은 상기 배리어층을 에칭하는데 사용되는 동일한 에칭 가스에 노출된다.
본 개시내용의 일부 실시형태에 따르면, 집적 회로 디바이스는 반도체 영역과, 상기 반도체 영역 위의 게이트 유전체와, 상기 게이트 유전체 위의 배리어층과, 상기 배리어층 위의 제1 티탄 질화물층으로서, 내부에 알루미늄을 더 포함하는, 상기 제1 티탄 질화물층과, 상기 제1 티탄 질화물층 위의 일함수층을 포함하고, 상기 제1 티탄 질화물층의 알루미늄 원자 백분율은, 상기 제1 티탄 질화물층 위에서 상기 제1 티탄 질화물층과 접촉하는 상부층, 및 상기 제1 티탄 질화물층 아래에서 상기 제1 티탄 질화물과 접촉하는 하부층의 알루미늄 원자 백분율보다 높다. 일 실시형태에서, 상기 상부층은 일함수층이다. 일 실시형태에서, 상기 집적 회로 디바이스는 상기 제1 티탄 질화물층과 상기 배리어층 사이에 제2 티탄 질화물층을 더 포함하고, 상기 하부층은 상기 제2 티탄 질화물층이다. 일 실시형태에서, 상기 일함수층, 상기 제1 티탄 질화물층, 상기 배리어층, 및 상기 게이트 유전체는p타입 트랜지스터 내에 포함된다. 일 실시형태에 있어서, 상기 하부층은 상기 배리어층이다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 방법에 있어서,
제1 반도체 영역 상에 연장된 제1 부분을 포함하는 게이트 유전체를 형성하는 단계와,
상기 게이트 유전체의 제1 부분 위에 연장된 제1 부분을 포함하는 배리어층을 형성하는 단계와,
상기 배리어층의 제1 부분 위에 제1 부분을 포함하는 제1 일함수 조정층을 형성하는 단계와,
상기 제1 일함수 조정층에 도핑 원소를 도핑하는 단계와,
상기 제1 일함수 조정층의 제1 부분을 제거하는 단계와,
상기 배리어층의 제1 부분을 박화하는 단계와,
상기 배리어층의 제1 부분 위에 일함수층을 형성하는 단계
를 포함하는, 방법.
2. 제1항에 있어서, 상기 제1 일함수 조정층은 티탄 질화물을 포함하고, 상기 도핑 원소는 알루미늄을 포함하는, 방법.
3. 제1항에 있어서, 상기 도핑 원소를 도핑하는 단계는 상기 제1 일함수 조정층이 퇴적될 때에 알루미늄을 인시추 도핑하는 단계를 포함하는, 방법.
4. 제1항에 있어서, 상기 도핑 원소를 도핑하는 단계는 상기 제1 일함수 조정층이 퇴적된 후에 수행되는, 방법.
5. 제4항에 있어서, 상기 도핑 원소를 도핑하는 단계는 상기 제1 일함수 조정층을 알루미늄 함유 가스 속에 열침지(thermal soaking)하는 단계를 포함하는, 방법.
6. 제1항에 있어서, 상기 게이트 유전체는 제2 반도체 영역 상에 연장되는 제2 부분을 더 포함하고, 상기 배리어층은 상기 게이트 유전체의 제2 부분 위에 연장되는 제2 부분을 더 포함하며, 상기 제1 일함수 조정층은 상기 배리어층의 제2 부분 위에 연장되는 제2 부분을 더 포함하고, 상기 제1 일함수 조정층의 제1 부분이 제거될 때에, 상기 제1 일함수 조정층의 제2 부분은 에칭 마스크에 의해 제거로부터 보호되는, 방법.
7. 제6항에 있어서, 상기 배리어층의 제1 부분이 박화될 때에, 상기 배리어층의 제2 부분은 상기 제1 일함수 조정층의 제2 부분에 의해 보호되는, 방법.
8. 제1항에 있어서,
상기 제1 일함수 조정층이 형성되기 전에, 제2 일함수 조정층을 형성하는 단계와,
상기 제2 일함수 조정층이 형성된 후에, 상기 배리어층의 제1 부분을 덮는 상기 제2 일함수 조정층의 일부를 제거하도록 상기 제2 일함수 조정층을 패터닝하는 단계를 더 포함하는, 방법.
9. 방법에 있어서,
제1 트랜지스터 영역과 제2 트랜지스터 영역 내에 제1 부분과 제2 부분을 각각 포함하는 배리어층을 퇴적하는 단계와,
상기 배리어층의 제1 부분과 제2 부분을 각각 덮는 제1 부분과 제2 부분을 포함하는 제1 티탄 질화물층을 퇴적하는 단계와,
상기 제1 티탄 질화물층에 알루미늄을 도핑하는 단계와,
상기 제1 티탄 질화물층의 제1 부분은 제거하고, 상기 제1 티탄 질화물층의 제2 부분은 제거하지 않고 남기는 단계와,
상기 배리어층의 제1 부분의 두께를 줄이기 위해 상기 배리어층을 부분 에칭하는 단계―상기 배리어층의 제2 부분은 상기 제1 티탄 질화물층의 제2 부분에 의해 보호됨―와,
상기 배리어층의 제1 부분과 접촉하는 제1 부분과, 상기 제1 티탄 질화물층의 제2 부분과 접촉하는 제2 부분을 포함하는 일함수층을 형성하는 단계
를 포함하는, 방법.
10. 제9항에 있어서, 상기 배리어층은 제3 트랜지스터 영역 내에 제3 부분을 더 포함하고, 상기 제1 티탄 질화물층은 상기 배리어층의 제3 부분 위에 제3 부분을 더 포함하고, 상기 방법은,
상기 제1 티탄 질화물층이 형성되기 전에, 상기 배리어층의 제1 부분, 제2 부분 및 제3 부분을 각각 덮는 제1 부분, 제2 부분 및 제3 부분을 포함하는 제2 티탄 질화물층을 퇴적하는 단계와,
상기 제1 티탄 질화물층이 형성되기 전에, 상기 제2 티탄 질화물층의 제1 부분과 제2 부분을 제거하는 단계를 더 포함하는, 방법.
11. 제10항에 있어서, 상기 제1 티탄 질화물층이 형성되기 전에 알루미늄이 상기 제2 티탄 질화물층에 도핑되지 않는, 방법.
12. 제9항에 있어서, 상기 제1 티탄 질화물층에 알루미늄을 도핑하는 단계는 상기 제1 티탄 질화물층을 알루미늄 함유 가스 속에 열침지하는 단계를 포함하는, 방법.
13. 제9항에 있어서, 상기 배리어층을 부분 에칭하는 단계는 금속 염화물 가스를 사용하여 수행되는, 방법.
14. 제9항에 있어서, 상기 배리어층을 부분 에칭할 때에, 상기 배리어층의 제1 부분의 두께는 약 50 퍼센트 내지 약 90 퍼센트의 범위의 백분율로 감소되는, 방법.
15. 제9항에 있어서, 상기 배리어층을 부분 에칭하는 동안에, 상기 제1 티탄 질화물층의 제2 부분은 상기 배리어층을 에칭하는데 사용되는 동일한 에칭 가스에 노출되는, 방법.
16. 집적 회로 디바이스에 있어서,
반도체 영역과,
상기 반도체 영역 위의 게이트 유전체와,
상기 게이트 유전체 위의 배리어층과,
상기 배리어층 위의 제1 티탄 질화물층으로서, 내부에 알루미늄을 더 포함하는, 상기 제1 티탄 질화물층과,
상기 제1 티탄 질화물층 위의 일함수층
을 포함하고,
상기 제1 티탄 질화물층의 알루미늄 원자 백분율은, 상기 제1 티탄 질화물층 위에서 상기 제1 티탄 질화물층과 접촉하는 상부층, 및 상기 제1 티탄 질화물층 아래에서 상기 제1 티탄 질화물과 접촉하는 하부층의 알루미늄 원자 백분율보다 높은, 집적 회로 디바이스.
17. 제16항에 있어서, 상기 상부층은 상기 일함수층인, 집적 회로 디바이스.
18. 제16항에 있어서, 상기 제1 티탄 질화물층과 상기 배리어층 사이에 제2 티탄 질화물층을 더 포함하고, 상기 하부층은 상기 제2 티탄 질화물층인, 집적 회로 디바이스.
19. 제16항에 있어서, 상기 일함수층, 상기 제1 티탄 질화물층, 상기 배리어층, 및 상기 게이트 유전체는 p타입 트랜지스터 내에 포함되는, 집적 회로 디바이스.
20. 제16항에 있어서, 상기 하부층은 상기 배리어층인, 집적 회로 디바이스.

Claims (10)

  1. 방법에 있어서,
    제1 반도체 영역 상에 연장된 제1 부분을 포함하는 게이트 유전체를 형성하는 단계와,
    상기 게이트 유전체의 제1 부분 위에 연장된 제1 부분을 포함하는 배리어층을 형성하는 단계와,
    상기 배리어층의 제1 부분 위에 제1 부분을 포함하는 제1 일함수 조정층(work function tuning layer)을 형성하는 단계와,
    상기 제1 일함수 조정층에 도핑 원소를 도핑하는 단계와,
    상기 제1 일함수 조정층의 제1 부분을 제거하는 단계와,
    상기 배리어층의 제1 부분을 박화(thinning)하는 단계와,
    상기 배리어층의 제1 부분 위에 일함수층을 형성하는 단계
    를 포함하고,
    상기 게이트 유전체는 제2 반도체 영역 상에 연장되는 제2 부분을 더 포함하고, 상기 배리어층은 상기 게이트 유전체의 제2 부분 위에 연장되는 제2 부분을 더 포함하며, 상기 제1 일함수 조정층은 상기 배리어층의 제2 부분 위에 연장되는 제2 부분을 더 포함하고, 상기 제1 일함수 조정층의 제1 부분이 제거될 때에, 상기 제1 일함수 조정층의 제2 부분은 에칭 마스크에 의해 제거로부터 보호되고,
    상기 배리어층의 제1 부분을 박화하는 단계는 상기 배리어층의 제1 부분을 에칭하는 단계를 포함하고, 상기 배리어층의 제1 부분을 에칭하는 동안에, 상기 제1 일함수 조정층의 제2 부분은 상기 배리어층을 에칭하는데 사용되는 동일한 에칭 가스에 노출되는, 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 배리어층의 제1 부분이 박화될 때에, 상기 배리어층의 제2 부분은 상기 제1 일함수 조정층의 제2 부분에 의해 보호되는, 방법.
  4. 제1항에 있어서,
    상기 제1 일함수 조정층이 형성되기 전에, 제2 일함수 조정층을 형성하는 단계와,
    상기 제2 일함수 조정층이 형성된 후에, 상기 배리어층의 제1 부분을 덮는 상기 제2 일함수 조정층의 일부를 제거하도록 상기 제2 일함수 조정층을 패터닝하는 단계를 더 포함하는, 방법.
  5. 방법에 있어서,
    제1 트랜지스터 영역과 제2 트랜지스터 영역 내에 제1 부분과 제2 부분을 각각 포함하는 배리어층을 퇴적하는 단계와,
    상기 배리어층의 제1 부분과 제2 부분을 각각 덮는 제1 부분과 제2 부분을 포함하는 제1 티탄 질화물층을 퇴적하는 단계와,
    상기 제1 티탄 질화물층에 알루미늄을 도핑하는 단계와,
    상기 제1 티탄 질화물층의 제1 부분은 제거하고, 상기 제1 티탄 질화물층의 제2 부분은 제거하지 않고 남기는 단계와,
    상기 배리어층의 제1 부분의 두께를 줄이기 위해 상기 배리어층을 부분 에칭하는 단계―상기 배리어층의 제2 부분은 상기 제1 티탄 질화물층의 제2 부분에 의해 보호됨―와,
    상기 배리어층의 제1 부분과 접촉하는 제1 부분과, 상기 제1 티탄 질화물층의 제2 부분과 접촉하는 제2 부분을 포함하는 일함수층을 형성하는 단계
    를 포함하고,
    상기 배리어층을 부분 에칭하는 동안에, 상기 제1 티탄 질화물층의 제2 부분은 상기 배리어층을 에칭하는데 사용되는 동일한 에칭 가스에 노출되는, 방법.
  6. 제1항에 있어서, 상기 제1 일함수 조정층은 티탄 질소를 포함하고, 상기 도핑 원소는 알루미늄을 포함하는, 방법.
  7. 제1항에 있어서, 상기 도핑 원소를 도핑하는 단계는 상기 제1 일함수 조정층이 퇴적될 때에 알루미늄을 인시추 도핑하는 단계를 포함하는, 방법.
  8. 제1항에 있어서, 상기 도핑 원소를 도핑하는 단계는 상기 제1 일함수 조정층이 퇴적된 후에 수행되는, 방법.
  9. 제8항에 있어서, 상기 도핑 원소를 도핑하는 단계는 상기 제1 일함수 조정층을 알루미늄 함유 가스 속에 열침지(thermal soaking)하는 단계를 포함하는, 방법.
  10. 제5항에 있어서, 상기 배리어층은 제3 트랜지스터 영역 내에 제3 부분을 더 포함하고, 상기 제1 티탄 질화물층은 상기 배리어층의 제3 부분 위에 제3 부분을 더 포함하고, 상기 방법은,
    상기 제1 티탄 질화물층이 형성되기 전에, 상기 배리어층의 제1 부분, 제2 부분 및 제3 부분과 각각 중첩되는 제1 부분, 제2 부분 및 제3 부분을 포함하는 제2 티탄 질화물층을 퇴적하는 단계와,
    상기 제1 티탄 질화물층이 형성되기 전에, 상기 제2 티탄 질화물층의 제1 부분과 제2 부분을 제거하는 단계를 더 포함하는, 방법.
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