KR102530212B1 - 란타늄 혼합을 통한 다중 임계 전압 구현 - Google Patents

란타늄 혼합을 통한 다중 임계 전압 구현 Download PDF

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지안-하오 첸
샨-메이 리아오
저-푸 왕
융-시앙 찬
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Abstract

방법은, 제1 반도체 영역, 제2 반도체 영역 및 제3 반도체 영역 위에 제1 게이트 유전체, 제2 게이트 유전체, 및 제3 게이트 유전체를 각각 형성하는 것을 포함한다. 방법은, 제1 게이트 유전체와 중첩되는 제1 란타늄 함유 층을 성막하는 것, 및 제2 게이트 유전체와 중첩되는 제2 란타늄 함유 층을 성막하는 것을 더 포함한다. 제2 란타늄 함유 층은 제1 란타늄 함유 층보다 더 얇다. 그 다음, 제1 란타늄 함유 층 및 제2 란타늄 함유 층 내의 란타늄을 제1 게이트 유전체 및 제2 게이트 유전체로 각각 유도하기 위해 어닐링 프로세스가 수행된다. 어닐링 프로세스 동안, 제3 게이트 유전체는 그 위에 란타늄 함유 층이 없다.

Description

란타늄 혼합을 통한 다중 임계 전압 구현{MULTIPLE THRESHOLD VOLTAGE IMPLEMENTATION THROUGH LANTHANUM INCORPORATION}
[우선권 주장 및 교차 참조]
본 출원은 2020년 2월 19일자로 출원된 발명의 명칭이 "Multiple Threshold Voltage Implementation Through Lanthanum Incorporation"인 미국 가출원 번호 제62/978,365호의 이익을 주장하는데, 상기 가출원은 참조에 의해 본원에 통합된다.
[배경]
금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 디바이스는, 통상적으로, 종래의 폴리실리콘 게이트에서 폴리 공핍 효과(poly-depletion effect)를 해결하기 위해 형성되는 금속 게이트를 포함한다. 폴리 공핍 효과는, 인가된 전기장이 게이트 유전체에 가까운 게이트 영역으로부터 캐리어를 일소하여(sweep away), 공핍 층을 형성할 때 발생한다. n 도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비 이동성 도너 사이트(ionized non-mobile donor site)를 포함하는데, 여기서 p 도핑된 폴리실리콘 층에서 공핍 층은 이온화된 비 이동성 억셉터 사이트(ionized non-mobile acceptor site)를 포함한다. 공핍 효과는 유효 게이트 유전체 두께에서의 증가로 나타나서, 반전층이 반도체의 표면에서 생성되는 것을 더욱 어렵게 만든다.
금속 게이트는 복수의 층을 포함할 수도 있고, 그 결과, NMOS 디바이스 및 PMOS 디바이스의 상이한 요건이 충족될 수 있다. 금속 게이트의 형성은, 통상적으로, 트렌치를 형성하기 위해 더미 게이트 스택을 제거하는 것, 트렌치로 연장되는 복수의 금속 층을 성막하는 것, 트렌치의 나머지 부분을 충전하도록 금속 영역을 형성하는 것, 및, 그 다음, 금속 층의 잉여 부분을 제거하기 위해 화학적 기계적 연마(Chemical Mechanical Polish; CMP) 프로세스를 수행하는 것을 수반한다. 금속 층과 금속 영역의 나머지 부분은 금속 게이트를 형성한다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9 내지 도 19, 도 20a, 및 도 20b는, 몇몇 실시형태에 따른, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 형성에서의 중간 단계의 사시도 및 단면도를 예시한다.
도 21 내지 도 23은, 몇몇 실시형태에 따른, 핀 전계 효과 트랜지스터(FinFET)의 형성에서의 중간 단계의 사시도 및 단면도를 예시한다.
도 24는, 몇몇 실시형태에 따른, Hf 및 La의 예시적인 원자 백분율(atomic percentage)을 예시한다.
도 25는, 몇몇 실시형태에 따른, FinFET를 형성하기 위한 프로세스 플로우를 예시한다.
도 26은, 몇몇 실시형태에 따른, 도핑 금속이 발견될 수도 있는 가능한 위치를 예시한다.
하기의 개시는, 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있어서, 결과적으로 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있는 실시형태도 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "기저의(underlying)", "아래의(below)", "하부의(lower)", "위에 놓이는(overlying)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
몇몇 실시형태에 따른 하이 k(high-k) 게이트 유전체를 갖는 트랜지스터의 임계 전압을 튜닝하는 방법이 제공된다. 몇몇 실시형태에 따른 트랜지스터를 형성하는 중간 단계가 예시된다. 몇몇 실시형태의 몇몇 변형예가 논의된다. 다양한 도면 및 예시적인 실시형태 전체에 걸쳐, 동일한 참조 번호는 동일한 엘리먼트를 가리키기 위해 사용된다. 몇몇 실시형태에 따르면, 본 개시의 개념을 설명하기 위해 핀 전계 효과 트랜지스터(FinFET)의 형성이 예로서 사용된다. 평면형 트랜지스터 및 게이트 올 어라운드(Gate-All-Around; GAA) 트랜지스터와 같은 다른 타입의 트랜지스터가 또한 본 개시의 개념을 채택하여 형성될 수도 있다. 본원에서 논의되는 실시형태는 본 개시의 주제를 만들거나 또는 사용하는 것을 가능하게 하는 예를 제공할 것이며, 기술 분야에서의 통상의 지식을 가진 자는, 상이한 실시형태의 고려되는 범위 내에서 유지되면서 이루어질 수 있는 변형예를 쉽게 이해할 것이다. 방법 실시형태가 특정한 순서로 수행되는 것으로 논의될 수도 있지만, 다른 방법 실시형태는 임의의 논리적인 순서로 수행될 수도 있다.
본 개시의 몇몇 실시형태에 따르면, 두 개의 도핑 금속 함유 층(doping-metal-containing layer)(이것은 도핑 금속으로서 란타늄(lanthanum)을 포함할 수도 있고, 그러므로, 란타늄 함유 층임)이 제1 트랜지스터 영역 내의 제1 하이 k 유전체 층 상에서 형성된다. 하나의 도핑 금속 함유 층이 제2 하이 k 유전체 층 위에서 형성된다. 제3 트랜지스터 영역에서는, 도핑 금속 함유층이 형성되지 않는다. 도핑 금속 함유 층 내의 도핑 금속을 각각의 기저의 하이 k 유전체 층으로 유도하기(drive) 위해 어닐링 프로세스가 수행되고, 그 결과, 제1 트랜지스터 및 제2 트랜지스터의 임계 전압이 증가 또는 감소된다(튜닝된다). 각각의 하이 k 유전체 층에 도핑 금속이 도핑되지 않은 상태에서, 제3 트랜지스터의 임계 전압은 튜닝되지 않는다. 제1 및 제2 트랜지스터의 임계 전압에서의 튜닝은, 도핑 금속 함유 층(들)의 두께에서의 차이에 기인하여 인해 서로 상이하다. 따라서, 몇몇 트랜지스터의 임계 전압은 상이한 레벨로 선택적으로 튜닝된다. 추가적인 트랜지스터의 임계 전압을 추가로 튜닝하기 위해, 두 개보다 더 많은(예컨대, 세 개, 네 개, 또는 다섯 개, 및 등등) 도핑 금속 함유 층이 또한 채택될 수도 있다는 것이 인식된다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9 내지 도 19, 도 20a, 및 도 20b는, 본 개시의 몇몇 실시형태에 따른, 핀 전계 효과 트랜지스터(FinFET)의 형성에서의 중간 단계의 단면도 및 사시도를 예시한다. 이들 도면에서 도시되는 프로세스는 또한, 도 25에서 도시되는 바와 같이, 프로세스 플로우(400)에서 개략적으로 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은, 벌크 반도체 기판(bulk semiconductor substrate), 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판, 또는 등등과 같은 반도체 기판일 수도 있는데, 반도체 기판은 (예를 들면, p 타입 또는 n 타입 도펀트로) 도핑될 수도 있거나 또는 도핑되지 않을 수도 있다. 반도체 기판(20)은 웨이퍼(10)의 일부일 수도 있다. 일반적으로, SOI 기판은, 절연체 층(insulator layer) 상에서 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들면, 매립 산화물(buried oxide; BOX) 층, 또는 실리콘 산화물(silicon oxide) 층, 또는 등등일 수도 있다. 절연체 층은, 기판, 통상적으로, 실리콘 기판 또는 유리 기판 상에 제공된다. 다른 기판, 예컨대 다중 층 기판 또는 그래디언트 기판(gradient substrate)이 또한 사용될 수도 있다. 몇몇 실시형태에서, 반도체 기판(20)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물(silicon carbide), 갈륨 비소(gallium arsenic), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다.
도 1을 참조하면, 웰 영역(22)이 기판(20)에서 형성된다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(402)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 웰 영역(22)은, 붕소, 인듐, 또는 등등일 수도 있는 p 타입 불순물을 기판(20)에 주입하는 것을 통해 형성되는 p 타입 웰 영역이다. 본 개시의 다른 실시형태에 따르면, 웰 영역(22)은, 인, 비소, 안티몬, 또는 등등일 수도 있는 n 타입 불순물을 기판(20)에 주입하는 것을 통해 형성되는 n 타입 웰 영역이다. 결과적으로 나타나는 웰 영역(22)은 기판(20)의 상부 표면(top surface)까지 연장될 수도 있다. n 타입 또는 p 타입 불순물 농도는 1018 cm-3 이하일 수도 있는데, 예컨대 대략 1017 cm-3과 대략 1018 cm-3 사이의 범위 내에 있을 수도 있다.
도 2를 참조하면, 분리 영역(isolation region)(24)은 기판(20)의 상부 표면으로부터 기판(20)으로 연장되도록 형성된다. 분리 영역(24)은 이하에서 얕은 트렌치 분리(Shallow Trench Isolation; STI) 영역으로 대안적으로 지칭된다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(404)로서 예시된다. 이웃하는 STI 영역(24) 사이의 기판(20)의 부분은 반도체 스트립(semiconductor strip)(26)으로 지칭된다. STI 영역(24)을 형성하기 위해, 패드 산화물 층(pad oxide layer)(28) 및 하드 마스크 층(hard mask layer)(30)이 반도체 기판(20) 상에서 형성될 수도 있고, 그 다음, 패턴화된다. 패드 산화물 층(28)은 실리콘 산화물로 형성되는 박막일 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 패드 산화물 층(28)은, 반도체 기판(20)의 상부 표면 층이 산화되는 열 산화 프로세스에서 형성된다. 패드 산화물 층(28)은 반도체 기판(20)과 하드 마스크 층(30) 사이에서 접착 층(adhesion layer)으로서 작용한다. 패드 산화물 층(28)은 또한 하드 마스크 층(30)을 에칭하기 위한 에칭 정지 층(etch stop layer)으로서 작용할 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 하드 마스크 층(30)은, 예를 들면, 저압 화학적 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD)을 사용하여 실리콘 질화물(silicon nitride)로 형성된다. 본 개시의 다른 실시형태에 따르면, 하드 마스크 층(30)은 실리콘의 열적 질화(thermal nitridation), 또는 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)에 의해 형성된다. 포토 레지스트(도시되지 않음)가 하드 마스크 층(30) 상에서 형성되고, 그 다음, 패턴화된다. 그 다음, 하드 마스크 층(30)이 패턴화된 포토 레지스트를 에칭 마스크로서 사용하여 패턴화되어, 도 2에서 도시되는 바와 같은 하드 마스크(30)를 형성한다.
다음으로, 패턴화된 하드 마스크 층(30)은 패드 산화물 층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되고, 후속하여, 기판(20) 내의 결과적으로 나타나는 트렌치를 유전체 재료(들)로 충전한다. 화학적 기계적 연마(CMP) 프로세스 또는 기계적 연삭 프로세스(mechanical grinding process)와 같은 평탄화 프로세스가 수행되어 유전체 재료의 잉여 부분(excess portion)을 제거하고, 유전체 재료(들)의 나머지 부분은 STI 영역(24)이다. STI 영역(24)은, 기판(20)의 표면 층의 열 산화를 통해 형성되는 열 산화물일 수도 있는 라이너 유전체(도시되지 않음)를 포함할 수도 있다. 라이너 유전체는 또한, 예를 들면, 원자 층 성막(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD), 또는 등등을 사용하여 형성되는 성막된 실리콘 산화물 층, 실리콘 질화물 층, 또는 등등일 수도 있다. STI 영역(24)은 또한 라이너 산화물 위에 유전체 재료를 포함하는데, 유전체 재료는 유동 가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 코팅(spin-on coating), 또는 등등을 사용하여 형성될 수도 있다. 라이너 유전체 위의 유전체 재료는 몇몇 실시형태에 따르면 실리콘 산화물을 포함할 수도 있다.
하드 마스크 층(30)의 상부 표면 및 STI 영역(24)의 상부 표면은 서로 실질적으로 수평일 수도 있다. 반도체 스트립(26)은 이웃하는 STI 영역(24) 사이에 있다. 본 개시의 몇몇 실시형태에 따르면, 반도체 스트립(26)은 원래의 기판(20)의 일부이고, 그러므로, 반도체 스트립(26)의 재료는 기판(20)의 것과 동일하다. 본 개시의 대안적인 실시형태에 따르면, 반도체 스트립(26)은, STI 영역(24) 사이의 기판(20)의 부분을 에칭하여 리세스(recess)를 형성하는 것, 및 에피택시를 수행하여 리세스 내에서 다른 반도체 재료를 재성장시키는 것에 의해 형성되는 대체 스트립(replacement strip)이다. 따라서, 반도체 스트립(26)은 기판(20)의 것과는 상이한 반도체 재료로 형성된다. 몇몇 실시형태에 따르면, 반도체 스트립(26)은 실리콘 게르마늄(silicon germanium), 실리콘 탄소(silicon carbon), 또는 III-V족 화합물 반도체 재료로 형성된다.
도 3을 참조하면, 반도체 스트립(26)의 상부 부분이 STI 영역(24)의 나머지 부분의 상부 표면(24A)보다 더 높게 돌출되어 돌출 핀(36)을 형성하도록, STI 영역(24)은 리세스된다(recessed). 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(406)로서 예시된다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수도 있는데, 여기서, HF3 및 NH3이, 예를 들면, 에칭 가스로서 사용된다. 에칭 프로세스 동안, 플라즈마가 생성될 수도 있다. 아르곤도 또한 포함될 수도 있다. 본 개시의 대안적인 실시형태에 따르면, STI 영역(24)의 리세싱(recessing)은 습식 에칭 프로세스(wet etch process)를 사용하여 수행된다. 에칭 화학 물질(etching chemical)은, 예를 들면, HF를 포함할 수도 있다.
상기에서 예시되는 실시형태에서, 핀은 임의의 적절한 방법에 의해 패턴화될 수도 있다. 예를 들면, 핀은, 이중 패턴화 또는 다중 패턴화 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬식 프로세스를 결합하여, 예를 들면, 다르게는, 단일의 직접적인 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 하나의 실시형태에서, 희생 층(sacrificial layer)이 기판 위에서 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬식 프로세스를 사용하여 패턴화된 희생 층과 나란히 형성된다. 그 다음, 희생 층은 제거되고, 그 다음, 남아 있는 스페이서 또는 맨드렐(mandrel)은 핀을 패턴화하기 위해 사용될 수도 있다.
도 4를 참조하면, 더미 게이트 스택(dummy gate stack)(38)이(돌출하는) 핀(36)의 상부 표면 및 측벽 상으로부터 연장되도록 형성된다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(408)로서 예시된다. 더미 게이트 스택(38)은, 더미 게이트 유전체(40) 및 더미 게이트 유전체(40) 위의 더미 게이트 전극(42)을 포함할 수도 있다. 더미 게이트 전극(42)은, 예를 들면, 폴리실리콘을 사용하여, 형성될 수도 있고, 다른 재료가 또한 사용될 수도 있다. 더미 게이트 스택(38)의 각각은 또한 더미 게이트 전극(42) 위에 하나의(또는 복수의) 하드 마스크 층(44)을 포함할 수도 있다. 하드 마스크 층(44)은, 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물(silicon carbo-nitride), 또는 이들의 다중 층으로 형성될 수도 있다. 더미 게이트 스택(38)은 단일의 하나의 또는 복수의 돌출 핀(36) 및/또는 STI 영역(24)에 걸칠 수도 있다. 더미 게이트 스택(38)은 또한 돌출 핀(36)의 길이 방향에 수직인 길이 방향을 갖는다.
다음으로, 게이트 스페이서(46)가 더미 게이트 스택(38)의 측벽 상에서 형성된다. 각각의 프로세스는 또한, 도 25에서 도시되는 바와 같이, 프로세스 플로우(400)에서 프로세스(408)로서 도시된다. 본 개시의 몇몇 실시형태에 따르면, 게이트 스페이서(46)는 실리콘 질화물, 실리콘 탄질화물, 또는 등등과 같은 유전체 재료(들)로 형성되며, 단일 층 구조체 또는 복수의 유전체 층을 포함하는 다층 구조체를 가질 수도 있다.
그 다음, 에칭 프로세스가 수행되어 더미 게이트 스택(38) 및 게이트 스페이서(46)에 의해 피복되지 않은 돌출 핀(36)의 부분을 에칭하여, 도 5에서 도시되는 구조체로 된다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(410)로서 예시된다. 리세싱은 이방성(anisotropic)일 수도 있고, 그러므로, 더미 게이트 스택(38) 및 게이트 스페이서(46) 바로 아래에 있는 핀(36)의 부분은 보호되고, 에칭되지 않는다. 리세스된 반도체 스트립(26)의 상부 표면은, 몇몇 실시형태에 따르면, STI 영역(24)의 상부 표면(24A)보다 더 낮을 수도 있다. 그에 따라, 리세스(50)가 형성된다. 리세스(50)는 더미 게이트 스택(38)의 대향 측면 상에 위치되는 부분, 및 돌출 핀(36)의 나머지 부분 사이의 부분을 포함한다.
다음으로, 리세스(50) 내에서 (에피택시를 통해) 반도체 재료를 선택적으로 성장시키는 것에 의해 에피택시 영역(소스/드레인 영역)(54)이 형성되어, 도 6의 구조체로 나타난다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(412)로서 예시된다. 결과적으로 나타나는 FinFET이 p 타입 FinFET인지 또는 n 타입 FinFET인지의 여부에 따라, p 타입 또는 n 타입 불순물이 에피택시의 진행과 함께 인 시츄 도핑될(in-situ doped) 수도 있다. 예를 들면, 결과적으로 나타나는 FinFET이 p 타입 FinFET인 경우, 실리콘 게르마늄 붕소(silicon germanium boron; SiGeB), 실리콘 붕소(silicon boron; SiB), 또는 등등이 성장될 수도 있다. 반대로, 결과적으로 나타나는 FinFET이 n 타입 FinFET인 경우, 실리콘 인(silicon phosphorous; SiP), 실리콘 탄소 인(silicon carbon phosphorous; SiCP), 또는 등등이 성장될 수도 있다. 본 개시의 대안적인 실시형태에 따르면, 에피택시 영역(54)은, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층과 같은 III-V족 화합물 반도체를 포함한다. 리세스(50)가 에피택시 영역(54)으로 충전된 이후, 에피택시 영역(54)의 추가적인 에피택셜 성장은, 에피택시 영역(54)으로 하여금 수평으로 연장하게 하고, 패싯(facet)이 형성될 수도 있다. 에피택시 영역(54)의 추가적인 성장은 또한, 이웃하는 에피택시 영역(54)으로 하여금 서로 병합되게 할 수도 있다. 공극(void)(에어 갭)(56)이 생성될 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 에피택시 영역(54)의 상부 표면이 여전히 물결 모양일 때, 또는 병합된 에피택시 영역(54)의 상부 표면이 평면으로 되었을 때 - 이것은 도 6에서 도시되는 바와 같은 에피택시 영역(54) 상에서 추가로 성장시키는 것에 의해 달성됨 - , 에피택시 영역(54)의 형성이 완료될 수도 있다.
에피택시 프로세스 이후, 에피택시 영역(54)에는 p 타입 또는 n 타입 불순물이 추가로 주입되어 소스 및 드레인 영역을 형성할 수도 있는데, 소스 및 드레인 영역도 또한 참조 번호 54를 사용하여 나타내어진다. 본 개시의 대안적인 실시형태에 따르면, 에피택시 영역(54)이 에피택시 동안 p 타입 또는 n 타입 불순물로 인 시츄 도핑되는 경우 주입 단계는 스킵된다.
도 7a은 콘택 에칭 정지 층(Contact Etch Stop Layer; CESL)(58) 및 층간 유전체(Inter-Layer Dielectric; ILD)(60)의 형성 이후의 구조체의 사시도를 예시한다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(414)로서 예시된다. CESL(58)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 또는 등등으로 형성될 수도 있고, CVD, ALD, 또는 등등을 사용하여 형성될 수도 있다. ILD(60)는, 예를 들면, FCVD, 스핀 온 코팅, CVD, 또는 다른 성막 방법을 사용하여 형성되는 유전체 재료를 포함할 수도 있다. ILD(60)는, 실리콘 산화물, 포스포 실리케이트 글래스(Phospho-Silicate Glass; PSG), 보로 실리케이트 글래스(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포 실리케이트 글래스(Boron-Doped Phospho-Silicate Glass; BPSG), 또는 등등과 같은 실리콘 산화물 기반 재료일 수도 있는 산소 함유 유전체 재료로 형성될 수도 있다. ILD(60), 더미 게이트 스택(38), 및 게이트 스페이서(46)의 상부 표면을 서로 수평이 되게 하기 위해, CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행될 수도 있다.
도 7b는 동일한 기판(20) 상에서의 제1 FinFET, 제2 FinFET, 및 제3 FinFET(도 20a에서 198, 298, 및 398)의 형성에서의 중간 구조체의 단면도를 예시한다. FinFET은 예이며, 나노시트 트랜지스터, 나노와이어 트랜지스터, 평면형 트랜지스터, 게이트 올 어라운드 트랜지스터, 또는 등등과 같은 다른 타입의 트랜지스터도 또한 본 개시의 개념을 적용하는 것에 의해 형성될 수도 있다는 것이 인식된다. 몇몇 실시형태에 따르면, 제1 FinFET, 제2 FinFET, 및 제3 FinFET은, 각각, 디바이스 영역(100D, 100S, 및 100N)에서 형성되는데, 여기서 문자 "D"는 "이중 도핑 금속 함유 층"을 나타내고, 문자 "S"는 "단일의 도핑 금속 함유 층"을 나타내고, 문자 "N"은 "도핑 금속 함유 층 없음"을 나타낸다. 몇몇 실시형태에 따르면, 세 개의 FinFET은 n 타입 FinFET이다. 대안적인 실시형태에 따르면, 세 개의 FinFET은 p 타입 FinFET이다. 또 다른 실시형태에 따르면, 세 개의 FinFET은 임의의 조합의 n 타입 FinFET(들) 및 p 타입 FinFET(들)의 혼합물을 포함한다. 세 개의 FinFET은 동일한 사이즈, 층의 동일한 스택, 또는 등등을 가질 수도 있거나, 또는, 예를 들면, 상이한 채널 길이, 층의 상이한 스택, 또는 등등을 가지면서, 서로 상이할 수도 있다. 예를 들면, 제1 FinFET의 채널 길이는 제2 FinFET 및 제3 FinFET 중 어느 하나의 채널 길이 보다 더 작을 수도 있거나 또는 더 클 수도 있다. 제1 FinFET, 제2 FinFET, 및 제3 FinFET 중 어느 하나의 단면도는, 도 7a의 라인 7B-7B를 포함하는 수직 평면으로부터 획득되는 단면도에 대응할 수도 있다.
제1 FinFET, 제2 FinFET, 및 제3 FinFET의 피쳐를 구별하기 위해, 도 7b의 제1 FinFET에서의 피쳐는, 도 7a에서의 대응하는 피쳐의 참조 번호에 숫자 100을 더한 것을 사용하여 표현될 수도 있으며, 도 7b의 제2 FinFET에서의 피쳐는 도 7a의 대응하는 피쳐의 참조 번호에 숫자 200을 더한 것을 사용하여 표현될 수도 있다. 유사하게, 도 7b의 제3 FinFET에서의 피쳐는 도 7a의 대응하는 피쳐의 참조 번호에 숫자 300을 더한 것을 사용하여 표현될 수도 있다. 예를 들면, 도 7b에서의 소스/드레인 영역(154, 254, 354)은, 도 7a에서의 소스/드레인 영역(54)에 대응하고, 도 7b에서의 게이트 스페이서(146, 246, 및 346)는 도 7a에서의 게이트 스페이서(46)에 대응한다. 제1 FinFET, 제2 FinFET, 및 제3 FinFET의 대응하는 피쳐는, 예시적인 프로세스의 일부가 후속하는 단락에서 논의되는 공통 프로세스에서 형성될 수도 있거나, 또는 별개의 프로세스에서 형성될 수도 있다.
도 7a 및 도 7b에서 도시되는 구조체가 형성된 이후, 도 7b의 더미 게이트 스택(138, 238, 및 338)은, 도 8a, 도 8b, 및 도 9 내지 도 19에서 도시되는 바와 같이, 금속 게이트 및 대체 게이트 유전체로 대체된다. 이들 도면에서, STI 영역(24)의 상부 표면(24A)이 예시되고, 반도체 핀(124', 224' 및 324')은 각각의 인접한 STI 영역(24)의 상부 표면(24A)보다 더 높게 돌출된다.
대체 게이트를 형성하기 위해, 도 7a 및 도 7b에서 도시되는 바와 같은 하드 마스크 층(144, 244, 및 344), 더미 게이트 전극(142, 242, 및 342), 및 더미 게이트 유전체(140, 240, 및 340)가 먼저 제거되어, 도 8a에서 도시되는 바와 같은 트렌치(59)를 형성한다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(416)로서 예시된다. 도 8a의 트렌치(59)는, 도 8b에서의 디바이스 영역(100D) 내의 트렌치(159), 디바이스 영역(100S)의 트렌치(259), 및 디바이스 영역(100N)의 트렌치(359)에 대응한다. 돌출 핀(124', 224' 및 324')의 상부 표면 및 측벽은, 각각, 트렌치(159, 259, 및 359)에 노출된다.
다음으로, 도 9를 참조하면, 게이트 유전체(164/166, 264/266 및 364/366)가 형성되는데, 이들은, 각각, 트렌치(159, 259, 및 359)로 연장된다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(418)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 게이트 유전체는, 돌출 핀(124', 224', 및 324')의 노출된 표면 상에 각각 형성되는 계면 층(Interfacial Layer; IL)(164, 264, 및 364)을 포함한다. IL(164, 264, 및 364)의 각각은, 돌출 핀(124', 224', 및 324')의 열 산화, 화학적 산화 프로세스, 또는 성막 프로세스를 통해 형성되는 실리콘 산화물 층과 같은 산화물 층을 포함할 수도 있다. 게이트 유전체는 또한 대응하는 IL(164, 264, 및 364) 위에서 하이 k 유전체 층(166, 266, 및 366)을 포함할 수도 있다. 하이 k 유전체 층(166, 266, 및 366)의 각각은, 하프늄 산화물(hafnium oxide), 알루미늄 산화물(aluminum oxide), 지르코늄 산화물(zirconium oxide), 또는 등등과 같은 하이 k 유전체 재료를 포함하는 비 란타늄(non-lanthanum) 재료로 형성될 수도 있고, 별개의 프로세스에서 또는 공통 프로세스에서 동시에서 형성될 수도 있다. 하이 k 유전체 재료의 유전 상수(k 값)는 3.9보다 더 높고, 약 7.0보다 더 높을 수도 있다. 하이 k 유전체 층(166, 266, 및 366)은 후속하는 프로세스에서 도핑될 도핑 금속(예컨대 란타늄)이 없을 수도 있거나, 또는 이것을 포함할 수도 있다. 하이 k 유전체 층(166, 266, 및 366)은, 각각의 기저의 IL(164, 264, 및 364) 위에 놓이고, 그들과 접촉할 수도 있다. 하이 k 유전체 층(166, 266, 및 366)은 등각 층(conformal layer)으로 형성되며, 돌출 핀(124', 224', 및 324')의 측벽 및 게이트 스페이서(146, 246, 및 346)의 상부 표면 및 측벽 상에서 각각 연장된다. 본 개시의 몇몇 실시형태에 따르면, 하이 k 유전체 층(166, 266, 및 366)은 ALD 또는 CVD를 사용하여 형성된다. 하이 k 유전체 층(166, 266, 및 366)은 동일한 유전체 층의 부분일 수도 있고, 동일한 재료를 사용하여 그리고 동일한 두께를 가지면서 동시에, 또는 상이한 재료 및/또는 상이한 두께를 사용하여 개별적으로 형성된다.
도 9는, 공통 성막 프로세스 또는 별개의 성막 프로세스에서 형성될 수도 있는 제1 도핑 금속 함유 층(167, 267, 및 367)의 형성을 추가로 예시한다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(420)로서 예시된다. 도핑 금속 함유 층(167, 267, 및 367)은 금속을 포함하는데, 이들은 기저의 하이 k 유전체 층(166, 266 및/또는 366)으로 도핑될 때, 대응하는 FinFET의 임계 전압의 변화(튜닝)를 야기할 수도 있다. 몇몇 실시형태에 따르면, 도핑 금속 함유 층(167, 267, 및 367)은, 예를 들면, 란타늄 산화물(lanthanum oxide)(La2O3)의 형태일 수도 있는 란타늄을 포함한다. 도핑 금속 함유 층(167, 267, 및 367)을 형성하기 위해, Al, Y, Hf, 또는 등등과 같은 다른 금속 또는 원소, 또는 이들의 합금이 또한 채택될 수도 있는데, 그 금속 또는 원소는 임계 전압의 튜닝을 또한 야기할 수도 있다. 도핑 금속 함유 층(167, 267, 및 367)은 원자 층 성막(ALD), 화학적 기상 증착(CVD), 또는 등등과 같은 등각적 성막 방법을 사용하여 형성될 수도 있다. 도핑 금속 함유 층(167, 267, 및 367)의 두께(T1)는 약 0.5 Å과 약 20 Å 사이의 범위 내에 있을 수도 있다. 도핑 금속 함유 층(167, 267, 및 367)의 두께(T1)는 일반적으로 의도되는 임계 전압 튜닝의 크기에 관련될 수도 있으며, 더 큰 임계 전압 튜닝이 의도될수록 두께(T1)는 더 커진다는 것이 인식된다.
도 9는 공통 성막 프로세스에서 형성되는 제1 하드 마스크(168, 268, 및 368)의 형성을 추가로 예시한다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(422)로서 예시된다. 몇몇 실시형태에 따르면, 하드 마스크(168, 268, 및 368)는 단일 층 하드 마스크 또는 다중 층 하드 마스크이다. 몇몇 실시형태에 따르면, 하드 마스크(168, 268, 및 368)는 알루미늄 산화물 층과 같은 금속 산화물(metal oxide) 층, 및 금속 산화물 층 위의 티타늄 질화물(titanium nitride) 층과 같은 금속 질화물(metal nitride) 층을 포함한다. 하드 마스크(168, 268, 및 368)는 ALD, CVD, 또는 등등과 같은 등각적 성막 방법을 사용하여 형성될 수도 있다. 하드 마스크(168, 268, 및 368)의 두께(T2)는 몇몇 실시형태에 따라 약 5 Å과 약 50 Å 사이의 범위 내에 있을 수도 있다.
도 10은, 각각, 디바이스 영역(100D 및 100N)에서의 에칭 마스크(165 및 365)의 형성 및 패턴화를 예시한다. 에칭 마스크(165 및 365)는 디바이스 영역(100D, 100S, 및 100D)으로 연장되도록 형성되고, 그 다음, 패턴화 프로세스에서 디바이스 영역(100S)으로부터 제거될 수도 있다. 결과적으로, 하드 마스크(268)가 노출되고, 한편 하드 마스크(168 및 368)는 에칭 마스크(165 및 365)에 의해 각각 피복된다. 몇몇 실시형태에 따르면, 에칭 마스크(165)는 저부 반사 방지 코팅(Bottom Anti-Reflective Coating; BARC)(165A) 및 포토 레지스트(165B)를 포함하고, 에칭 마스크(365)는 BARC(365A) 및 포토 레지스트(365B)를 포함한다. 예시적인 형성 프로세스에서, BARC(165A 및 365A) 및 포토 레지스트(165B 및 365B)의 형성은, 블랭킷 BARC 층(blanket BARC layer)을 형성하는 것, 및 블랭킷 BARC 층 상에 포토 레지스트를 형성하는 것을 포함한다. 포토 레지스트는 디바이스 영역(100S)으로부터 한 부분을 제거하도록 리소그래피 프로세스를 사용하여 패턴화된다. 그 다음, 블랭킷 BARC 층은 에칭 마스크로서 포토 레지스트(165B 및 365B)를 사용하여 에칭된다. 몇몇 실시형태에 따르면, 에칭은 수소(H2) 및 질소(N2)를 포함하는 에칭 가스를 사용하여 수행되는데, 여기서 바이어스 전압이 인가된다. 블랭킷 BARC 층의 에칭 이후, 도 11에서 도시되는 바와 같이, 포토 레지스트(165B 및 365B)는 제거되고, BARC(165A 및 365A)는 노출된다.
대안적인 실시형태에 따르면, 에칭 마스크(165 및 365)는 단일의 포토 레지스트 또는 삼중 층으로 형성되는데, 삼중 층은, 저부(bottom) 층, 저부 층 위의 중간 층, 및 중간 층 위의 상부 층을 포함한다. 여전히 대안적인 실시형태에 따르면, 에칭 마스크(165 및 365)는 단일의 포토 레지스트 층이다. 나머지 포토 레지스트(165B 및 365B)는 도 11에서 도시되는 프로세스 이전에 또는 동안에 제거될 수도 있다.
다음으로, 하드 마스크(268) 및 도핑 금속 함유층(267)이 에칭 프로세스(들)에서 제거된다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(424)로서 예시된다. 결과적으로 나타나는 구조체는 도 11에서 도시된다. 에칭은 습식 에칭 프로세스를 통해 수행될 수도 있다. 예를 들면, 하드 마스크(268) 및 도핑 금속 함유 층(267)을 에칭하기 위해, 인산(phosphoric acid) 및 과산화수소(hydrogen peroxide)의 혼합물, 또는 암모늄 수산화물(ammonium hydroxide), 염산(hydrochloric acid), 과산화수소, 탄산(carbonic acid) 및 물, 및 등등의 혼합물을 포함하는 습식 에칭 화학 물질이 사용될 수도 있다. 본 개시의 대안적인 실시형태에 따르면, 에칭은 물에 용해된 암모니아(NH4OH), 탄산, 또는 등등을 포함하는 용액을 사용하여 수행된다. 하드 마스크(168 및 368)는 BARC(165A 및 365A)에 의해 보호되며, 에칭 프로세스 이후 유지될 것이다. 하드 마스크(268)의 에칭 이후, 도핑 금속 함유 층(267)이 노출된다.
노출된 도핑 금속 함유층(267)은, 그 다음, 에칭 프로세스에서 제거되고, 하이 k 유전체 층(266)은 에칭 프로세스 이후에 노출된다. 본 개시의 몇몇 실시형태에 따르면, 도핑 금속 함유 층(267)의 에칭은 습식 에칭 프로세스를 통해 수행된다. 몇몇 실시형태에 따르면, 하드 마스크(268)를 에칭하기 위한 동일한 습식 에칭 화학 물질이 도핑 금속 함유 층(267)을 에칭하기 위해 사용될 수도 있다. 하드 마스크(268) 및 도핑 금속 함유 층(267) 둘 모두의 제거는 동일한 에칭 마스크(165 및 365)(BARC(165A 및 365A))를 사용하여 수행된다는 것이 인식된다. 하드 마스크(168 및 368)는, 비록 도핑 금속 함유층(267)을 에칭하기 위한 에칭 마스크로서 사용되지는 않지만, 도핑 금속 함유층(267)의 에칭 폭을 제어하여 횡방향에서의 도핑 금속 함유층(267)의 오버 에칭을 방지하는 기능을 갖는다.
다음으로, BARC(165A 및 365A)가 제거된다. 몇몇 실시형태에 따르면, 에칭 마스크(165A 및 365A)는 애싱(ashing)을 통해 제거되거나, 또는 수소(H2) 및 질소(N2)를 포함하는 에칭 가스를 사용하여 제거되는데, 여기서는 어떤 바이어스 전압도 인가되지 않는다. 결과적으로 나타나는 구조체는 도 12에서 도시된다. 그에 따라, 하드 마스크(168 및 368)가 노출된다. 나머지 하드 마스크(168 및 368)는, 그 다음, 제거된다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(426)로서 예시된다. 에칭 화학 물질은 암모늄 수산화물, 과산화수소, 염산, 탄산, 및 등등을 포함할 수도 있다.
도 13 내지 도 16은, 각각, 디바이스 영역(100D 및 100S)에서의 제2 도핑 금속 함유 층(172 및 272)의 형성을 예시한다. 도 13을 참조하면, 도핑 금속 함유 층(172, 272, 및 372)은, 예를 들면, 성막 프로세스에서 형성된다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(428)로서 예시된다. 도핑 금속 함유 층(172, 272, 및 372)의 재료는 도핑 금속 함유 층(167)의 것과 유사할 수도 있다. 도핑 금속 함유 층(172, 272, 및 372)의 두께(T3)는 약 0.5 Å과 약 20 Å 사이의 범위 내에 있을 수도 있다. 디바이스 영역(100D 및 100S) 내의 트랜지스터의 임계 전압에서의 튜닝의 의도된 크기에 따라, 두께(T3)는 도핑 금속 함유 층(167)의 두께(T1)보다 더 크거나, 그와 동일하거나, 또는 더 작을 수도 있다. 예를 들면, 두께 비율(T1/T3)은 약 0.1 내지 1 사이의 범위 내에, 또는 도핑 금속 함유 층(172)이 도핑 금속 함유 층(167)보다 더 두꺼운 경우 약 0.3과 약 0.7 사이의 범위 내에 있을 수도 있다. 대안적으로, 두께 비율(T3/T1)은 약 0.3과 1 사이의 범위 내에, 또는 도핑 금속 함유 층(172)이 도핑 금속 함유 층(167)보다 더 얇은 경우 약 0.1과 0.7 사이의 범위 내에 있을 수도 있다.
도 14는 공통 성막 프로세스에서 형성되는 제2 하드 마스크(174, 274, 및 374)의 형성을 추가로 예시한다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(430)로서 예시된다. 하드 마스크(174, 274, 및 374)의 재료, 구조체, 및 형성 방법은 하드 마스크(168, 268, 및 368)(도 9)의 동일한 그룹의 후보 재료, 구조체, 및 형성 방법으로부터 선택될 수도 있다. 하드 마스크(174, 274, 및 374)의 두께는 약 5 Å과 약 50 Å 사이의 범위 내에 있을 수도 있다.
도 14는, 각각, 디바이스 영역(100D 및 100S)에서의 에칭 마스크(176 및 276)의 형성 및 패턴화를 또한 예시한다. 에칭 마스크(176 및 276)는 디바이스 영역(100D, 100S 및 100D)으로 연장하도록 형성될 수도 있고, 그 다음, 패턴화 프로세스에서 디바이스 영역(100N)으로부터 제거될 수도 있다. 에칭 마스크(176)는 BARC(176A), 및 BARC(176A) 위의 포토 레지스트(176B)를 포함할 수도 있다. 에칭 마스크(276)는 BARC(276A), 및 BARC(276A) 위의 포토 레지스트(276B)를 포함할 수도 있다. 결과적으로, 하드 마스크(374)가 노출되고, 한편 하드 마스크(174 및 274)는 에칭 마스크(176 및 276)에 의해 각각 피복된다. 에칭 마스크(176 및 276)의 재료(들), 구조체 및 형성 프로세스는, 에칭 마스크(165 및 365)(도 10)의 대응하는 재료(들), 구조체 및 형성 프로세스와 유사할 수도 있으며, 세부 사항은 여기서는 반복되지 않는다.
후속하는 프로세스에서, 포토 레지스트(176B 및 276B)가 제거될 수도 있다. BARC(176A 및 276A)는 하드 마스크(374) 및 도핑 금속 함유 층(372 및 367)을 에칭 및 제거하기 위한 에칭 마스크로서 사용된다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(432)로서 예시된다. 결과적으로 나타나는 구조체는 도 15에서 도시된다. 하드 마스크(374) 및 도핑 금속 함유 층(372 및 367)의 에칭은, 각각, 하드 마스크(268) 및 도핑 금속 함유 층(267)(도 10)의 에칭과 유사할 수도 있으며, 세부 사항은 논의되지 않는다.
전술한 패턴화 프로세스에서 나타내어지는 바와 같이, 도핑 금속 함유 층(367)은, 도핑 금속 함유 층(267)(도 11)을 에칭하기 위한 동일한 프로세스에서 보다는, 도핑 금속 함유 층(372)(도 15)을 에칭하기 위한 동일한 프로세스에서 에칭된다. 이것은 하이 k 유전체 층(366)을 에칭 화학 물질에, 두 번보다는, 한 번 노출시키는 유리한 피쳐를 갖는다. 이것은 도핑 금속 함유 층의 오버 에칭에 의해 야기되는 하이 k 유전체 층(366)에서의 손실을 감소시킬 것이다. 따라서, 하이 k 유전체 층(366)은, 도 15에서 도시되는 바와 같이, 노출된다. 다음으로, BARC(176A 및 276A)는 BARC(165A 및 365A)(도 11)를 제거하는 것과 유사한 방법을 사용하여 제거된다. 하드 마스크(168 및 368)(도 11)의 제거와 유사하게, 하드 마스크(174 및 274)도 또한 제거된다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(434)로서 예시된다. 결과적으로 나타나는 구조체는 도 16에서 도시된다.
도 17을 참조하면, 드라이브 인 어닐링 프로세스(drive-in anneal process)(화살표(78)로서 표현됨)가 수행된다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(436)로서 예시된다. 몇몇 실시형태에 따르면, 어닐링 프로세스는 스파이크 어닐링(spike anneal), 급속 열 어닐링(rapid thermal anneal), 플래시 어닐링(flash anneal), 또는 등등을 사용하여 수행된다. 어닐링 시간 및 어닐링 온도는 최종 결과를 최적화하도록, 예를 들면, 도핑 금속 함유 층(167, 172, 및 272) 내의 도핑 금속이 하이 k 유전체 층(166 및 266) 안으로 확산되는 것을 보장하도록 제어된다. 따라서, 피크 도핑 금속 원자 백분율은 도핑 금속 함유 층(167, 172, 및 272) 내에 있으며, 계면에 가까울 때 더 낮은 값으로 감소한다. 대응하는 도핑 금속 원자 백분율은 도 24의 라인(65)에 의해 도시된다. 몇몇 실시형태에 따르면, 어닐링 지속 기간은 약 0.1 초와 약 60 초 사이의 범위 내에 있을 수도 있다. 어닐링 온도는 약 500 ℃와 약 1,000 ℃ 사이의 범위 내에 있을 수도 있다.
드라이브 인 어닐링 프로세스의 결과로서, 도핑 금속(예를 들면, 란타늄)이 하이 k 유전체 층(166 및 266) 안으로 유도되어, 디바이스 영역(100D 및 100S) 내의 결과적으로 나타나는 트랜지스터의 임계 전압의 튜닝으로 나타나게 된다. 예를 들면, 란타늄이 하이 k 유전체 층(166 및 266)에 도핑되는 경우 그리고 결과적으로 나타나는 FinFET이 n 타입 FinFET인 경우, 디바이스 영역(100D 및 100S) 내의 FinFET의 임계 전압은 감소된다. 반대로, 란타늄이 하이 k 유전체 층(166 및 266)에 도핑되는 경우 그리고 결과적으로 나타나는 FinFET이 p 타입 FinFET인 경우, 디바이스 영역(100D 및 100S) 내의 FinFET의 임계 전압은 증가된다. 도핑 금속이 추가된 하이 k 유전체 층(166 및 266)은, 각각, 하이 k 유전체 층(166' 및 266')으로 지칭된다.
튜닝의 크기는 하이 k 유전체 층(166' 및 266')에 첨가되는 도핑 금속의 양(원자 백분율)에 관련된다. 본 개시의 몇몇 실시형태에 따르면, 디바이스 영역(100D) 내의 트랜지스터의 임계 전압에서의 튜닝 크기(ΔVtD)는 약 20 mV와 약 300 mV 사이의 범위 내에 있을 수도 있다. 디바이스 영역(100S) 내의 트랜지스터의 임계 전압에서의 튜닝 크기(ΔVtS)는 약 10 mV와 약 150 mV 사이의 범위 내에 있을 수도 있다. 튜닝 크기(ΔVtD 및 ΔVtS)는 하이 k 유전체 층(166' 및 266') 안으로 확산되는 도핑 금속의 양에 관련되며, 더 많은 도핑 금속이 확산될수록, 튜닝 크기는 더 커진다. 비율(ΔVtD/ΔVtS)은 1.0보다 더 크고, 예를 들면, 도핑 금속 함유 층(167 및 172)의 총 두께, 및 도핑 금속 함유 층(272)의 두께에 따라, 약 1.2와 약 6.0 사이의 범위 내에 있을 수도 있다.
하이 k 유전체 층(166')에서의 도핑 금속(예컨대, La)의 도핑 원자 백분율(DP1)은 하이 k 유전체 층(266')에서의 도핑 금속의 원자 백분율(DP2)보다 더 높다. 설명 전반에 걸쳐, 도핑 원자 백분율이 언급되는 경우, 달리 명시되지 않는 한, 피크 원자 백분율 및 평균 백분율 둘 모두를 포함한다. 예를 들면, 원자 백분율(DP1 및 DP2)은 피크 원자 백분율 및 평균 원자 백분율 둘 모두를 포함한다(또는 이들 중 어느 하나일 수도 있다). 몇몇 실시형태에 따르면, 비율(DP1/DP2)은 약 1.3보다 더 클 수도 있고, 약 2보다 더 클 수도 있으며, 약 1.3과 6.0 사이의 범위 내에 있을 수도 있는데, 여기서 DP1 및 DP2는, 각각, 하이 k 유전체 층(166' 및 266')에서의 도핑 금속의 피크 도핑 원자 백분율일 수도 있다. 몇몇 실시형태에 따르면, 도핑 원자 백분율(DP1)은 약 0.1 %보다 더 크고, 약 0.3 %와 약 30 % 사이의 범위 내에 있을 수도 있고, 원자 백분율(DP2)은 약 0.1 %보다 더 클 수도 있고, 약 0.1 %와 약 20 % 사이의 범위 내에 있을 수도 있다.
도핑 금속이, 각각, 하이 k 유전체 층(166' 및 266') 안으로 유도되어 디바이스 영역(100D 및 100S) 내의 결과적으로 나타나는 FinFET(198 및 298)(도 20a)에서 임계 전압을 튜닝하는 경우, 도핑 금속은 하이 k 유전체 층(366)으로 도핑되지 않는다. 따라서, 디바이스 영역(100N) 내의 결과적으로 나타나는 FinFET(398)(도 20a)의 임계 전압은 튜닝되지 않으며, 그러므로, 임계 전압의 조정은 선택적이다. 더구나, 하이 k 유전체 층(366)은, 그것이 성막될 때 도핑 금속을 포함하지 않는 경우, 도핑 금속이 없을 수도 있다. 대안적으로, 하이 k 유전체 층(366)은 성막된 도핑 금속을 포함할 때 도핑 금속을 포함할 수도 있다. 그러나, 이들 실시형태에서, 하이 k 유전체 층(366)에서의 도핑 금속의 도핑 원자 백분율(DP3)은 하이 k 유전체 층(266')에서의 도핑 원자 백분율(DP2)보다 여전히 더 낮은데, 하이 k 유전체 층(266')에서의 도핑 원자 백분율(DP2)은 하이 k 유전체 층(166')에서의 도핑 원자 백분율(DP1)보다 더 낮다.
도핑 금속 함유층을 형성하는 것의 결과로서, 그리고 공통 드라이브 인 어닐링 프로세스를 통해, 제1 FinFET의 임계 전압은 제1 값(ΔVt1)만큼 튜닝될 수도 있고, 제2 FinFET의 임계 전압은 제1 값(ΔVt1)보다 더 작은 제2 값(ΔVt2)만큼 튜닝될 수도 있고, 제3 FinFET의 임계 전압은 튜닝되지 않는다. 세 개의 FinFET은, 하이 k 유전체 층에서의 도핑 금속의 상이한 도핑 원자 백분율을 제외하면, 동일한 구조체를 가질 수도 있다. 임계 전압 튜닝을 통해, 세 개의 FinFET이 동일한 디바이스 다이에서 상이한 회로의 요건에 적합될 수도 있도록, 그들의 임계 전압은 서로 구별된다.
드라이브 인 어닐링 프로세스 이후, 나머지 도핑 금속 함유 층(167, 172, 및 272)은 에칭 프로세스에서 제거된다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(438)로서 예시된다. 결과적으로 나타나는 구조체는 도 18에서 도시된다. 본 개시의 몇몇 실시형태에 따르면, 도핑 금속 함유 층(167, 172, 및 272)의 에칭은 습식 에칭 프로세스를 통해 수행된다. 에칭 화학 물질은 암모늄 수산화물, 과산화수소, 염산, 탄산, 또는 등등, 또는 이들의 조합을 포함하는 화학 용액을 포함할 수도 있다.
다음으로, 트렌치(159, 259, 및 359)를 각각 충전하기 위해 하이 k 유전체 층(166, 266, 및 366) 위에 복수의 금속 층이 형성되고, 그 결과적으로 나타나는 구조체는 도 19에서 도시되어 있다. 각각의 프로세스는 도 25에서 도시되는 프로세스 플로우(400)에서 프로세스(440)로서 예시된다. 비록 도 20a가 디바이스 영역(100D, 100S 및 100N)에 유사한 층이 형성된다는 것을 예시하지만, 디바이스 영역(100D, 100S 및 100N)에서의 층 스택은 서로 동일하거나 또는 서로 상이할 수도 있다는 것이 인식된다. 예를 들면, 100D, 100S 및 100N에서의 결과적으로 나타나는 FinFET가 p 타입 FinFET(들) 및 n 타입 FinFET(들)로부터 선택되는 상이한 것을 포함하는 경우, FinFET의 일 함수 층(work-function layer)은 서로 상이할 수도 있다.
도 19에서 도시되는 바와 같이, 디바이스 영역(100D)에서의 적층된 층은 확산 배리어 층(180), 확산 배리어 층(180) 위의 일 함수 층(182), 일 함수 층(182) 위의 캐핑 층(capping layer)(184), 및 충전 금속 영역(186)을 포함할 수도 있다. 디바이스 영역(100S)에서의 적층된 층은 확산 배리어 층(280), 확산 배리어 층(280) 위의 일 함수 층(282), 일 함수 층(282) 위의 캐핑 층(284) 및 충전 금속 영역(286)을 포함할 수도 있다. 디바이스 영역(100N)에서의 적층된 층은 확산 배리어 층(380), 확산 배리어 층(380) 위의 일 함수 층(382), 일 함수 층(382) 위의 캐핑 층(384), 및 충전 금속 영역(386)을 포함할 수도 있다. 대안적인 실시형태에 따르면, 확산 배리어 층(180, 280, 및 380)은 형성되지 않으며, 일 함수 층(182, 282, 및 382)은 기저의 하이 k 유전체 층(166', 266', 및 366)과 물리적으로 각각 접촉할 수도 있다.
확산 배리어 층(180, 280, 및 380)은 TiN, TiSiN, 또는 등등을 포함할 수도 있다. 형성 방법은 ALD, CVD, 또는 등등을 포함할 수도 있다. 일 함수 층(182, 282, 및 382)은 ALD, CVD, 또는 등등을 통해 형성될 수도 있다. 일 함수 층(182, 282, 및 382)의 각각은 균질한 조성(동일한 백분율의 동일한 원소를 갖는 동일한 원소를 가짐)을 갖는 단일의 층일 수도 있거나, 또는 상이한 재료로 형성되는 복수의 하위 층(sub-layer)을 포함할 수도 있다. 일 함수 층(182, 282, 및 382)은 디바이스 영역(100D, 100S, 및 100N)에서 형성되는 각각의 FinFET이 n 타입 FinFET인지 또는 p 타입 FinFET인지의 여부에 따라 선택되는 재료를 포함할 수도 있다. 예를 들면, FinFET이 n 타입 FinFET인 경우, 대응하는 일 함수 층(182, 282, 및 382)은 알루미늄 기반의 층(예를 들면, TiAl, TiAlN, TiAlC, TaAlN 또는 TaAlC로 형성되거나 또는 이들을 포함함)을 포함할 수도 있다. FinFET가 p 타입 FinFET인 경우, 대응하는 일 함수 층(182, 282, 및 382)은 TiN 층 및 TaN 층을 포함할 수도 있다.
대응하는 트랜지스터의 임계 전압을 추가로 튜닝하기 위해 일 함수 층(182, 282, 및 382)에 대해 상이한 재료 및 구조체가 선택될 수도 있다는 것이 인식된다. 도핑 금속을 통해 하이 k 유전체 층 안으로의 튜닝과 결합되는 이 튜닝은 임계 전압 튜닝에 대한 성능을 크게 향상시킨다. 예를 들면, 전술한 실시형태는 세 가지 레벨의 임계 전압을 도입하였다. 일 함수 층(182, 282, 및 382)에 대한 재료 및 구조체를 선택하는 것에 의해 세 가지 레벨의 임계 전압 튜닝이 획득될 수도 있는 경우, 3×3, 즉 9 개 레벨의 임계 전압 튜닝이 존재한다.
캐핑 층(184, 284, 및 384)(이것은 차단 층(blocking layer)으로 또한 지칭됨)은 등각적으로 형성될 수도 있고 디바이스 영역(100D, 100S 및 100N) 안으로 각각 연장될 수도 있다. 몇몇 실시형태에 따르면, 캐핑 층(184, 284, 및 384)은, ALD, CVD, 또는 등등과 같은 방법을 사용하여 성막될 수도 있는 TiN, TaN, 또는 등등을 포함한다.
도 19는 또한 충전 금속 영역(186, 286, 및 386)의 형성을 예시한다. 몇몇 실시형태에 따르면, 충전 금속 영역(186, 286, 및 386)은 텅스텐, 코발트, 또는 등등으로 형성되는데, 이것은 ALD, CVD, 또는 등등을 사용하여 성막될 수도 있다. 몇몇 실시형태에 따르면, 캐핑 층(184, 284, 및 384)은 대응하는 트렌치를 완전히 충전할 수도 있고, 충전 금속 영역은 형성되지 않는다.
트렌치가 완전히 충전된 이후, 복수의 층의 잉여 부분을 제거하기 위해 평탄화 프로세스가 수행되어, 도 19에서 도시되는 바와 같은 게이트 스택(190, 290, 및 390)으로 나타난다. 게이트 스택(190, 290, 및 390)은 게이트 전극(188, 288, 및 388)을 각각 포함한다.
도 20a는, 게이트 스택(190, 290, 및 390)을 리세스하기 위해 에칭 프로세스를 수행하는 것을 포함할 수도 있고, 그 결과, 게이트 스페이서(146, 246, 및 346) 사이에 리세스가 형성되는, 몇몇 실시형태에 따른 자기 정렬식 하드 마스크(191, 291, 및 391)의 형성을 예시한다. 그 다음, 리세스는 유전체 재료로 충전되고, 이어서, 유전체 재료의 잉여 부분을 제거하기 위한 평탄화 프로세스가 후속된다. 하드 마스크(191, 291, 및 391)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물, 또는 등등으로 형성될 수도 있다. 또한, 소스/드레인 콘택 플러그(196, 296, 및 396)와 실리사이드 영역(195, 295, 및 395)이 소스/드레인 영역(154, 254, 354)에 각각 전기적으로 연결되도록 형성된다. 게이트 콘택 플러그(194, 294, 및 394)는 게이트 전극(188, 288, 및 388)에 각각 전기적으로 연결되도록 형성된다. 따라서, FinFET(198, 298, 및 398)은 디바이스 영역(100D, 100S 및 100N)에서 각각 형성된다.
도 20b는 도 20a에서 도시되는 바와 같은 FinFET(198, 298, 및 398) 중 하나를 나타낼 수도 있는 FinFET(98)의 사시도를 예시한다. 게이트 콘택 플러그(94)(도 20a에서 194, 294, 및 394를 나타냄), 소스/드레인 실리사이드 영역(95)(195, 295, 395를 나타냄), 및 소스/드레인 콘택 플러그(96)(196, 296, 및 396을 나타냄)도 또한 예시된다.
전술한 도면에서 예시되는 바와 같은 예시적인 프로세스에서, 상이한 임계 전압을 갖는 세 개의 트랜지스터가 두 개의 리소그래피 프로세스를 사용하여 형성되는데, 하나는 에칭 마스크(165/365)를 사용하여 수행되고, 다른 하나는 에칭 마스크(176/276)를 사용하여 수행된다. 리소그래피 프로세스의 각각은 각각의 하이 k 유전체 층의 손실로 나타날 수도 있고, 손실은 약 0.5 Å과 약 3 Å 사이의 범위 내에 있을 수도 있다. 따라서, 하이 k 유전체 층은 박형화되고, 최적화된 드라이브 인 어닐링 프로세스는, 확산된 도핑 금속이 하이 k 유전체 층의 저부에 도달하지만, 그러나 계면 층 안으로 확산되지 않는 것을 보장하기 위해, 두께에서의 손실을 고려하는 것을 필요로 한다.
도 21 내지 도 23은, 본 개시의 대안적인 실시형태에 따른 FinFET의 형성에서의 중간 단계의 단면도를 예시한다. 이들 실시형태는, 단일의 도핑 금속 함유 층이 드라이브 인에서 사용된다는 점을 제외하면, 전술한 실시형태와 유사하다. 달리 명시되지 않는 한, 이들 실시형태에서의 컴포넌트의 재료 및 형성 프로세스는, 전술한 도면에서 도시되는 전술한 실시형태에서 같은 참조 번호에 의해 나타내어지는 유사한 컴포넌트와 본질적으로 동일하다. 따라서, 도 21 내지 도 23에서 도시되는 컴포넌트의 형성 프로세스 및 재료에 관한 세부 사항은 전술한 실시형태의 논의에서 발견될 수도 있다.
이들 실시형태의 초기 단계는, 도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 및 도 9에서 도시되는 것과 본질적으로 동일하다. 다음으로, 도 21에서 도시되는 바와 같이, 에칭 마스크(265)가 형성된다. 형성은, 에칭 마스크(265)가 디바이스 영역(100S)에 남아 있고, 한편 에칭 마스크가 디바이스 영역(100N)으로부터 제거된다는 점을 제외하면, 도 10에서의 에칭 마스크(165 및 365)의 형성과 유사하다.
다음으로, 에칭 마스크(265)는, 하이 k 유전체 층(366)이 노출될 때까지, 하드 마스크(368) 및 도핑 금속 함유층(367)을 에칭하기 위해 사용된다. 다음으로, 에칭 마스크(265)가 제거되고, 결과적으로 나타나는 구조체가 도 22에서 도시된다. 그 다음, 도 17에서 도시되는 바와 같은 대응하는 프로세스와 유사하게, 드라이브 인 어닐링 프로세스(78)가 수행된다. 따라서, 하이 k 유전체 층(266)은 도핑 금속 함유 층(267)으로부터 도핑되는 도핑 금속을 갖는다. 결과적으로 나타나는 구조체는 도 23에서 도시된다. 결과적으로 나타나는 도핑된 하이 k 유전체 층(266)은 266'으로 지칭된다. 하이 k 유전체 층(366)은 도입되는 여분의 도핑 금속을 갖지 않는다. 후속하는 프로세스는 본질적으로 도 19, 도 20a, 및 도 20b에서 도시되는 것과 동일하고, 결과적으로 나타나는 트랜지스터는 본질적으로 도 20a에서 도시되는 것과 같은 트랜지스터(298 및 398)와 동일하다.
단일의 도핑 금속 함유 층 및 두 개의 도핑 금속 함유 층이 예로서 제시되지만, 더 많은 레벨의 임계 전압 튜닝을 생성하기 위해, 세 개의 층, 네 개의 층, 또는 그 이상과 같은 더 많은 도핑 금속 함유 층이 사용될 수도 있다는 것이 인식된다.
도 24는 몇몇 실시형태에 따른 La 및 Hf의 예시적인 원자 백분율을 돌출 핀(36) 안으로의 깊이 함수로서 예시하는데, 여기서 깊이는 도 20a에서 화살표(61)에 의해 나타내어지는 방향에서 측정될 수도 있다. Hf의 분포는 하이 k 유전체 층(166' 및 266')(도 20a)의 위치를 나타낸다. X 축은 돌출 핀(36)의 표면으로부터 게이트 스택의 각각의 부분의 거리를 나타내고, Y 축은 Hf와 La의 농도를 나타낸다. 라인(62)은 거리에 대한 하이 k 유전체 층(166' 또는 266')에서의 Hf의 원자 백분율을 나타낸다. 라인(64와 65)은 거리에 대한 La의 가능한 원자 백분율을 나타낸다. 도 24에서 도시되는 바와 같은 몇몇 실시형태에 따르면, 도핑 금속의 피크 원자 백분율은 하이 k 유전체 층(예를 들면, 166' 또는 266')의 중간 라인(66)과 중첩된다. 대안적인 실시형태에 따르면, 도핑 금속의 피크 원자 백분율은, 예를 들면, 라인(68)과 라인(66) 사이의(그리고 그들을 포함함) 임의의 위치까지, 우측을 향해 시프트될 수도 있다. 대안적인 실시형태에 따르면, 도핑 금속의 피크 원자 백분율은 라인(66)의 좌측을 향해 시프트될 수도 있다. 몇몇 실시형태에 따르면, 드라이브 인 프로세스를 주의 깊게 제어하는 것에 의해, 도핑 금속의 피크 원자 백분율은 IL과 대응하는 위에 놓이는 하이 k 유전체 층 사이의 계면에 가까울 수도 있다.
도 26은 돌출 핀(124'/224')의 예시적인 프로파일 및 웨이퍼(10)에서 도핑 금속(예컨대, La)이 발견될 수도 있는 위치를 예시한다. 도 26은 도핑 금속이 기판(20) 및 돌출 핀(124'/224')의 표면에 가깝게 분포되는 것을 도시한다.
본 개시의 실시형태는 몇몇 유리한 피쳐를 갖는다. 몇몇 트랜지스터의 하이 k 유전체 층으로부터 도핑 금속 함유 층을 선택적으로 제거하는 것에 의해, 도핑 금속은 대응하는 임계 전압을 튜닝하기 위해 몇몇 트랜지스터 안으로 선택적으로 도핑될 수도 있다. 더구나, 도핑 금속 함유 층의 더 적은 또는 더 많은 층을 선택적으로 적용하는 것에 의해, 상이한 레벨의 임계 전압 튜닝이 달성될 수도 있다. 이들 레벨의 임계 전압 튜닝은, 더 많은 레벨의 튜닝을 달성하기 위해, 일 함수 층의 재료 및 구조체의 조정을 통한 임계 전압의 튜닝과 결합될 수도 있다.
본 개시의 몇몇 실시형태에 따르면, 방법은, 제1 반도체 영역, 제2 반도체 영역, 및 제3 반도체 영역 위에 제1 게이트 유전체, 제2 게이트 유전체, 및 제3 게이트 유전체를 각각 형성하는 것; 제1 게이트 유전체와 중첩되는 제1 란타늄 함유 층을 성막하는 것; 제2 게이트 유전체와 중첩되는 제2 란타늄 함유 층 - 제2 란타늄 함유 층은 제1 란타늄 함유 층보다 더 얇음 - 을 성막하는 것; 및 제1 란타늄 함유 층 및 제2 란타늄 함유 층 내의 란타늄을 제1 게이트 유전체 및 제2 게이트 유전체 안으로 각각 유도하기 위해 어닐링 프로세스 - 어닐링 프로세스 동안, 제3 게이트 유전체는 그 상에 란타늄 함유 층이 없음 - 를 수행하는 것을 포함한다. 한 실시형태에서, 제2 란타늄 함유 층을 성막하는 것은 제1 게이트 유전체, 제2 게이트 유전체, 및 제3 게이트 유전체와 중첩되는 제1 블랭킷 란타늄 함유 층을 성막하는 것; 제2 반도체 영역 위에 놓이는 제1 영역으로부터 제1 블랭킷 란타늄 함유 층을 제거하는 것; 및 제1 게이트 유전체, 제2 게이트 유전체, 및 제3 게이트 유전체와 중첩되는 제2 블랭킷 란타늄 함유 층을 성막하는 것을 포함한다. 한 실시형태에서, 제1 란타늄 함유 층은 제1 블랭킷 란타늄 함유 층 및 제2 블랭킷 란타늄 함유 층 둘 모두의 부분을 포함한다. 한 실시형태에서, 방법은, 어닐링 프로세스 이전에, 제3 게이트 유전체 위에 놓이는 제2 영역으로부터 제1 블랭킷 란타늄 함유 층 및 제2 블랭킷 란타늄 함유 층 둘 모두를 제거하는 것을 더 포함한다. 한 실시형태에서, 제1 블랭킷 란타늄 함유 층 및 제2 블랭킷 란타늄 함유 층은 동일한 에칭 마스크를 사용하여 제2 영역으로부터 제거된다. 한 실시형태에서, 제1 게이트 유전체는 실리콘 산화물 층 및 실리콘 산화물 층 위의 하이 k 유전체 층을 포함하고, 란타늄은 실리콘 산화물 층과 하이 k 유전체 층 사이의 계면으로 유도된다. 한 실시형태에서, 방법은, 어닐링 프로세스 이후, 제1 란타늄 함유 층 및 제2 란타늄 함유 층을 제거하는 것을 더 포함한다. 한 실시형태에서, 제1 란타늄 함유 층을 성막하는 것은 란타늄 산화물 층을 성막하는 것을 포함한다.
본 개시의 몇몇 실시형태에 따르면, 디바이스는, 제1 반도체 영역; 제1 반도체 영역 위의 제1 하이 k 유전체 - 제1 하이 k 유전체는 제1 하이 k 유전체 재료 및 제1 란타늄 원자 백분율을 갖는 란타늄을 포함함 - ; 및 제1 하이 k 유전체 위의 제1 일 함수 층을 포함하는 제1 트랜지스터; 및 제2 반도체 영역; 제2 반도체 영역 위의 제2 하이 k 유전체 - 제2 하이 k 유전체는 제1 하이 k 유전체 재료 및 제2 란타늄 원자 백분율을 갖는 란타늄을 포함하고, 제2 란타늄 원자 백분율은 제1 란타늄 원자 백분율보다 더 낮음 - ; 및 제2 하이 k 유전체 위의 제2 일 함수 층 - 제1 일 함수 층 및 제2 일 함수 층은 동일한 재료로 형성됨 - 을 포함하는 제2 트랜지스터를 포함한다. 한 실시형태에서, 제2 하이 k 유전체 전체에 걸쳐 란타늄이 분포되어 있다. 한 실시형태에서, 디바이스는, 제2 반도체 영역과 제2 하이 k 유전체 사이에서 실리콘 산화물 층을 더 포함하는데, 여기서 실리콘 산화물 층은 실질적으로 란타늄이 없다. 한 실시형태에서, 디바이스는, 제3 반도체 영역; 제3 반도체 영역 위의 제3 하이 k 유전체 - 제3 하이 k 유전체는 제1 하이 k 유전체 재료를 포함하고, 란타늄이 없음 - ; 및 제3 하이 k 유전체 위의 제3 일 함수 층 - 제1 일 함수 층 및 제3 일 함수 층은 동일한 재료로 형성됨 - 을 포함하는 제3 트랜지스터를 더 포함한다. 한 실시형태에서, 제1 란타늄 원자 백분율은 제2 란타늄 원자 백분율의 약 두 배와 동일하다. 한 실시형태에서, 제1 트랜지스터 및 제2 트랜지스터 둘 모두는 n 타입 트랜지스터이다. 한 실시형태에서, 제1 트랜지스터 및 제2 트랜지스터 둘 모두는 p 타입 트랜지스터이다.
본 개시의 몇몇 실시형태에 따르면, 디바이스는 벌크 반도체 기판; 벌크 반도체 기판 위의 제1 반도체 핀, 제2 반도체 핀, 및 제3 반도체 핀; 제1 반도체 핀의 제1 측벽 및 제1 상부 표면 상의 제1 게이트 스택 - 제1 게이트 스택은 제1 계면 층; 및 제1 계면 층 상의 제1 하이 k 유전체를 포함하되, 제1 하이 k 유전체는 제1 란타늄 원자 백분율을 가짐 - ; 제2 반도체 핀의 제2 측벽 및 제2 상부 표면 상의 제2 게이트 스택 - 제2 게이트 스택은 제2 계면 층; 및 제2 계면 층 상의 제2 하이 k 유전체를 포함하되, 제2 하이 k 유전체는 제1 란타늄 원자 백분율보다 더 낮은 제2 란타늄 원자 백분율을 가짐 - ; 및 제3 반도체 핀의 제3 측벽 및 제3 상부 표면 상의 제3 게이트 스택 - 제3 게이트 스택은 제3 계면 층; 및 제3 계면 층 상의 제3 하이 k 유전체를 포함하되, 제3 하이 k 유전체는 제2 란타늄 원자 백분율보다 더 낮은 제3 란타늄 원자 백분율을 가짐 - 을 포함한다. 한 실시형태에서, 제3 란타늄 원자 백분율은 제로(zero)와 동일하다. 한 실시형태에서, 제1 란타늄 원자 백분율은 제2 란타늄 원자 백분율의 두 배 이상이다. 한 실시형태에서, 디바이스는, 제1 게이트 스택을 포함하는 제1 트랜지스터 - 제1 트랜지스터는 제1 임계 전압을 가짐 - ; 제2 게이트 스택을 포함하는 제2 트랜지스터 - 제2 트랜지스터는 제2 임계 전압을 가짐 - ; 및 제3 게이트 스택을 포함하는 제3 트랜지스터 - 제3 트랜지스터는 제3 임계 전압을 가지며, 제1 임계 전압, 제2 임계 전압, 및 제3 임계 전압은 서로 상이함 - 를 더 포함한다. 한 실시형태에서, 제1 트랜지스터, 제2 트랜지스터, 및 제3 트랜지스터는 n 타입 트랜지스터이고, 제1 임계 전압은 제2 임계 전압보다 더 낮고, 제2 임계 전압은 제3 임계 전압보다 더 낮다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
[실시예 1]
방법으로서,
제1 반도체 영역, 제2 반도체 영역, 및 제3 반도체 영역 위에 제1 게이트 유전체, 제2 게이트 유전체, 및 제3 게이트 유전체를 각각 형성하는 단계;
상기 제1 게이트 유전체와 중첩되는 제1 란타늄 함유 층(lanthanum-containing layer)을 성막하는 단계;
상기 제2 게이트 유전체와 중첩되는 제2 란타늄 함유 층을 성막하는 단계 - 상기 제2 란타늄 함유 층은 상기 제1 란타늄 함유 층보다 더 얇음 - ; 및
상기 제1 란타늄 함유 층 및 상기 제2 란타늄 함유 층 내의 란타늄을 상기 제1 게이트 유전체 및 상기 제2 게이트 유전체 안으로 각각 유도하기(drive) 위해 어닐링 프로세스(anneal process)를 수행하는 단계 - 상기 어닐링 프로세스 동안, 상기 제3 게이트 유전체는 그 상에 란타늄 함유 층이 없음 -
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 제2 란타늄 함유 층을 성막하는 단계는:
상기 제1 게이트 유전체, 상기 제2 게이트 유전체, 및 상기 제3 게이트 유전체와 중첩되는 제1 블랭킷 란타늄 함유 층(blanket lanthanum-containing layer)을 성막하는 단계;
상기 제2 반도체 영역 위에 놓이는 제1 영역으로부터 상기 제1 블랭킷 란타늄 함유 층을 제거하는 단계; 및
상기 제1 게이트 유전체, 상기 제2 게이트 유전체, 및 상기 제3 게이트 유전체와 중첩되는 제2 블랭킷 란타늄 함유 층을 성막하는 단계
를 포함하는 것인, 방법.
[실시예 3]
실시예 2에 있어서,
상기 제1 란타늄 함유 층은 상기 제1 블랭킷 란타늄 함유 층 및 상기 제2 블랭킷 란타늄 함유 층 둘 모두의 부분을 포함하는 것인, 방법.
[실시예 4]
실시예 2에 있어서,
상기 어닐링 프로세스 이전에, 상기 제3 게이트 유전체 위에 놓이는 제2 영역으로부터 상기 제1 블랭킷 란타늄 함유 층 및 상기 제2 블랭킷 란타늄 함유 층 둘 모두를 제거하는 단계를 더 포함하는, 방법.
[실시예 5]
실시예 4에 있어서,
상기 제1 블랭킷 란타늄 함유 층 및 상기 제2 블랭킷 란타늄 함유 층은 동일한 에칭 마스크를 사용하여 상기 제2 영역으로부터 제거되는 것인, 방법.
[실시예 6]
실시예 1에 있어서,
상기 제1 게이트 유전체는 실리콘 산화물 층 및 상기 실리콘 산화물 층 위의 하이 k(high-k) 유전체 층을 포함하고, 상기 란타늄은 상기 실리콘 산화물 층과 상기 하이 k 유전체 층 사이의 계면으로 유도되는 것인, 방법.
[실시예 7]
실시예 1에 있어서,
상기 어닐링 프로세스 이후, 상기 제1 란타늄 함유 층 및 상기 제2 란타늄 함유 층을 제거하는 단계를 더 포함하는, 방법.
[실시예 8]
실시예 1에 있어서,
상기 제1 란타늄 함유 층을 성막하는 단계는 란타늄 산화물 층을 성막하는 단계를 포함하는 것인, 방법.
[실시예 9]
디바이스로서,
제1 트랜지스터 - 상기 제1 트랜지스터는:
제1 반도체 영역;
상기 제1 반도체 영역 위의 제1 하이 k 유전체 - 상기 제1 하이 k 유전체는 제1 하이 k 유전체 재료 및 제1 란타늄 원자 백분율(atomic percentage)을 갖는 란타늄을 포함함 - ; 및
상기 제1 하이 k 유전체 위의 제1 일 함수 층(work-function layer)을 포함함 - ; 및
제2 트랜지스터 - 상기 제2 트랜지스터는:
제2 반도체 영역;
상기 제2 반도체 영역 위의 제2 하이 k 유전체 - 상기 제2 하이 k 유전체는 상기 제1 하이 k 유전체 재료 및 제2 란타늄 원자 백분율을 갖는 란타늄을 포함하고, 상기 제2 란타늄 원자 백분율은 제1 란타늄 원자 백분율보다 더 낮음 - ; 및
상기 제2 하이 k 유전체 위의 제2 일 함수 층
을 포함하되, 상기 제1 일 함수 층 및 상기 제2 일 함수 층은 동일한 재료로 형성됨 -
를 포함하는, 디바이스.
[실시예 10]
실시예 9에 있어서,
상기 제2 하이 k 유전체 전체에 걸쳐 란타늄이 분포되어 있는 것인, 디바이스.
[실시예 11]
실시예 10에 있어서,
상기 제2 반도체 영역과 상기 제2 하이 k 유전체 사이에서 실리콘 산화물 층을 더 포함하되, 상기 실리콘 산화물 층은 실질적으로 란타늄이 없는 것인, 디바이스.
[실시예 12]
실시예 9에 있어서,
제3 트랜지스터를 더 포함하되, 상기 제3 트랜지스터는:
제3 반도체 영역;
상기 제3 반도체 영역 위의 제3 하이 k 유전체 - 상기 제3 하이 k 유전체는 상기 제1 하이 k 유전체 재료를 포함하고, 란타늄이 없음 - ; 및
상기 제3 하이 k 유전체 위의 제3 일 함수 층 - 상기 제1 일 함수 층 및 상기 제3 일 함수 층은 동일한 재료로 형성됨 -
을 포함하는, 디바이스.
[실시예 13]
실시예 9에 있어서,
상기 제1 란타늄 원자 백분율은 상기 제2 란타늄 원자 백분율의 약 두 배와 동일한 것인, 디바이스.
[실시예 14]
실시예 9에 있어서,
상기 제1 트랜지스터 및 상기 제2 트랜지스터 둘 모두는 n 타입 트랜지스터인 것인, 디바이스.
[실시예 15]
실시예 9에 있어서,
상기 제1 트랜지스터 및 상기 제2 트랜지스터 둘 모두는 p 타입 트랜지스터인 것인, 디바이스.
[실시예 16]
디바이스로서,
벌크 반도체 기판(bulk semiconductor substrate);
상기 벌크 반도체 기판 위의 제1 반도체 핀, 제2 반도체 핀, 및 제3 반도체 핀;
상기 제1 반도체 핀의 제1 측벽 및 제1 상부 표면 상의 제1 게이트 스택 - 상기 제1 게이트 스택은:
제1 계면 층; 및
상기 제1 계면 층 상의 제1 하이 k 유전체를 포함하되, 상기 제1 하이 k 유전체는 제1 란타늄 원자 백분율을 가짐 - ;
상기 제2 반도체 핀의 제2 측벽 및 제2 상부 표면 상의 제2 게이트 스택 - 상기 제2 게이트 스택은:
제2 계면 층; 및
상기 제2 계면 층 상의 제2 하이 k 유전체를 포함하되, 상기 제2 하이 k 유전체는 상기 제1 란타늄 원자 백분율보다 더 낮은 제2 란타늄 원자 백분율을 가짐 - ; 및
상기 제3 반도체 핀의 제3 측벽 및 제3 상부 표면 상의 제3 게이트 스택 - 상기 제3 게이트 스택은:
제3 계면 층; 및
상기 제3 계면 층 상의 제3 하이 k 유전체를 포함하되, 상기 제3 하이 k 유전체는 상기 제2 란타늄 원자 백분율보다 더 낮은 제3 란타늄 원자 백분율을 가짐 -
을 포함하는, 디바이스.
[실시예 17]
실시예 16에 있어서,
상기 제3 란타늄 원자 백분율은 제로(zero)와 동일한 것인, 디바이스.
[실시예 18]
실시예 16에 있어서,
상기 제1 란타늄 원자 백분율은 상기 제2 란타늄 원자 백분율의 두 배 이상인 것인, 디바이스.
[실시예 19]
실시예 16에 있어서,
상기 제1 게이트 스택을 포함하는 제1 트랜지스터 - 상기 제1 트랜지스터는 제1 임계 전압을 가짐 - ;
상기 제2 게이트 스택을 포함하는 제2 트랜지스터 - 상기 제2 트랜지스터는 제2 임계 전압을 가짐 - ; 및
상기 제3 게이트 스택을 포함하는 제3 트랜지스터 - 상기 제3 트랜지스터는 제3 임계 전압을 가지며, 상기 제1 임계 전압, 상기 제2 임계 전압, 및 상기 제3 임계 전압은 서로 상이함 -
를 더 포함하는, 디바이스.
[실시예 20]
실시예 19에 있어서,
상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 제3 트랜지스터는 n 타입 트랜지스터이고, 상기 제1 임계 전압은 상기 제2 임계 전압보다 더 낮고, 상기 제2 임계 전압은 상기 제3 임계 전압보다 더 낮은 것인, 디바이스.

Claims (10)

  1. 방법으로서,
    제1 반도체 영역, 제2 반도체 영역, 및 제3 반도체 영역 위에 제1 게이트 유전체, 제2 게이트 유전체, 및 제3 게이트 유전체를 각각 형성하는 단계;
    상기 제1 게이트 유전체, 상기 제2 게이트 유전체, 및 상기 제3 게이트 유전체와 중첩되는 제1 블랭킷 란타늄 함유 층(blanket lanthanum-containing layer)을 성막하는 단계;
    상기 제2 게이트 유전체를 드러내도록 상기 제1 블랭킷 란타늄 함유 층을 패터닝하는 단계 - 상기 제1 블랭킷 란타늄 함유 층은 상기 제1 게이트 유전체와 중첩되는 남아있는 부분을 포함함 - ;
    제2 블랭킷 란타늄 함유 층을 성막하는 단계 - 상기 제2 블랭킷 란타늄 함유 층의 제1 부분 및 상기 제1 블랭킷 란타늄 함유 층의 상기 남아있는 부분이 상기 제1 게이트 유전체와 중첩되고, 그 조합으로 제1 란타늄 함유 층을 형성하며, 상기 제2 게이트 유전체와 중첩되고 접촉하는 상기 제2 블랭킷 란타늄 함유 층의 제2 부분이 제2 란타늄 함유 층을 형성함 - ; 및
    상기 제1 란타늄 함유 층 및 상기 제2 란타늄 함유 층 내의 란타늄을 상기 제1 게이트 유전체 및 상기 제2 게이트 유전체 안으로 각각 유도하기(drive) 위해 어닐링 프로세스(anneal process)를 수행하는 단계 - 상기 어닐링 프로세스 동안, 상기 제3 게이트 유전체 상에 란타늄 함유 층이 없음 -
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 게이트 유전체, 상기 제2 게이트 유전체, 및 상기 제3 게이트 유전체는 이웃하는 게이트 스페이서의 상부 표면 및 측벽 상에서 연장되는 하이 k 유전체 층을 포함하는 것인, 방법.
  3. 제1항에 있어서,
    상기 어닐링 프로세스가 수행될 때, 상기 제3 게이트 유전체에는 어떠한 란타늄 함유 층도 없는 것인, 방법.
  4. 제1항에 있어서,
    상기 어닐링 프로세스 이전에, 상기 제3 게이트 유전체 위에 놓이는 제2 영역으로부터 상기 제1 블랭킷 란타늄 함유 층 및 상기 제2 블랭킷 란타늄 함유 층 둘 모두를 제거하는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서,
    상기 제1 게이트 유전체는 실리콘 산화물 층 및 상기 실리콘 산화물 층 위의 하이 k(high-k) 유전체 층을 포함하고, 상기 란타늄은 상기 실리콘 산화물 층과 상기 하이 k 유전체 층 사이의 계면으로 유도되는 것인, 방법.
  6. 제1항에 있어서,
    상기 어닐링 프로세스 이후, 상기 제1 란타늄 함유 층 및 상기 제2 란타늄 함유 층을 제거하는 단계를 더 포함하는, 방법.
  7. 디바이스로서,
    제1 트랜지스터 - 상기 제1 트랜지스터는,
    제1 반도체 영역;
    상기 제1 반도체 영역 위의 제1 하이 k 유전체 - 상기 제1 하이 k 유전체는 제1 하이 k 유전체 재료 및 제1 란타늄 원자 백분율(atomic percentage)을 갖는 란타늄을 포함함 - ; 및
    상기 제1 하이 k 유전체 위의 제1 일 함수 층(work-function layer)을 포함함 - ;
    제2 트랜지스터 - 상기 제2 트랜지스터는,
    제2 반도체 영역;
    상기 제2 반도체 영역 위의 제2 하이 k 유전체 - 상기 제2 하이 k 유전체는 상기 제1 하이 k 유전체 재료 및 제2 란타늄 원자 백분율을 갖는 란타늄을 포함하고, 상기 제2 란타늄 원자 백분율은 제1 란타늄 원자 백분율보다 더 낮음 - ; 및
    상기 제2 하이 k 유전체 위의 제2 일 함수 층
    을 포함하되, 상기 제1 일 함수 층 및 상기 제2 일 함수 층은 동일한 재료로 형성됨 - ; 및
    제3 트랜지스터 - 상기 제3 트랜지스터는,
    제3 반도체 영역;
    상기 제3 반도체 영역 위의 제3 하이 k 유전체 - 상기 제3 하이 k 유전체는 상기 제1 하이 k 유전체 재료를 포함하고, 란타늄이 없음 - ; 및
    상기 제3 하이 k 유전체 위의 제3 일 함수 층
    을 포함하되, 상기 제1 일 함수 층 및 상기 제3 일 함수 층은 동일한 재료로 형성됨 -
    를 포함하는, 디바이스.
  8. 제7항에 있어서,
    상기 제2 하이 k 유전체 전체에 걸쳐 란타늄이 분포되어 있는 것인, 디바이스.
  9. 제8항에 있어서,
    상기 제2 반도체 영역과 상기 제2 하이 k 유전체 사이에서 실리콘 산화물 층을 더 포함하되, 상기 실리콘 산화물 층은 란타늄이 없는 것인, 디바이스.
  10. 디바이스로서,
    벌크 반도체 기판(bulk semiconductor substrate);
    상기 벌크 반도체 기판 위의 제1 반도체 핀, 제2 반도체 핀, 및 제3 반도체 핀;
    상기 제1 반도체 핀의 제1 측벽 및 제1 상부 표면 상의 제1 게이트 스택 - 상기 제1 게이트 스택은,
    제1 계면 층; 및
    상기 제1 계면 층 상의 제1 하이 k 유전체
    를 포함하되, 상기 제1 하이 k 유전체는 제1 란타늄 원자 백분율을 가짐 - ;
    상기 제2 반도체 핀의 제2 측벽 및 제2 상부 표면 상의 제2 게이트 스택 - 상기 제2 게이트 스택은,
    제2 계면 층; 및
    상기 제2 계면 층 상의 제2 하이 k 유전체
    를 포함하되, 상기 제2 하이 k 유전체는 상기 제1 란타늄 원자 백분율보다 더 낮은 제2 란타늄 원자 백분율을 가짐 - ; 및
    상기 제3 반도체 핀의 제3 측벽 및 제3 상부 표면 상의 제3 게이트 스택 - 상기 제3 게이트 스택은,
    제3 계면 층; 및
    상기 제3 계면 층 상의 제3 하이 k 유전체
    를 포함하되, 상기 제3 하이 k 유전체는 제3 란타늄 원자 백분율을 가지고, 상기 제3 란타늄 원자 백분율은 제로(zero)와 동일함 -
    을 포함하는, 디바이스.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190006487A1 (en) * 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Gate Stack Structure and Method for Forming the Same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
KR102056582B1 (ko) 2013-06-05 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9012319B1 (en) 2013-11-01 2015-04-21 Globalfoundries Inc. Methods of forming gate structures with multiple work functions and the resulting products
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
KR102551351B1 (ko) 2018-03-16 2023-07-04 삼성전자 주식회사 란타넘 화합물과 이를 이용한 박박 형성 방법 및 집적회로 소자의 제조 방법
KR102356701B1 (ko) 2015-09-21 2022-01-27 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10879370B2 (en) 2016-12-15 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Etching back and selective deposition of metal gate
US10629496B2 (en) 2017-07-31 2020-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming transistor gates with hafnium oxide layers and lanthanum oxide layers
US10672886B2 (en) 2017-08-31 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for high-k metal gate
US10522358B2 (en) * 2017-08-31 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming same
US10504795B2 (en) * 2018-03-27 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for patterning a lanthanum containing layer
US10529629B2 (en) 2018-04-30 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming metal gates
KR102557915B1 (ko) 2018-07-05 2023-07-21 삼성전자주식회사 반도체 장치
US10879392B2 (en) 2018-07-05 2020-12-29 Samsung Electronics Co., Ltd. Semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190006487A1 (en) * 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Gate Stack Structure and Method for Forming the Same

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