KR102211254B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 핀과, 상기 제1 핀 상에 형성된 제1 트렌치와, 상기 제1 트렌치의 내벽을 따라서 형성된 제1 유전막과, 상기 제1 트렌치 내에 상기 제1 유전막 상에 형성된 제1 도전형의 제1 일함수 금속막을 포함하는 제1 핀형 트랜지스터; 제2 핀과, 상기 제2 핀 상에 형성된 제2 트렌치와, 상기 제2 트렌치의 내벽을 따라서 형성된 제2 유전막과, 상기 제2 트렌치 내에 상기 제2 유전막 상에 형성된 제1 도전형의 제2 일함수 금속막을 포함하는 제2 핀형 트랜지스터; 및 제3 핀과, 상기 제3 핀 상에 형성된 제3 트렌치와, 상기 제3 트렌치의 내벽을 따라서 형성된 제3 유전막과, 상기 제3 트렌치 내에 상기 제3 유전막 상에 형성된 제1 도전형의 제3 일함수 금속막을 포함하는 제3 핀형 트랜지스터를 포함하고, 상기 제1 유전막은 일함수 조절물질을 포함하고, 상기 제2 유전막은 상기 일함수 조절물질을 비포함하고, 상기 제1 일함수 금속막의 제1 두께와, 상기 제3 일함수 금속막의 제3 두께는 서로 다르다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 3차원 채널을 이용하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, 로직 디바이스(logic device)가 집적화될수록, 핀 또는 나노와이어는 한정된 폭을 갖는다. 따라서, 채널 임플란트 또는 소오스/드레인 임플란트를 조절하여 멀티 게이트 트랜지스터의 문턱전압(Vth)을 조절하는 것은 한계가 있다.
본 발명이 해결하려는 과제는, 다양한 문턱전압을 구현할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 다양한 문턱전압을 구현할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은 제1 핀과, 상기 제1 핀 상에 형성된 제1 트렌치와, 상기 제1 트렌치의 내벽을 따라서 형성된 제1 유전막과, 상기 제1 트렌치 내에 상기 제1 유전막 상에 형성된 제1 도전형의 제1 일함수 금속막을 포함하는 제1 핀형 트랜지스터; 제2 핀과, 상기 제2 핀 상에 형성된 제2 트렌치와, 상기 제2 트렌치의 내벽을 따라서 형성된 제2 유전막과, 상기 제2 트렌치 내에 상기 제2 유전막 상에 형성된 제1 도전형의 제2 일함수 금속막을 포함하는 제2 핀형 트랜지스터; 및 제3 핀과, 상기 제3 핀 상에 형성된 제3 트렌치와, 상기 제3 트렌치의 내벽을 따라서 형성된 제3 유전막과, 상기 제3 트렌치 내에 상기 제3 유전막 상에 형성된 제1 도전형의 제3 일함수 금속막을 포함하는 제3 핀형 트랜지스터를 포함하고, 상기 제1 유전막은 일함수 조절물질을 포함하고, 상기 제2 유전막은 상기 일함수 조절물질을 비포함하고, 상기 제1 일함수 금속막의 제1 두께와, 상기 제3 일함수 금속막의 제3 두께는 서로 다르다.
상기 제1 핀형 트랜지스터 내지 제3 핀형 트랜지스터는 서로 다른 문턱 전압을 갖는다.
상기 제1 일함수 금속막의 유효 일함수(effective work function), 상기 제2 일함수 금속막의 유효 일함수, 및 상기 제3 일함수 금속막의 유효 일함수는 서로 다르다.
상기 제1 일함수 금속막의 유효 일함수와 상기 제2 일함수 금속막의 유효 일함수의 차이는, 60mV 이하일 수 있다.
상기 제1 일함수 금속막의 유효 일함수와 상기 제3 일함수 금속막의 유효 일함수의 차이는, 80mV 이상일 수 있다.
상기 제1 핀 내지 제3 핀 각각에는, 서로 동일한 농도의 소오스/드레인 이온이 도핑될 수 있다.
상기 제1 핀 내지 제3 핀 각각에는, 할로 이온이 비도핑될 수 있다.
상기 제1 유전막 내지 제3 유전막 각각은, Hf 또는 Zr을 포함할 수 있다.
상기 일함수 조절물질은 La 또는 Al을 포함할 수 있다.
상기 제1 유전막은, 상기 제2 유전막보다 두꺼울 수 있다.
상기 제1 두께와, 상기 제2 일함수 금속막의 제2 두께는 서로 동일할 수 있다.
상기 제3 유전막은 상기 일함수 조절물질을 포함할 수 있다.
제4 핀과, 상기 제4 핀 상에 형성된 제4 트렌치와, 상기 제4 트렌치의 내벽을 따라서 형성된 제4 유전막과, 상기 제4 트렌치 내에 상기 제4 유전막 상에 형성된 제1 도전형의 제4 일함수 금속막을 포함하는 제4 핀형 트랜지스터를 더 포함하고, 상기 제4 유전막은 상기 일함수 조절물질을 비포함하고, 상기 제4 일함수 금속막의 제4 두께는, 상기 제3 두께와 동일할 수 있다.
상기 제1 트렌치 내에 상기 제1 일함수 금속막 상에 형성된 제2 도전형의 제11 일함수 금속막과, 상기 제2 트렌치 내에 상기 제2 일함수 금속막 상에 형성된 제2 도전형의 제12 일함수 금속막과, 상기 제3 트렌치 내에 상기 제3 일함수 금속막 상에 형성된 제2 도전형의 제13 일함수 금속막을 더 포함할 수 있다.
상기 제5 핀과, 상기 제5 핀 상에 형성된 제5 트렌치와, 상기 제5 트렌치의 내벽을 따라서 형성된 제5 유전막과, 상기 제5 트렌치 내에 상기 제5 유전막 상에 형성된 제2 도전형의 제15 일함수 금속막을 포함하는 제5 핀형 트랜지스터를 더 포함하고, 상기 제5 유전막과 상기 제15 일함수 금속막 사이에는, 제1 도전형의 일함수 금속막이 비형성될 수 있다.
상기 제6 핀과, 상기 제6 핀 상에 형성된 제6 트렌치와, 상기 제6 트렌치의 내벽을 따라서 형성된 제6 유전막과, 상기 제6 트렌치 내에 상기 제6 유전막 상에 형성된 제2 도전형의 제16 일함수 금속막을 포함하는 제6 핀형 트랜지스터를 더 포함하고, 상기 제6 유전막과 상기 제16 일함수 금속막 사이에는, 제1 도전형의 일함수 금속막이 비형성되고, 상기 제5 유전막은 상기 일함수 조절물질을 포함하고, 상기 제6 유전막은 상기 일함수 조절물질을 비포함할 수 있다.
상기 제15 일함수 금속막의 두께와 상기 제16 일함수 금속막의 두께는 서로 동일할 수 있다.
상기 제1 유전막과 상기 제1 일함수 금속막 사이에 배치된 제1 보호막 및 제1 식각 정지막과, 상기 제2 유전막과 상기 제2 일함수 금속막 사이에 배치된 제2 보호막 및 제2 식각 정지막과, 상기 제3 유전막과 상기 제3 일함수 금속막 사이에 배치된 제3 보호막 및 제3 식각 정지막을 더 포함할 수 있다.
상기 제1 보호막 내지 제3 보호막 각각은 TiN을 포함하고, 상기 제1 식각 정지막 내지 제3 식각 정지막 각각은 TaN을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은 제1 핀과, 상기 제1 핀 상에 형성된 제1 트렌치와, 상기 제1 트렌치의 내벽을 따라서 형성된 제1 유전막과, 상기 제1 트렌치 내에 형성된 제2 도전형의 제1 일함수 금속막을 포함하는 제1 핀형 트랜지스터; 제2 핀과, 상기 제2 핀 상에 형성된 제2 트렌치와, 상기 제2 트렌치의 내벽을 따라서 형성된 제2 유전막과, 상기 제2 트렌치 내에 형성된 제2 도전형의 제2 일함수 금속막을 포함하는 제2 핀형 트랜지스터; 및 제3 핀과, 상기 제3 핀 상에 형성된 제3 트렌치와, 상기 제3 트렌치의 내벽을 따라서 형성된 제3 유전막과, 상기 제3 트렌치 내에 순차적으로 형성된 제1 도전형의 제3 일함수 금속막과 제2 도전형의 제4 일함수 금속막을 포함하는 제3 핀형 트랜지스터를 포함하고, 상기 제1 유전막과 상기 제1 일함수 금속막 사이와, 상기 제2 유전막과 상기 제2 일함수 금속막 사이에는 제1 도전형의 일함수 금속막이 비형성되고, 상기 제1 유전막은 일함수 조절물질을 포함하고, 상기 제2 유전막은 상기 일함수 조절물질을 비포함할 수 있다.
상기 제1 핀형 트랜지스터 내지 제3 핀형 트랜지스터는 서로 다른 문턱 전압을 가질 수 있다.
상기 제1 일함수 금속막의 유효 일함수와 상기 제2 일함수 금속막의 유효 일함수의 차이는, 60mV 이하일 수 있다.
상기 제1 일함수 금속막의 유효 일함수와 상기 제3 일함수 금속막의 유효 일함수의 차이는, 80mV 이상일 수 있다.
상기 제1 핀 내지 제3 핀 각각에는, 서로 동일한 농도의 소오스/드레인 이온이 도핑될 수 있다.
상기 제1 핀 내지 제3 핀 각각에는, 할로 이온이 비도핑될 수 있다.
상기 제1 내지 제3 핀형 트랜지스터 각각은, N형 트랜지스터일 수 있다.
상기 제3 유전막은 상기 일함수 조절물질을 포함할 수 있다.
제4 핀과, 상기 제4 핀 상에 형성된 제4 트렌치와, 상기 제4 트렌치의 내벽을 따라서 형성된 제4 유전막과, 상기 제4 트렌치 내에 순차적으로 형성된 제1 도전형의 제5 일함수 금속막과 제2 도전형의 제6 일함수 금속막을 포함하는 제4 핀형 트랜지스터를 포함하고, 상기 제4 유전막은 상기 일함수 조절물질을 비포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 제1 핀과, 상기 제1 핀 상에 형성된 제1 트렌치와, 상기 제1 트렌치의 내벽을 따라서 형성된 제1 유전막과, 상기 제1 트렌치 내에 형성된 제1 도전형의 제1 일함수 금속막을 포함하는 제1 핀형 트랜지스터; 제2 핀과, 상기 제2 핀 상에 형성된 제2 트렌치와, 상기 제2 트렌치의 내벽을 따라서 형성된 제2 유전막과, 상기 제2 트렌치 내에 형성된 제1 도전형의 제2 일함수 금속막을 포함하는 제2 핀형 트랜지스터; 및 제3 핀과, 상기 제3 핀 상에 형성된 제3 트렌치와, 상기 제3 트렌치의 내벽을 따라서 형성된 제3 유전막과, 상기 제3 트렌치 내에 형성된 제1 도전형의 제3 일함수 금속막을 포함하는 제3 핀형 트랜지스터를 포함하고, 상기 제1 일함수 금속막 내의 산소 농도는, 상기 제2 일함수 금속막 내의 산소 농도보다 낮고, 상기 제1 일함수 금속막의 제1 두께와, 상기 제3 일함수 금속막의 제3 두께는 서로 다를 수 있다.
상기 제1 일함수 금속막 내의 산소 농도와, 상기 제3 일함수 금속막 내의 산소 농도가 동일할 수 있다.
상기 제1 두께와, 상기 제2 일함수 금속막의 제2 두께는 서로 동일할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면은 제1 핀형 트랜지스터와 제2 핀형 트랜지스터를 형성하기 위한 제1 영역과, 제3 핀형 트랜지스터와 제4 핀형 트랜지스터를 형성하기 위한 제2 영역과, 제5 핀형 트랜지스터와 제6 핀형 트랜지스터를 형성하기 위한 제3 영역을 정의하고, 제1 도전막을 상기 제1 영역 및 상기 제3 영역 상에 형성하되, 상기 제2 영역 상에는 비형성하고, 제2 도전막을 상기 제1 영역 내지 상기 제3 영역 상에 형성하고, 상기 제1 영역에 적층된 상기 제1 도전막 및 상기 제2 도전막을 제거하고, 제3 도전막을 상기 제1 영역 내지 상기 제3 영역에 형성하여, 상기 제1 영역에서 제1 일함수 금속막은 상기 제3 도전막을 포함하고, 상기 제2 영역에서 제2 일함수 금속막은 상기 제2 도전막 및 상기 제3 도전막을 포함하고, 상기 제3 영역에서 제3 일함수 금속막은 상기 제1 도전막 내지 상기 제3 도전막을 포함하고, 상기 제1 도전막 내지 상기 제3 도전막은 동일한 도전형의 일함수 조절막일 수 있다.
상기 제1 도전막 내지 제3 도전막은 동일한 물질일 수 있다.
상기 제1 도전막을 형성하기 전에, 상기 제1 영역 내지 상기 제3 영역에 유전막을 형성하고, 상기 제1 핀형 트랜지스터가 형성될 영역, 상기 제3 핀형 트랜지스터가 형성될 영역, 상기 제5 핀형 트랜지스터가 형성될 영역에 La, LaO층 또는 Al, AlO층을 형성하고, 열처리를 수행하여 La 또는 Al이 상기 유전막 내로 확산(diffusion)되는 것을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 도 1의 제1 핀형 트랜지스터(M1)을 도시한 사시도이다.
도 3은 도 1의 반도체 장치의 효과를 설명하기 위한 개념도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7 및 도 8은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14 내지 도 21은 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계도면들이다.
도 22 내지 도 31은 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계도면들이다.
도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2는 도 1의 제1 핀형 트랜지스터(M1)을 도시한 사시도이다. 도 3은 도 1의 반도체 장치의 효과를 설명하기 위한 개념도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(M1) 내지 제4 핀형 트랜지스터(M4)를 포함할 수 있다. 제1 핀형 트랜지스터(M1) 내지 제4 핀형 트랜지스터(M4)는 3차원 채널을 이용한 핀형 트랜지스터일 수 있고, 예를 들어, 핀형 핀형 트랜지스터(finFET)일 수 있다. 또한, 제1 핀형 트랜지스터(M1) 내지 제4 핀형 트랜지스터(M4)는 동일한 도전형(예를 들어, N형 또는 P형)일 수 있다.
우선, 도 1 및 도 2를 참조하여 제1 핀형 트랜지스터(M1)를 먼저 설명하면, 제1 핀형 트랜지스터(M1)는 제1 핀(F1), 제1 계면막(115), 제1 유전막(130), 제1 금속 게이트(191)를 포함한다. 제1 금속 게이트(191)는 제1 도전형(예를 들어, P형)의 제1 일함수 금속막(140), 제2 도전형(예를 들어, N형)의 제11 일함수 금속막(150), 도전 패턴(160)을 포함할 수 있다.
제1 핀(F1)은 기판(100) 상에 제1 방향(X1)을 따라서 길게 형성될 수 있다.
제1 핀(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀(F1)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀(F1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀(F1)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 제1 핀(F1)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
기판(100) 상에 층간 절연막(110)이 배치되고, 층간 절연막(110) 내에 제1 트렌치(112)가 형성된다. 제1 트렌치(112)는 제1 방향(X1)과 다른 제2 방향(Y1)을 따라서 연장될 수 있다. 예를 들어, 제1 방향(X1)과 제2 방향(Y1)은 서로 수직일 수 있다.
제1 계면막(115)은 제1 트렌치(112) 내에 형성된다. 도시된 것과 같이, 제1 계면막(115)은 제1 트렌치(112) 내의 바닥면에만 형성될 수 있다. 제1 계면막(115)은 실리콘 산화막을 포함할 수 있다. 제1 계면막(115)은 예를 들어, 화학적 산화 방법, 자외선 산화(UV oxidation) 방법 또는 듀얼 플라즈마 산화(Dual Plasma oxidation) 방법 등을 이용하여 형성될 수 있다.
제1 유전막(130)은 제1 트렌치(112)의 내벽을 따라서 형성될 수 있다. 즉, 제1 트렌치(112)의 양측벽과 바닥면을 따라서 형성될 수 있다. 제1 유전막(130)은 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다. 제1 유전막(130)은 고유전율 절연막을 포함할 수 있고, 예를 들어, 하프늄(Hf) 또는 지르코늄(Zr)을 포함할 수 있다. 구체적으로, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 산질화물(hafnium oxynitride), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
제1 도전형(예를 들어, P형)의 제1 일함수 금속막(140)은 제1 트렌치(112) 내에 상기 제1 유전막(130) 상에 형성될 수 있다. 제1 일함수 금속막(140)은 제1 트렌치(112)의 측벽과 바닥면을 따라서 형성될 수 있다. 제1 일함수 금속막(140)은 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다. 예를 들어, 제1 일함수 금속막(140)은 TiN, TaN 등의 이종원소 금속 질화물과, TiAlN, TaAlN, TiSiN, TaSiN 등의 삼중원소 금속 질화물　및 이의 산화된 형태의 금속 질화물 중 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
제2 도전형(예를 들어, N형)의 제11 일함수 금속막(150)은 제1 트렌치(112) 내에 상기 제1 일함수 금속막(140) 상에 형성될 수 있다. 제11 일함수 금속막(150)은 제1 트렌치(112)의 측벽과 바닥면을 따라서 형성될 수 있다. 제11 일함수 금속막(150)은 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다. 예를 들어, 제11 일함수 금속막(150)은 TiAlC, TiAlN, TiAlC-N, TiAl 등과 TaAlC, TaAlN, TiAlC-N, TaAl의 Al 원소를 포함하는 이중금속물질과 이의 산화물과 질화물 또는 이의 탄화물 중 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
도전 패턴(160)은 제11 일함수 금속막(150) 상에 제1 트렌치(112)를 매립하도록 형성될 수 있다. 도전 패턴(160)은 Al, W 등일 수 있으나, 이에 한정되지 않는다.
도시하지 않았으나, 제11 일함수 조절막(150)과 도전 패턴(160) 사이에는 접착성을 높이기 위한 물질층이 형성될 수 있다. 이러한 물질층은 예를 들어, TiN, Ti 중 적어도 하나를 포함할 수 있다.
제2 핀형 트랜지스터(M2)는 제2 핀(F2), 제2 트렌치(212), 제2 계면막(215), 제2 유전막(230) 및 제2 금속 게이트(291)를 포함한다. 제2 금속 게이트(291)는 제1 도전형(예를 들어, P형)의 제2 일함수 금속막(240), 제2 도전형(예를 들어, N형)의 제12 일함수 금속막(250), 도전 패턴(260)을 포함할 수 있다.
제3 핀형 트랜지스터(M3)는 제3 핀(F3), 제3 트렌치(312), 제3 계면막(315), 제3 유전막(330) 및 제3 금속 게이트(391)를 포함한다. 제3 금속 게이트(391)는 제1 도전형(예를 들어, P형)의 제3 일함수 금속막(340), 제2 도전형(예를 들어, N형)의 제13 일함수 금속막(350), 도전 패턴(360)을 포함할 수 있다.
제4 핀형 트랜지스터(M4)는 제4 핀(F4), 제4 트렌치(412), 제4 계면막(415), 제4 유전막(430) 및 제4 금속 게이트(291)를 포함한다. 제4 금속 게이트(291)는 제1 도전형(예를 들어, P형)의 제4 일함수 금속막(440), 제2 도전형(예를 들어, N형)의 제14 일함수 금속막(450), 도전 패턴(460)을 포함할 수 있다.
제1 핀(F1) 내지 제4 핀(F4)은 동일한 물질로, 동일한 두께로 형성될 수 있고, 제1 계면막(115) 내지 제4 계면막(415)도 동일한 물질로 형성될 수 있고, 제1 일함수 금속막(140) 내지 제4 일함수 금속막(440)도 동일한 물질로 형성될 수 있고, 제11 일함수 금속막(150) 내지 제14 일함수 금속막(450)도 동일한 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 핀형 트랜지스터(M1) 내지 제4 핀형 트랜지스터(M4)는 서로 다른 문턱 전압을 가질 수 있다.
작은 디자인 룰에 따라서 핀의 사이즈(예를 들어, 핀의 폭)이 작아진다. 핀의 사이즈가 작으면, 도펀트(dopant)를 핀에 임플란트하더라도, 문턱전압의 변화가 작다. 문턱전압을 충분히 변화시키기 위해서는, 높은 농도의 도펀트를 핀에 임플란트해야 한다. 하지만, 높은 농도의 도펀트를 임플란트하면, 이동도(mobility) 열화로 퍼포먼스(performance)가 나빠질 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 일함수 금속막(140) 내지 제4 일함수 금속막(440) 중 적어도 일부의 두께를 조절하는 것과, 제1 유전막(130) 내지 제4 유전막(430) 중 적어도 일부에 일함수 조절물질을 도핑하는 것을 이용하여, 제1 일함수 금속막(140) 내지 제4 일함수 금속막(440)이 서로 다른 유효 일함수(effective work function)를 갖도록 한다. 이를 통해서, 제1 핀형 트랜지스터(M1) 내지 제4 핀형 트랜지스터(M4)의 문턱전압을 조절할 수 있다.
제2 도전형(N형) 일함수 금속막 아래에 제1 도전형(P형)의 일함수 금속막의 두께에 따라서, 제1 도전형의 일함수 금속막의 일함수가 변경될 수 있다. 예를 들어, P형 일함수 금속막의 두께에 따른 일함수의 변화량을 10mV/Å 라고 가정할 때, 비교적 작은 50mV 만큼의 문턱전압을 변경시키려면, P형 일함수 금속막의 두께를 5Å 변경시켜야 한다. 예를 들어, 트랜지스터 A와 트랜지스터 B의 문턱전압의 차이가 50mV가 되려면, 다른 조건이 동일하다는 가정 하에, 트래지스터 A와 트랜지스터 B의 P형 일함수 금속막의 두께 차이가 5Å이어야 한다. 그런데, 이러한 두께차이는 상당히 작아서, 제조 방법상의 어려움이 많다. 예를 들어, 증착 방식 또는 패터닝 방식을 통해서 이러한 두께차이를 만들기 어렵다. 또한, 얇은 두께(예를 들어, 5Å)의 P형 일함수 조절막을 패터닝할 때, P형 일함수 금속막 아래에 위치한 유전막에 데미지(damage)가 생길 수 있다. 이러한 데미지 때문에 누설 전류 발생 및 신뢰성 열화가 생길 수 있다. 따라서, 일함수 금속막의 두께를 조절함으로써 일함수를 변경하는 방법은, 상대적으로 큰 일함수 조절에 적용할 수 있다. 예를 들어, 트래지스터 A와 트랜지스터 B의 일함수 차이를 80mV 이상으로 만들려는 경우(즉, 트래지스터 A와 트랜지스터 B의 P형 일함수 금속막의 두께차이를 8Å이상으로 만들려는 경우)에, 이 방법을 적용할 수 있다.
또한, 유전막(고유전율 절연막)에 일함수 조절물질을 도핑하여, 일함수 금속막의 유효 일함수(effective work function)를 변경시킬 수 있다. 예를 들어, 유전막 상에 La 또는 LaO를 형성하고 열처리(drive-in annealing)를 하면, 일함수 조절물질(La)이 유전막 내에 확산될 수 있다. 일함수 조절물질(La)이 확산되면 일함수 금속막의 유효 일함수를 떨어뜨릴 수 있다. 또는, 유전막 상에 Al 또는 AlO를 형성하고 열처리를 하면, 일함수 조절물질(Al)이 유전막 내에 확산될 수 있다. 일함수 조절물질(Al)이 확산되면 일함수 금속막의 유효 일함수를 증가시킬 수 있다. 일함수 조절물질(La 또는 Al)이 유전막 내에서 다이폴(dipole)을 형성하여, 일함수 금속막의 유효 일함수가 변경된다.
그런데, 이러한 방법을 통해서 60mV보다 크게 유효 일함수를 변경시키기 위해서는, 다량의 일함수 조절물질(La 또는 Al)이 확산되어야만 된다. 다량의 일함수 조절물질의 확산은, 디펙(defect)이나 차지(charge)를 발생시켜 이동도(mobility)를 감소시키고 결과적으로 신뢰성을 열화시킨다.
따라서, 유전막(고유전율 절연막)에 일함수 조절물질을 도핑하여 일함수를 변경하는 방법은, 상대적으로 작은 범위의 일함수 조절에 적용할 수 있다. 예를 들어, 트래지스터 A와 트랜지스터 B의 일함수 차이를 60mV 이하로 만들려는 경우에, 이 방법을 적용할 수 있다.
정리하면, 일함수 금속막 두께 조절 방법만으로는, 작은 일함수 차이를 만들기 어렵다. 일함수 조절물질 도핑 방법만으로는 큰 일함수 차이를 만들기 어렵다. 따라서, 2가지 방식을 모두 이용하여 일함수 차이를 만들어야, 다양한 크기의 일함수를 갖는 핀형 트랜지스터를 생산할 수 있다.
뿐만 아니라, 전술한 것과 같이, 상당히 작은 사이즈의 핀에, 높은 농도의 도펀트(dopant)를 임플란트하는 것은 이동도를 열화시킬 수 있다. 따라서, 본 발명의 제1 실시예에 따른 반도체 장치에서, 문턱전압을 변경시키기 위해 별도의 도펀트를 핀에 임플란트하지 않는다. 즉, 서로 동일한 농도의 도펀트를, 제1 핀(F1) 내지 제4 핀(F4)에 임플란트할 수 있다. 구체적으로, 서로 동일한 농도의 소오스/드레인 이온이 제1 핀(F1) 내지 제4 핀(F4)에 도핑된다. 또는, 제1 핀(F1) 내지 제4 핀(F4)에는 별도의 할로 이온이 도핑되지 않는다. 동일한 도펀트 농도를 갖는 4개의 핀(F1~F4)에 전술한 방법(일함수 금속막 두께 조절, 일함수 조절물질 도핑)을 적용하여, 4개의 핀형 트랜지스터(M1~M4)의 문턱전압을 서로 다르게 조절할 수 있다.
여기서 도 1, 도 3, 및 아래의 표 1을 참조하여, 예시적인 문턱전압 조절 방법을 설명한다.
제1 일함수 금속막(140)의 두께(W1)와, 제2 일함수 금속막(240)의 두께(W2)는 서로 동일하다.
반면, 제1 유전막(130)에는 일함수 조절물질(예를 들어, La)이 도핑(또는 포함)되고, 제2 유전막(230)에는 일함수 조절물질이 도핑(또는 포함)되지 않는다. 따라서, 도 3에 도시된 것과 같이, 제2 일함수 금속막(240)의 유효 일함수는 eWF2를 유지하고, 제1 일함수 금속막(140)의 유효 일함수는 eWF2에서 eWF1로 이동한다(도면부호 a1 참조).
유사하게, 제3 일함수 금속막(340)의 두께(W3)와, 제4 일함수 금속막(440)의 두께(W4)는 서로 동일하다. 두께(W3, W4)는 두께(W1, W2)보다 두껍다.
또한, 제3 유전막(330)에는 일함수 조절물질(예를 들어, La)이 도핑되고, 제4 유전막(430)에는 일함수 조절물질이 도핑(포함)되지 않는다. 따라서, 도 3에 도시된 것과 같이, 제4 일함수 금속막(440)의 유효 일함수는 eWF4를 유지하고, 제3 일함수 금속막(340)의 유효 일함수는 eWF4에서 eWF3으로 이동한다(도면부호 a2 참조).
eWF2와 eWF4의 차이는 제2 일함수 금속막(240)와 제4 일함수 금속막(440)의 두께 차이에 의해 발생한 것이므로, eWF2와 eWF4의 차이는 80mV 이상일 수 있다.
또한, eWF2와 eWF1의 차이와, eWF4와 eWF3의 차이는, 일함수 조절물질의 도핑(포함)여부에 의해 발생한 것이므로, eWF2와 eWF1의 차이는 60mV 이하일 수 있고, eWF4와 eWF3의 차이도 60mV 이하일 수 있다.
따라서, 결과적으로, 제1 일함수 금속막(140) 내지 제4 일함수 금속막(440)의 유효 일함수의 크기는, eWF1 < eWF2 < eWF3 < eWF4 가 된다.
이에 따라서, 제1 핀형 트랜지스터(M1) 내지 제4 핀형 트랜지스터(M4)의 문턱 전압을 서로 다르게 조정할 수 있다. 다만, 제1 핀형 트랜지스터(M1) 내지 제4 핀형 트랜지스터(M4)가 NMOS 또는 PMOS 여부에 따라서, 문턱 전압이 다르게 조정될 수 있다. 상당히 작은 사이즈의 핀에도 다앙한 크기의 문턱전압을 용이하게 구현할 수 있다.
핀형 트랜지스터 M1 M2 M3 M4
제1 도전형(P형)
일함수 금속막의 두께		 W1 W2(=W1) W3 W4(=W3)
일함수 조절물질(La)
도핑 여부		 Y N Y N
제1 도전형(P형)
일함수 금속막의
유효 일함수		 eWF1 eWF2 eWF3 eWF4
eWF1 < eWF2 < eWF3 < eWF4
한편, 전술한 것과 같이, 제1 유전막(130)과 제3 유전막(330) 상에 LaO 층을 형성하고 열처리(drive-in annealing)를 하면, 일함수 조절물질(La)이 제1 유전막(130)과 제3 유전막(330) 내에 확산될 수 있다. 제2 유전막(230)과 제4 유전막(430) 상에는 LaO 층을 형성하지 않기 때문에, 제2 유전막(230)과 제4 유전막(430)에 일함수 조절물질(La)이 확산되지 않는다. 일함수 조절물질(La)을 확산시키기 위해서 사용한 La과 LaO층 때문에, 제1 유전막(130)의 두께(W5), 제3 유전막(330)의 두께(W7)는, 제2 유전막(230)의 두께(W6), 제4 유전막(430)의 두께(W8)보다 두꺼울 수 있다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(M1), 제2 핀형 트랜지스터(M2), 제5 핀형 트랜지스터(M5), 및 제6 핀형 트랜지스터(M6)를 포함할 수 있다.
제5 핀형 트랜지스터(M5)는 제5 핀(F5), 제5 트렌치(512), 제5 계면막(515), 제5 유전막(530), 제5 금속 게이트(591)를 포함한다. 제5 금속 게이트(591)는 제2 도전형(예를 들어, N형)의 제15 일함수 금속막(550), 도전 패턴(560)을 포함할 수 있다. 제5 핀형 트랜지스터(M5)는 제5 유전막(530)과 제15 일함수 금속막(550) 사이에, 제1 도전형(예를 들어, P형)의 일함수 금속막이 존재하지 않을 수 있다.
제6 핀형 트랜지스터(M6)는 제6 핀(F6), 제6 계면막(612), 제6 유전막(615), 제6 금속 게이트(691)를 포함한다. 제6 금속 게이트(691)는 제2 도전형(예를 들어, N형)의 제16 일함수 금속막(650), 도전 패턴(660)을 포함할 수 있다. 제6 핀형 트랜지스터(M6)는 제6 유전막(615)과 제16 일함수 금속막(650) 사이에, 제1 도전형(예를 들어, P형)의 일함수 금속막이 존재하지 않을 수 있다.
다만, 제5 계면막(515)에는 일함수 조절물질이 도핑(포함)되어 있고, 제6 계면막(615)에는 일함수 조절물질이 도핑(포함)되지 않을 수 있다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(M1) 내지 제4 핀형 트랜지스터(M4)를 포함할 수 있다.
제1 핀형 트랜지스터(M1)에서, 제1 유전막(130)과 제1 일함수 금속막(140) 사이에, 제1 보호막(171)과 제1 식각 정지막(172)이 순차적으로 형성될 수 있다.
제1 보호막(171)은 패터닝시 제1 유전막(130)을 보호하기 위한 것으로, 예를 들어, TiN일 수 있으나, 이에 한정되지 않는다. 제1 식각정지막(172)은 패너닝시 식각 정지 기준이 되는 것으로, 예를 들어, TaN일 수 있으나, 이에 한정되지 않는다.
유사하게, 제2 핀형 트랜지스터(M2)에서 제2 유전막(230)과 제2 일함수 금속막(240) 사이에, 제2 보호막(271)과 제2 식각 정지막(272)이 순차적으로 형성될 수 있다. 제3 핀형 트랜지스터(M3)에서 제3 유전막(330)과 제3 일함수 금속막(340) 사이에, 제3 보호막(371)과 제3 식각 정지막(372)이 순차적으로 형성될 수 있다. 제4 핀형 트랜지스터(M4)에서 제4 유전막(430)과 제4 일함수 금속막(440) 사이에, 제4 보호막(471)과 제4 식각 정지막(472)이 순차적으로 형성될 수 있다.
도 6는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치에서, 제7 핀형 트랜지스터(M7)의 제7 유전막(730)과, 제8 핀형 트랜지스터(M8)의 제8 유전막(830)에는 일함수 조절물질로 La 이 아닌 Al이 도핑될 수 있다.
즉, 제1 일함수 금속막(740)의 두께와, 제2 일함수 금속막(240)의 두께는 서로 동일하지만, 제7 유전막(730)에는 일함수 조절물질(Al)이 도핑되고, 제2 유전막(230)에는 일함수 조절물질이 도핑되지 않는다. 따라서, 제1 일함수 금속막(740)의 유효 일함수는, 제2 일함수 금속막(240)의 유효 일함수보다 커질 수 있다.
유사하게, 제3 일함수 금속막(840)의 두께와, 제4 일함수 금속막(440)의 두께는 서로 동일하지만, 제8 유전막(830)에는 일함수 조절물질(Al)이 도핑되고, 제4 유전막(430)에는 일함수 조절물질이 도핑되지 않는다. 따라서, 제3 일함수 금속막(840)의 유효 일함수는, 제4 일함수 금속막(440)의 유효 일함수보다 커질 수 있다.
설명되지 않은 712, 715, 750, 760, 791은 각각 트렌치, 계면막, 제2 도전형(N형)의 일함수 금속막, 도전 패턴, 금속 게이트이다. 마찬가지로, 812, 815, 850, 860, 891은 각각 트렌치, 계면막, 제2 도전형(N형)의 일함수 금속막, 도전 패턴, 금속 게이트이다.
도 7 및 도 8은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상 도 1 내지 도 3, 도 6을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7, 도 8, 및 아래의 표 2를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치에서, 일함수 조절물질로서 La 및 Al이 동시에 사용될 수 있다.
즉, 제1 핀형 트랜지스터(M1)의 제1 유전막(130)에는 La가 도핑되고, 제2 핀형 트랜지스터(M2)의 제2 유전막(230)에는 La, Al이 도핑되지 않고, 제7 핀형 트랜지스터(M7)의 제7 유전막(730)에는 Al이 도핑된다. 또한, 제1 핀형 트랜지스터(M1), 제2 핀형 트랜지스터(M2), 제7 핀형 트랜지스터(M7)의 제1 도전형의 일함수 금속막(140, 240, 741)의 두께(W1, W2, W11)은 서로 동일할 수 있다. 따라서, 도 8에 도시된 것과 같이, 제2 일함수 금속막(240)의 유효 일함수는 eWF2를 유지하고, 제1 일함수 금속막(140)의 유효 일함수는 eWF2에서 eWF1로 감소한다(도면부호 a1 참조). 제7 일함수 금속막(740)의 유효 일함수는 eWF2에서 eWF7로 증가한다(도면부호 b1 참조).
유사하게, 제3 핀형 트랜지스터(M3)의 제3 유전막(330)에는 La가 도핑되고, 제4 핀형 트랜지스터(M4)의 제4 유전막(430)에는 La, Al이 도핑되지 않고, 제8 핀형 트랜지스터(M8)의 제8 유전막(830)에는 Al이 도핑된다. 제3 핀형 트랜지스터(M3), 제4 핀형 트랜지스터(M4), 제8 핀형 트랜지스터(M8)의 제1 도전형의 일함수 금속막(340, 440, 841)의 두께(W3, W4, W12)은 서로 동일할 수 있다. 따라서, 도 8에 도시된 것과 같이, 제4 일함수 금속막(440)의 유효 일함수는 eWF4를 유지하고, 제3 일함수 금속막(340)의 유효 일함수는 eWF4에서 eWF3로 감소한다(도면부호 a2 참조). 제8 일함수 금속막(840)의 유효 일함수는 eWF4에서 eWF8로 증가한다(도면부호 b2 참조).
핀형 트랜지스터 M1 M2 M7 M3 M4 M8
제1 도전형(P형)
일함수 금속막의 두께		 W1 W2
(=W1)		 W11
(=W1)		 W3 W4
(=W3)		 W12
(=W3)
일함수 조절물질
도핑 여부		 Y(La) N Y(Al) Y(La) N Y(Al)
제1 도전형(P형)
일함수 금속막의
유효 일함수		 eWF1 eWF2 eWF7 eWF3 eWF4 eWF8
eWF1 < eWF2 < eWF7 < eWF3 < eWF4 < eWF8
도 9는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9를 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치에서, 제1 핀형 트랜지스터(M1)의 제1 일함수 금속막(142)과, 제3 핀형 트랜지스터(M3)의 제3 일함수 금속막(342)은 수소 플라즈마 도핑된 상태일 수 있다. 반면, 제2 핀형 트랜지스터(M2)의 제2 일함수 조절막(240)과, 제4 핀형 트랜지스터(M4)의 제4 일함수 금속막(440)은 수소 플라즈마 도핑을 받지 않은 상태일 수 있다.
수소 플라즈마 도핑을 하면, 제1 일함수 금속막(142) 및 제3 일함수 금속막(342) 내의 불순물(예를 들어, 산소, 염소 등)이 제거될 수 있다. 즉, 수소와 산소가 결합하여 H2O를 형성하고, 수소와 염소가 결합하여 HCl을 형성함으로써, 불순물을 제거할 수 있다. 예를 들어, 수소 플라즈마 도핑 후에, 제1 일함수 금속막(142) 및 제3 일함수 금속막(342) 내의 산소 불순물 함유량은 30% 내지 90% 정도 감소될 수 있고, 염소 불순물 함유량은 20% 내지 80% 정도 감소될 수 있다.
그런데, 수소 플라즈마 도핑에 의하여 불순물을 제거하면 제1 일함수 금속막(142) 및 제3 일함수 금속막(342)의 일함수를 감소시킬 수 있고, 플랩 밴드 전압(flatband voltage)을 감소시킬 수 있다.
따라서, 제1 유전막(132)과 제2 유전막(232)에 일함수 조절물질이 도핑되지 않은 상태라도, 수소 플라즈마 도핑에 의해서, 제1 일함수 금속막(142)의 일함수는 제2 일함수 금속막(240)의 일함수보다 작아질 수 있다. 즉, 제1 핀형 트랜지스터(M1)의 문턱전압이 제2 핀형 트랜지스터(M2)의 문턱전압보다 낮아질 수 있다.
유사하게, 제3 유전막(332)과 제4 유전막(430)에 일함수 조절물질이 도핑되지 않은 상태라도, 수소 플라즈마 도핑에 의해서, 제3 일함수 금속막(342)의 일함수는 제4 일함수 금속막(440)의 일함수보다 작아질 수 있다. 즉, 제3 핀형 트랜지스터(M3)의 문턱전압이 제4 핀형 트랜지스터(M4)의 문턱전압보다 낮아질 수 있다.
전술한 것과 같이, 제3 일함수 금속막(342), 제4 일함수 금속막(440)의 두께는, 제1 일함수 금속막(142), 제2 일함수 금속막(240)의 두께보다 두껍다. 그 결과, 제1 핀형 트랜지스터(M1) 내지 제4 핀형 트랜지스터(M4)의 문턱 전압은, 서로 다르게 조정될 수 있다.
도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 10을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는 서로 다른 문턱전압을 갖는 4개의 핀형 트랜지스터(M1~M4)를 개시하고, 본 발명의 제7 실시예에 따른 반도체 장치는 서로 다른 문턱전압을 갖는 6개의 핀형 트랜지스터(M1~M4, M9, M10)을 개시한다.
제9 핀형 트랜지스터(M9)는 제7 핀(F7), 트렌치(712), 계면막(715), 유전막(730), 금속 게이트(791)를 포함한다. 금속 게이트(791)는 제1 도전형(예를 들어, P형)의 일함수 금속막(740), 제2 도전형(예를 들어, N형)의 일함수 금속막(750), 도전 패턴(760)을 포함할 수 있다.
제10 핀형 트랜지스터(M10)는 제8 핀(F8), 트렌치(812), 계면막(815), 유전막(830), 금속 게이트(891)를 포함한다. 금속 게이트(891)는 제1 도전형(예를 들어, P형)의 일함수 금속막(840), 제2 도전형(예를 들어, N형)의 일함수 금속막(850), 도전 패턴(860)을 포함할 수 있다.
다수의 핀(F1~F4, F7, F8)은 동일한 물질로, 동일한 두께로 형성될 수 있고, 다수의 계면막(115, 215, 315, 415, 715, 815)도 동일한 물질로 형성될 수 있고, 다수의 제1 도전형의 일함수 금속막(140, 240, 340, 440, 740, 840)도 동일한 물질로 형성될 수 있고, 다수의 제2 도전형의 일함수 금속막(150, 250, 350, 450, 750, 850)도 동일한 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다.
다수의 제1 도전형의 일함수 금속막(140, 240, 340, 440, 740, 840) 중 적어도 일부의 두께를 조절하는 것과, 다수의 유전막(130, 230, 330, 430, 730, 830) 중 적어도 일부에 일함수 조절물질을 도핑하는 것을 이용하여, 다수의 제1 도전형의 일함수 금속막(140, 240, 340, 440, 740, 840)이 서로 다른 유효 일함수(effective work function)를 갖도록 한다. 이를 통해서, 6개의 핀형 트랜지스터(M1~M4, M9, M10)의 문턱전압을 조절할 수 있다.
여기서, 제1 도전형의 일함수 금속막(140, 240, 340, 440, 740, 840)의 두께 사이의 관계는 W1 = W2 < W3 = W4 < W21 = W22 와 같다. 또한, 다수의 유전막(130, 330, 730)에는 일함수 조절물질(La 또는 Al)이 도핑되고, 다수의 유전막(230, 430, 830)에는 일함수 조절물질(La 또는 Al)이 도핑되지 않는다.
또한, 다수의 유전막(130, 330, 730) 상에 La, LaO층 또는 Al, AlO층을 형성한 후 열처리하여 일함수 조절물질(La 또는 Al)을 확산시키면, 유전막(730)의 두께(W23)가 유전막(830)의 두께(W24)보다 두꺼울 수도 있다.
도 11은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상 도 1 내지 도 3, 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11을 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치는 서로 다른 문턱전압을 갖는 6개의 핀형 트랜지스터(M1~M4, M9, M10)을 개시하고, 본 발명의 제8 실시예에 따른 반도체 장치는 서로 다른 문턱전압을 갖는 8개의 핀형 트랜지스터(M1~M4, M9, M10, M11, M12)을 개시한다.
제11 핀형 트랜지스터(M9)는 제9 핀(F9), 트렌치(912), 계면막(915), 유전막(930), 금속 게이트(991)를 포함한다. 금속 게이트(991)는 제1 도전형(예를 들어, P형)의 일함수 금속막(940), 제2 도전형(예를 들어, N형)의 일함수 금속막(950), 도전 패턴(960)을 포함할 수 있다.
제12 핀형 트랜지스터(M10)는 제10 핀(F10), 트렌치(1012), 계면막(1015), 유전막(1030), 금속 게이트(1091)를 포함한다. 금속 게이트(1091)는 제1 도전형(예를 들어, P형)의 일함수 금속막(1040), 제2 도전형(예를 들어, N형)의 일함수 금속막(1050), 도전 패턴(1060)을 포함할 수 있다.
다수의 핀(F1~F4, F7~F10)은 동일한 물질로, 동일한 두께로 형성될 수 있고, 다수의 계면막(115, 215, 315, 415, 715, 815, 915, 1015)도 동일한 물질로 형성될 수 있고, 다수의 제1 도전형의 일함수 금속막(140, 240, 340, 440, 740, 840, 940, 1040)도 동일한 물질로 형성될 수 있고, 다수의 제2 도전형의 일함수 금속막(150, 250, 350, 450, 750, 850, 950, 1050)도 동일한 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다.
다수의 제1 도전형의 일함수 금속막(140, 240, 340, 440, 740, 840, 940, 1040) 중 적어도 일부의 두께를 조절하는 것과, 다수의 유전막(130, 230, 330, 430, 730, 830, 930, 1030) 중 적어도 일부에 일함수 조절물질을 도핑하는 것을 이용하여, 다수의 제1 도전형의 일함수 금속막(140, 240, 340, 440, 740, 840, 940, 1040)이 서로 다른 유효 일함수(effective work function)를 갖도록 한다. 이를 통해서, 6개의 핀형 트랜지스터(M1~M4, M9~M12)의 문턱전압을 조절할 수 있다.
여기서, 제1 도전형의 일함수 금속막(140, 240, 340, 440, 740, 840, 940, 1040)의 두께 사이의 관계는 W1 = W2 < W3 = W4 < W21 = W22 < W25 = W26 와 같다. 또한, 다수의 유전막(130, 330, 730, 930)에는 일함수 조절물질(La 또는 Al)이 도핑되고, 다수의 유전막(230, 430, 830, 1030)에는 일함수 조절물질(La 또는 Al)이 도핑되지 않는다.
또한, 다수의 유전막(130, 330, 730, 930) 상에 La, LaO층 또는 Al, AlO층을 형성한 후 열처리하여 일함수 조절물질(La 또는 Al)을 확산시키면, 유전막(930)의 두께(W27)가 유전막(1030)의 두께(W28)보다 두꺼울 수도 있다.
도 11에서는 서로 다른 문턱전압을 갖는 8개의 핀형 트랜지스터(M1~M4, M9, M10, M11, M12)을 개시하였으나, 이에 한정되지 않는다. 즉, 전술한 방식을 이용하여, 서로 다른 문턱전압을 갖는 9개 이상의 핀형 트랜지스터도 제조할 수 있다.
도 1 내지 도 11을 이용하여 설명하였던 방식을 조합하여, 서로 다른 문턱전압을 갖는 다수의 핀형 트랜지스터를 제조할 수 있다. 도 12 및 도 13에서는 예시적인 조합 방식을 제시한다. 도 12는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 13은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12을 참조하면, 예를 들어, 서로 다른 문턱전압을 갖는 6개의 핀형 트랜지스터(M1, M2, M4, M9, M10, M11)를 만들기 위해서, 제1 도전형의 일함수 금속막(140, 240, 440, 740, 840, 940)의 두께 사이의 관계는 W1 = W2 < W4 < W21 = W22 < W25 와 같다. 또한, 다수의 유전막(130, 730, 930)에는 일함수 조절물질(La 또는 Al)이 도핑되고, 다수의 유전막(230, 430, 830)에는 일함수 조절물질(La 또는 Al)이 도핑되지 않을 수 있다.
도 13을 참조하면, 예를 들어, 서로 다른 문턱전압을 갖는 5개의 핀형 트랜지스터(M1, M2, M7, M3, M4)를 만들기 위해서, 핀형 트랜지스터(M1)의 유전막(130)에는 La가 도핑되고, 핀형 트랜지스터(M2)의 유전막(230)에는 La, Al이 도핑되지 않고, 핀형 트랜지스터(M7)의 유전막(730)에는 Al이 도핑된다. 또한, 핀형 트랜지스터(M1, M2, M7)의 제1 도전형의 일함수 금속막(140, 240, 740)의 두께는 서로 동일할 수 있다.
또한, 핀형 트랜지스터(M3)의 일함수 금속막(342)은 수소 플라즈마 도핑된 상태이고, 핀형 트랜지스터(M4)의 일함수 금속막(440)은 수소 플라즈마 도핑을 받지 않은 상태일 수 있다. 핀형 트랜지스터(M3, M4)의 유전막(332, 430)에는 일함수 조절물질(La 또는 Al)가 도핑되지 않은 상태일 수 있다.
도 14 내지 도 21은 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계도면들이다. 도 10에 도시된 것과 같이, 유전막, 금속 게이트 등을 만들기 위한 다수의 물질층은 트렌치 내에 순차적으로 적층되어야 하나, 도시의 편의를 위해서 각 물질층을 평평하게 도시하였다.
도 14를 참조하면, 기판 내에 제1 영역(I), 제2 영역(II), 제3 영역(III)이 정의된다. 제1 영역(I)은 핀형 트랜지스터(M1, M2)를 형성하기 위한 영역이고, 제2 영역(II)은 핀형 트랜지스터(M3, M4)를 형성하기 위한 영역이고, 제3 영역(III)은 핀형 트랜지스터(M9, M10)를 형성하기 위한 영역이다.
제1 영역(I) 내지 제3 영역(III)에 형성된 다수의 트렌치 내에 유전막(2001)을 형성한다. 유전막(2001)은 고유전율 절연막을 포함할 수 있고, 예를 들어, 하프늄(Hf) 또는 지르코늄(Zr)을 포함할 수 있다. 유전막(2001)은 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다.
도 15를 참조하면, 핀형 트랜지스터(M1, M3, M9) 형성 영역에 형성된 다수의 트렌치 내에, 일함수 조절물질층(2002)을 형성한다. 일함수 조절물질층(2002)는 예를 들어, La, LaO 또는 Al, AlO일 수 있고, 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다.
도 16을 참조하면, 열처리(drive-in annealing)를 수행하여, 핀형 트랜지스터(M1, M3, M9) 형성 영역의 유전막(2010) 내에는 일함수 조절물질(La 또는 Al)이 확산될 수 있다. 핀형 트랜지스터(M2, M4, M10) 형성 영역의 유전막(2001) 내에는 일함수 조절물질(La 또는 Al)이 확산되지 않는다.
도 17을 참조하면, 제1 도전형의 제1 도전막(2020)을 제1 영역(I) 및 제3 영역(III) 상에 형성하고, 제2 영역(II) 상에는 비형성한다. 즉, 제1 영역(I) 내지 제3 영역(III)에 제1 도전형의 도전막을 형성하고, 제2 영역에 형성된 제1 도전형의 도전막을 식각하여 제거한다.
도 18을 참조하면, 제1 도전형의 제2 도전막(2030)을 제1 영역(I) 내지 제3 영역(III) 상에 형성한다. 따라서, 제1 영역(I) 및 제2 영역(II)에는 제1 도전막(2020), 제2 도전막(2030)이 적층되고, 제3 영역(III)에는 제2 도전막(2030)만 적층된다.
도 19를 참조하면, 제1 영역(I)에 적층된 제1 도전막(2020) 및 제2 도전막(2030)을 식각하여 제거한다.
도 20을 참조하면, 제1 도전형의 제3 도전막(2040)을 제1 영역(I) 내지 제3 영역(III)에 형성한다.
그 결과, 제1 영역(I)에는 제3 도전막(2040)이 적층되고, 제2 영역(II)에는 제2 도전막(2030)과 제3 도전막(2040)이 적층되고, 제3 영역(III)에는 제1 도전막(2020) 내지 제3 도전막(2040)이 적층된다.
제1 도전막(2020) 내지 제3 도전막(2040)은 동일한 도전형(예를 들어, P형)의 일함수 조절막일 수 있다. P형 일함수 조절막인 경우, TiN, TaN 등의 이종원소 금속 질화물과, TiAlN, TaAlN, TiSiN, TaSiN 등의 삼중원소 금속 질화물　및 이의 산화된 형태의 금속 질화물 중 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
제1 도전막(2020) 내지 제3 도전막(2040)은 동일한 물질일 수 있다.
제1 영역(I)에 형성된 일함수 금속막(도 10의 140, 240 참조)은 제3 도전막(2040)을 포함하고, 제2 영역(II)에 형성되는 일함수 금속막(도 10의 340, 440 참조) 상기 제2 도전막(2030) 및 상기 제3 도전막(2040)을 포함하고, 제3 영역(III)에 형성되는 일함수 금속막(도 10의 740, 840 참조)은 제1 도전막(2020) 내지 제3 도전막(2040)을 포함한다. 이와 같은 방식을 이용하여, 일함수 금속막(도 10의 140, 240, 340, 440, 740, 840 참조)의 두께차이를 만들 수 있다.
또한, 이와 같이 제조할 경우, 제1 영역(I) 및 제2 영역(II)의 유전막(2001, 2010)은 1번씩만 식각에 노출될 수 있다. 즉, 제2 영역(II)의 유전막(2001, 2010)은 도 17에서의 식각 공정에, 제1 영역(I)의 유전막(2001, 2010)은 도 19에서의 식각 공정에 노출될 수 있다. 따라서, 식각 공정에서 유전막(2001, 2010)에 발생할 수 있는 디펙(defect)을 최소화할 수 있다.
도 21을 참조하면, 제1 영역(I) 내지 제3 영역(III)에 제2 도전형(예를 들어, N형)의 일함수 조절막(2060)을 형성한다.
이어서, 제2 도전형의 일함수 조절막(2060) 상에 도전 패턴(2070)을 형성한다.
도시하지 않았으나, 평탄화 공정을 진행하여 다수의 금속 게이트(도 10의 191, 291, 391, 491, 791, 891 참조)를 완성한다.
도 22 내지 도 31은 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계도면들이다. 도 11에 도시된 것과 같이, 유전막, 금속 게이트 등을 만들기 위한 다수의 물질층은 트렌치 내에 순차적으로 적층되어야 하나, 도시의 편의를 위해서 각 물질층을 평평하게 도시하였다.
도 22를 참조하면, 기판 내에 제1 영역(I), 제2 영역(II), 제3 영역(III), 및 제4 영역(IV)이 정의된다. 제1 영역(I)은 핀형 트랜지스터(M1, M2)를 형성하기 위한 영역이고, 제2 영역(II)은 핀형 트랜지스터(M3, M4)를 형성하기 위한 영역이고, 제3 영역(III)은 핀형 트랜지스터(M9, M10)를 형성하기 위한 영역이고, 제4 영역(IV)은 핀형 트랜지스터(M11, M12)를 형성하기 위한 영역이다.
제1 영역(I) 내지 제4 영역(IV)에 형성된 다수의 트렌치 내에 유전막(2001)을 형성한다.
도 23을 참조하면, 핀형 트랜지스터(M1, M3, M9, M11) 형성 영역에 형성된 다수의 트렌치 내에, 일함수 조절물질층(2002)을 형성한다.
도 24를 참조하면, 열처리(drive-in annealing)를 수행하여, 핀형 트랜지스터(M1, M3, M9, M11) 형성 영역의 유전막(2010) 내에는 일함수 조절물질(La 또는 Al)이 확산될 수 있다. 핀형 트랜지스터(M2, M4, M10, M12) 형성 영역의 유전막(2001) 내에는 일함수 조절물질(La 또는 Al)이 확산되지 않는다.
도 25를 참조하면, 제1 도전형의 제1 도전막(2020)을 제1 영역(I), 제2 영역(II) 및 제4 영역(IV) 상에 형성하고, 제3 영역(III) 상에는 비형성한다. 즉, 제1 영역(I) 내지 제4 영역(IV)에 제1 도전형의 도전막을 형성하고, 제3 영역에 형성된 제1 도전형의 도전막을 식각하여 제거한다.
도 26을 참조하면, 제1 도전형의 제2 도전막(2030)을 제1 영역(I) 내지 제4 영역(IV) 상에 형성한다. 따라서, 제1 영역(I), 제2 영역(II) 및 제4 영역(IV)에는 제1 도전막(2020), 제2 도전막(2030)이 적층되고, 제3 영역(III)에는 제2 도전막(2030)만 적층된다.
도 27을 참조하면, 제2 영역(II)에 적층된 제1 도전막(2020) 및 제2 도전막(2030)을 식각하여 제거한다.
도 28을 참조하면, 제1 도전형의 제3 도전막(2040)을 제1 영역(I) 내지 제4 영역(IV)에 형성한다. 그 결과, 제1 영역(I)에는 제1 도전막(2020) 내지 제3 도전막(2040)이 적층되고, 제2 영역(II)에는 제3 도전막(2040)만 형성되고, 제3 영역(III)에는 제2 도전막(2030)과 제3 도전막(2040)이 적층되고, 제4 영역(IV)에는 제1 도전막(2020) 내지 제3 도전막(2040)이 적층된다.
도 29를 참조하면, 제1 영역에 적층된 제1 도전막(2020) 내지 제4 도전막(2040)을 식각하여 제거한다.
도 30을 참조하면, 제1 도전형의 제4 도전막(2050)을 제1 영역(I) 내지 제4 영역(IV)에 형성한다. 그 결과, 제1 영역(I)에는 제4 도전막(2050)만 형성되고, 제2 영역(II)에는 제3 도전막(2040), 제4 도전막(2050)이 적층되고, 제3 영역(III)에는 제2 도전막(2030) 내지 제4 도전막(2050)이 적층되고, 제4 영역(IV)에는 제1 도전막(2020) 내지 제4 도전막(2050)이 적층된다.
전술한 것과 같이, 제1 도전막(2020) 내지 제4 도전막(2050)은 동일한 도전형(예를 들어, P형)의 일함수 조절막일 수 있다. 제1 도전막(2020) 내지 제4 도전막(2050)은 동일한 물질일 수 있다.
제1 영역(I)에 형성된 일함수 금속막(도 11의 140, 240 참조)은 제4 도전막(2050)을 포함하고, 제2 영역(II)에 형성되는 일함수 금속막(도 11의 340, 440 참조) 상기 제3 도전막(2040) 및 상기 제4 도전막(2050)을 포함하고, 제3 영역(III)에 형성되는 일함수 금속막(도 11의 740, 840 참조)은 제2 도전막(2030) 내지 제4 도전막(2050)을 포함하고, 제4 영역(IV)에 형성되는 일함수 금속막(도 11의 940, 1040 참조)은 제1 도전막(2020) 내지 제4 도전막(2050)을 포함한다. 이와 같은 방식을 이용하여, 일함수 금속막(도 11의 140, 240, 340, 440, 740, 840, 940, 1040 참조)의 두께차이를 만들 수 있다.
도 31을 참조하면, 제1 영역(I) 내지 제4 영역(IV)에 제2 도전형(예를 들어, N형)의 일함수 조절막(2060)을 형성한다.
이어서, 제2 도전형의 일함수 조절막(2060) 상에 도전 패턴(2070)을 형성한다.
도시하지 않았으나, 평탄화 공정을 진행하여 다수의 금속 게이트(도 11의 191, 291, 391, 491, 791, 891, 991, 1091 참조)를 완성한다.
도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다. 도 32의 전자 시스템은, 도 1 내지 도 11을 이용하여 설명한 반도체 장치를 적용할 수 있는 예시적 시스템이다.
도 32을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F1: 제1 핀 115: 제1 계면막
130: 제1 유전막 140: 제1 일함수 금속막
150: 제11 일함수 금속막 160: 도전 패턴
191: 제1 금속 게이트

Claims (20)

  1. 제1 핀과, 상기 제1 핀 상에 형성된 제1 트렌치와, 상기 제1 트렌치의 내벽을 따라서 형성된 제1 유전막과, 상기 제1 트렌치 내에 상기 제1 유전막 상에 형성된 제1 도전형의 제1 일함수 금속막을 포함하는 제1 핀형 트랜지스터;
    제2 핀과, 상기 제2 핀 상에 형성된 제2 트렌치와, 상기 제2 트렌치의 내벽을 따라서 형성된 제2 유전막과, 상기 제2 트렌치 내에 상기 제2 유전막 상에 형성된 제1 도전형의 제2 일함수 금속막을 포함하는 제2 핀형 트랜지스터; 및
    제3 핀과, 상기 제3 핀 상에 형성된 제3 트렌치와, 상기 제3 트렌치의 내벽을 따라서 형성된 제3 유전막과, 상기 제3 트렌치 내에 상기 제3 유전막 상에 형성된 제1 도전형의 제3 일함수 금속막을 포함하는 제3 핀형 트랜지스터를 포함하고,
    상기 제1 유전막은 일함수 조절물질을 포함하고, 상기 제2 유전막은 상기 일함수 조절물질을 비포함하고,
    상기 제1 일함수 금속막의 제1 두께와, 상기 제3 일함수 금속막의 제3 두께는 서로 다른 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 핀형 트랜지스터 내지 제3 핀형 트랜지스터는 서로 다른 문턱 전압을 갖는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 일함수 금속막의 유효 일함수(effective work function), 상기 제2 일함수 금속막의 유효 일함수, 및 상기 제3 일함수 금속막의 유효 일함수는 서로 다른 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 일함수 금속막의 유효 일함수와 상기 제2 일함수 금속막의 유효 일함수의 차이는, 60mV 이하인 반도체 장치.
  5. 제 3항에 있어서,
    상기 제1 일함수 금속막의 유효 일함수와 상기 제3 일함수 금속막의 유효 일함수의 차이는, 80mV 이상인 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 핀 내지 제3 핀 각각에는, 서로 동일한 농도의 소오스/드레인 이온이 도핑된 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 핀 내지 제3 핀 각각에는, 할로 이온이 비도핑된 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 유전막 내지 제3 유전막 각각은, Hf 또는 Zr을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 일함수 조절물질은 La 또는 Al을 포함하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제1 유전막은, 상기 제2 유전막보다 두꺼운 반도체 장치.
  11. 제 1항에 있어서,
    상기 제1 두께와, 상기 제2 일함수 금속막의 제2 두께는 서로 동일한 반도체 장치.
  12. 제 1항에 있어서,
    상기 제3 유전막은 상기 일함수 조절물질을 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    제4 핀과, 상기 제4 핀 상에 형성된 제4 트렌치와, 상기 제4 트렌치의 내벽을 따라서 형성된 제4 유전막과, 상기 제4 트렌치 내에 상기 제4 유전막 상에 형성된 제1 도전형의 제4 일함수 금속막을 포함하는 제4 핀형 트랜지스터를 더 포함하고,
    상기 제4 유전막은 상기 일함수 조절물질을 비포함하고,
    상기 제4 일함수 금속막의 제4 두께는, 상기 제3 두께와 동일한 반도체 장치.
  14. 제 1항에 있어서,
    상기 제1 트렌치 내에 상기 제1 일함수 금속막 상에 형성된 제2 도전형의 제11 일함수 금속막과,
    상기 제2 트렌치 내에 상기 제2 일함수 금속막 상에 형성된 제2 도전형의 제12 일함수 금속막과,
    상기 제3 트렌치 내에 상기 제3 일함수 금속막 상에 형성된 제2 도전형의 제13 일함수 금속막을 더 포함하는 반도체 장치.
  15. 제 1항에 있어서,
    제5 핀과, 상기 제5 핀 상에 형성된 제5 트렌치와, 상기 제5 트렌치의 내벽을 따라서 형성된 제5 유전막과, 상기 제5 트렌치 내에 상기 제5 유전막 상에 형성된 제2 도전형의 제15 일함수 금속막을 포함하는 제5 핀형 트랜지스터를 더 포함하고,
    상기 제5 유전막과 상기 제15 일함수 금속막 사이에는, 제1 도전형의 일함수 금속막이 비형성되는 반도체 장치.
  16. 제 15항에 있어서,
    제6 핀과, 상기 제6 핀 상에 형성된 제6 트렌치와, 상기 제6 트렌치의 내벽을 따라서 형성된 제6 유전막과, 상기 제6 트렌치 내에 상기 제6 유전막 상에 형성된 제2 도전형의 제16 일함수 금속막을 포함하는 제6 핀형 트랜지스터를 더 포함하고,
    상기 제6 유전막과 상기 제16 일함수 금속막 사이에는, 제1 도전형의 일함수 금속막이 비형성되고,
    상기 제5 유전막은 상기 일함수 조절물질을 포함하고, 상기 제6 유전막은 상기 일함수 조절물질을 비포함하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 제15 일함수 금속막의 두께와 상기 제16 일함수 금속막의 두께는 서로 동일한 반도체 장치.
  18. 제1 핀과, 상기 제1 핀 상에 형성된 제1 트렌치와, 상기 제1 트렌치의 내벽을 따라서 형성된 제1 유전막과, 상기 제1 트렌치 내에 형성된 제2 도전형의 제1 일함수 금속막을 포함하는 제1 핀형 트랜지스터;
    제2 핀과, 상기 제2 핀 상에 형성된 제2 트렌치와, 상기 제2 트렌치의 내벽을 따라서 형성된 제2 유전막과, 상기 제2 트렌치 내에 형성된 제2 도전형의 제2 일함수 금속막을 포함하는 제2 핀형 트랜지스터; 및
    제3 핀과, 상기 제3 핀 상에 형성된 제3 트렌치와, 상기 제3 트렌치의 내벽을 따라서 형성된 제3 유전막과, 상기 제3 트렌치 내에 순차적으로 형성된 제1 도전형의 제3 일함수 금속막과 제2 도전형의 제4 일함수 금속막을 포함하는 제3 핀형 트랜지스터를 포함하고,
    상기 제1 유전막과 상기 제1 일함수 금속막 사이와, 상기 제2 유전막과 상기 제2 일함수 금속막 사이에는 제1 도전형의 일함수 금속막이 비형성되고,
    상기 제1 유전막은 일함수 조절물질을 포함하고, 상기 제2 유전막은 상기 일함수 조절물질을 비포함하는 반도체 장치.
  19. 제1 핀과, 상기 제1 핀 상에 형성된 제1 트렌치와, 상기 제1 트렌치의 내벽을 따라서 형성된 제1 유전막과, 상기 제1 트렌치 내에 형성된 제1 도전형의 제1 일함수 금속막을 포함하는 제1 핀형 트랜지스터;
    제2 핀과, 상기 제2 핀 상에 형성된 제2 트렌치와, 상기 제2 트렌치의 내벽을 따라서 형성된 제2 유전막과, 상기 제2 트렌치 내에 형성된 제1 도전형의 제2 일함수 금속막을 포함하는 제2 핀형 트랜지스터; 및
    제3 핀과, 상기 제3 핀 상에 형성된 제3 트렌치와, 상기 제3 트렌치의 내벽을 따라서 형성된 제3 유전막과, 상기 제3 트렌치 내에 형성된 제1 도전형의 제3 일함수 금속막을 포함하는 제3 핀형 트랜지스터를 포함하고,
    상기 제1 일함수 금속막 내의 산소 농도는, 상기 제2 일함수 금속막 내의 산소 농도보다 낮고,
    상기 제1 일함수 금속막의 제1 두께와, 상기 제3 일함수 금속막의 제3 두께는 서로 다른 반도체 장치.
  20. 제1 핀형 트랜지스터와 제2 핀형 트랜지스터를 형성하기 위한 제1 영역과, 제3 핀형 트랜지스터와 제4 핀형 트랜지스터를 형성하기 위한 제2 영역과, 제5 핀형 트랜지스터와 제6 핀형 트랜지스터를 형성하기 위한 제3 영역을 정의하고,
    제1 도전막을 상기 제1 영역 및 상기 제3 영역 상에 형성하되, 상기 제2 영역 상에는 비형성하고,
    제2 도전막을 상기 제1 영역 내지 상기 제3 영역 상에 형성하고,
    상기 제1 영역에 적층된 상기 제1 도전막 및 상기 제2 도전막을 제거하고,
    제3 도전막을 상기 제1 영역 내지 상기 제3 영역에 형성하여, 상기 제1 영역에서 제1 일함수 금속막은 상기 제3 도전막을 포함하고, 상기 제2 영역에서 제2 일함수 금속막은 상기 제2 도전막 및 상기 제3 도전막을 포함하고, 상기 제3 영역에서 제3 일함수 금속막은 상기 제1 도전막 내지 상기 제3 도전막을 포함하고, 상기 제1 도전막 내지 상기 제3 도전막은 동일한 도전형의 일함수 조절막인 반도체 장치의 제조 방법.
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