KR20150086739A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

대칭형 트랜지스터에 대비하여 Vd-Id 특성에서 선형(linear) 성분을 개선할 수 있는 비대칭형 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상에 형성되는 게이트 구조체, 상기 게이트 구조체의 일측에 형성되고, 상기 게이트 구조체의 타측에 비형성되고, 제1 형 불순물이 도핑된 소오스/드레인 확장 영역, 상기 게이트 구조체의 일측에 형성되고, 상기 게이트 구조체의 타측에 비형성되고, 상기 제1 형 불순물과 다른 제2 형 불순물이 도핑된 할로 영역, 상기 게이트 구조체의 일측에 형성되고, 상기 제1 형 불순물이 도핑된 제1 소오스/드레인 영역, 및 상기 게이트 구조체의 타측에 형성되고, 상기 제1 형 불순물이 도핑된 제2 소오스/드레인 영역을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. MOS 트랜지스터의 크기가 감소함에 따라, MOS 트랜지스터의 소비 전력은 감소되고, 이에 따라 MOS 트랜지스터의 밀도를 증가시킬 수 있었다.
또한, 일반적으로 제조되는 대칭형(symmetry) 트랜지스터뿐만 아니라, 특별한 성능이 요구되는 트랜지스터의 성능을 만족시키기 위해 비대칭형(asymmetry) 트랜지스터에 대한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 대칭형 트랜지스터에 대비하여 Vd-Id 특성에서 선형(linear) 성분을 개선할 수 있는 비대칭형 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 대칭형 트랜지스터와 Vd-Id 특성에서 선형 성분을 개선할 수 있는 비대칭형 트랜지스터를 제조할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에 형성되는 게이트 구조체, 상기 게이트 구조체의 일측에 형성되고, 상기 게이트 구조체의 타측에 비형성되고, 제1 형 불순물이 도핑된 소오스/드레인 확장 영역, 상기 게이트 구조체의 일측에 형성되고, 상기 게이트 구조체의 타측에 비형성되고, 상기 제1 형 불순물과 다른 제2 형 불순물이 도핑된 할로 영역, 상기 게이트 구조체의 일측에 형성되고, 상기 제1 형 불순물이 도핑된 제1 소오스/드레인 영역, 및 상기 게이트 구조체의 타측에 형성되고, 상기 제1 형 불순물이 도핑된 제2 소오스/드레인 영역을 포함한다.
상기 제1 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제1 농도이고, 상기 제2 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제2 농도이고, 상기 소오스/드레인 확장 영역의 상기 제1 형 불순물의 농도는 제3 농도이고, 상기 제1 농도는 상기 제2 농도와 실질적으로 동일하고, 상기 제3 농도는 상기 제1 농도보다 작다.
상기 기판의 상면으로부터 상기 제1 소오스/드레인 영역의 최하면까지의 깊이는 상기 기판의 상면으로부터 상기 제2 소오스/드레인 영역의 최하면까지의 깊이와 실질적으로 동일하다.
상기 제1 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제1 농도이고, 상기 제2 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제2 농도이고, 상기 소오스/드레인 확장 영역의 상기 제1 형 불순물의 농도는 제3 농도이고, 상기 제1 농도와 상기 제2 농도와 상기 제3 농도는 서로 다르다.
상기 제1 농도는 상기 제2 농도보다 크고, 상기 제2 농도는 상기 제3 농도보다 크다.
상기 기판의 상면으로부터 상기 제2 소오스/드레인 영역의 최하면까지의 깊이는 상기 기판의 상면으로부터 상기 제1 소오스/드레인 영역의 최하면까지의 깊이보다 깊다.
상기 게이트 구조체는 게이트 전극과 상기 게이트 전극의 일측면과 타측면에 각각 형성되는 게이트 스페이서를 포함하고, 상기 게이트 전극의 일측면에 형성되는 상기 게이트 스페이서와 상기 게이트 전극의 타측면에 형성되는 게이트 스페이서의 두께는 동일하다.
상기 기판 내에, 상기 게이트 구조체의 일측과 타측에 각각 형성되는 제1 리세스와 제2 리세스를 더 포함하고, 상기 제1 소오스/드레인 영역 및 상기 제2 소오스/드레인 영역은 각각 상기 제1 리세스 및 상기 제2 리세스 내에 형성된다.
상기 기판 상에, 트렌치를 포함하는 층간 절연막을 더 포함하고, 상기 게이트 구조체는 게이트 절연막 및 게이트 전극을 포함하고, 상기 게이트 절연막은 트렌치의 측면 및 바닥면을 따라서 형성된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에 형성되는 제1 게이트 구조체 및 제2 게이트 구조체, 상기 제1 게이트 구조체의 일측에 형성되고, 상기 제1 게이트 구조체의 타측에 비형성되고, 제1 형 불순물이 도핑된 제1 소오스/드레인 확장 영역, 상기 제1 게이트 구조체의 일측에 형성되고, 상기 제1 게이트 구조체의 타측에 비형성되고, 상기 제1 형 불순물과 다른 제2 형 불순물이 도핑된 제1 할로 영역, 상기 제1 게이트 구조체의 일측에 형성되고, 상기 제1 형 불순물이 도핑된 제1 소오스/드레인 영역, 상기 제1 게이트 구조체의 타측에 형성되고, 상기 제1 형 불순물이 도핑된 제2 소오스/드레인 영역, 상기 제2 게이트 구조체의 양측에 형성되고, 상기 제1 형 불순물이 도핑된 제2 소오스/드레인 확장 영역, 상기 제2 게이트 구조체의 양측에 형성되고, 상기 제2 형 불순물이 도핑된 제2 할로 영역, 및 상기 제2 게이트 구조체의 양측에 형성되고, 상기 제1 형 불순물이 도핑된 제3 소오스/드레인 영역을 포함한다.
상기 제1 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제1 농도이고, 상기 제2 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제2 농도이고, 상기 제3 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제3 농도이고, 상기 제1 농도와 상기 제2 농도와 상기 제3 농도는 실질적으로 동일하다.
상기 기판의 상면으로부터 상기 제1 소오스/드레인 영역의 최하면까지의 깊이와, 상기 기판의 상면으로부터 상기 제2 소오스/드레인 영역의 최하면까지의 깊이와, 상기 기판의 상면으로부터 상기 제3 소오스/드레인 영역의 최하면까지의 깊이는 실질적으로 동일하다.
상기 제1 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제1 농도이고, 상기 제2 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제2 농도이고, 상기 제3 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제3 농도이고, 상기 제1 농도와 상기 제3 농도는 실질적으로 동일하고, 상기 제1 농도는 상기 제2 농도와 다르다.
상기 제1 농도는 상기 제2 농도보다 크다.
상기 기판의 상면으로부터 상기 제1 소오스/드레인 영역의 최하면까지의 깊이는 상기 기판의 상면으로부터 상기 제3 소오스/드레인 영역의 최하면까지의 깊이와 실질적으로 동일하고, 상기 기판의 상면으로부터 상기 제2 소오스/드레인 영역의 최하면까지의 깊이는 상기 기판의 상면으로부터 상기 제1 소오스/드레인 영역의 최하면까지의 깊이보다 깊다.
상기 제1 소오스/드레인 확장 영역과 상기 제1 게이트 구조체가 오버랩되는 폭은 상기 제2 소오스/드레인 확장 영역과 상기 제2 게이트 구조체가 오버랩되는 폭과 실질적으로 동일하다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판의 제1 영역 상에 제1 게이트 전극을 형성하고, 상기 기판의 제2 영역 상에 제2 게이트 전극을 형성하고, 상기 제1 게이트 전극의 일부와 상기 제1 게이트 전극의 일측의 기판을 덮는 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴을 마스크로 이용하여, 상기 제1 게이트 전극의 타측에 제1 할로 영역 및 제1 소오스/드레인 확장 영역을 형성하고, 상기 제1 마스크 패턴을 마스크로 이용하여, 상기 제2 게이트 전극의 양측에 제2 할로 영역 및 제2 소오스/드레인 확장 영역을 형성하고, 상기 제1 마스크 패턴을 제거하고, 상기 제1 게이트 전극의 일측에 제1 소오스/드레인 영역을 형성하고, 상기 제1 게이트 전극의 타측에 제2 소오스/드레인 영역을 형성하고, 상기 제2 게이트 전극의 양측에 제3 소오스/드레인 영역을 형성하는 것을 포함한다.
상기 제1 마스크 패턴은 상기 제2 영역 및 상기 제1 게이트 전극의 타측의 기판 상에 비형성된다.
상기 제1 내지 제3 소오스/드레인 영역을 형성하는 것은 상기 제1 마스크 패턴을 제거한 후, 상기 제1 내지 제3 소오스/드레인 영역을 동시에 형성하는 것을 포함한다.
상기 제1 내지 제3 소오스/드레인 영역을 형성하는 것은 상기 제1 마스크 패턴을 제거한 후, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 측면에 각각 제1 게이트 스페이서 및 제2 게이트 스페이서를 형성하고, 상기 제1 게이트 전극의 일부와 상기 제1 게이트 전극의 일측의 기판을 덮는 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 마스크로 이용하여, 상기 제2 소오스/드레인 영역 및 상기 제3 소오스/드레인 영역을 동시에 형성하고, 상기 제2 마스크 패턴을 제거한 후, 상기 제1 소오스/드레인 영역을 형성하는 것을 포함한다.
상기 제2 마스크 패턴을 제거하는 것과 상기 제1 소오스/드레인 영역을 형성하는 것 사이에, 상기 제2 소오스/드레인 영역 및 상기 제3 소오스/드레인 영역을 덮는 제3 마스크 패턴을 형성하는 것을 더 포함한다.
상기 제1 할로 영역과 제2 할로 영역은 동시에 형성되고, 제1 소오스/드레인 확장 영역과 제2 소오스/드레인 확장 영역은 동시에 형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 6은 도 5의 A - A를 따라 절단한 단면도이다.
도 7은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 10 및 도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
도 12 내지 도 14는 본 발명의 제6 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 중간단계 도면들이다.
도 15 및 도 16은 본 발명의 제7 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 게이트 구조체(110), 제1 소오스/드레인 확장 영역(120), 제1 할로 영역(130), 제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150) 등을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
소자 분리막(103)은 기판(100) 내에 형성된다. 소자 분리막(103)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있다지만, 이에 제한되는 것은 아니다.
소자 분리막(103)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 하나를 포함할 수 있다.
제1 게이트 구조체(110)는 기판(100) 상에 형성된다. 제1 게이트 구조체(110)는 제1 게이트 절연막(112)과, 제1 게이트 전극(114)과 제1 게이트 스페이서(116)를 포함한다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 게이트 절연막(112) 및 제1 게이트 전극(114)은 층상 형태로 기판(100) 상에 순차적으로 적층되어 있다. 제1 게이트 스페이서(116)는 제1 게이트 전극(114)의 양측면 상에 형성된다.
제1 게이트 절연막(112)은 예를 들어, 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 유전막, 이들의 조합물 또는 이들이 차례로 적층된 적층막일 수 있다. 고유전율 유전막은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
제1 게이트 절연막(112)이 고유전율 유전체를 포함할 경우, 제1 게이트 절연막(112)과 제1 게이트 전극(114) 사이에 배리어막이 더 형성될 수 있다. 배리어막은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(114)은 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄(Al) 및 이들의 조합 중 하나를 포함할 수 있다.
도 1에는 도시하지 않았지만, 제1 게이트 전극(114) 상에 게이트 하드마스크가 더 형성될 수 있다. 게이트 하드마스크는 예를 들어, 질화막, 산화막 및 이들의 조합을 포함할 수 있다.
제1 게이트 스페이서(116)는 예를 들어, 실리콘 질화막, 실리콘 산질화막, 실리콘 산화막, 실리콘 탄산질화막(SiOCN)을 포함할 수 있다. 제1 게이트 스페이서(116)는 단일층으로 형성되는 것으로 도시되어 있으나, 이에 제한되지 않고, 다중층으로 형성될 수 있음은 물론이다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 게이트 전극(114)의 일측면 상에 형성되는 제1 게이트 스페이서(116)의 두께와 제1 게이트 전극(114)의 타측면 상에 형성되는 제1 게이트 스페이서(116)의 두께는 w로 동일하다. 예를 들어, 제1 게이트 전극(114)의 일측면 상에 형성되는 제1 게이트 스페이서(116)와 제1 게이트 전극(114)의 타측면 상에 형성되는 제1 게이트 스페이서(116)는 동일한 제조 공정을 통해 형성될 수 있다.
제1 소오스/드레인 확장 영역(120)은 제1 게이트 구조체(110)의 일측에 형성되지만, 제1 게이트 구조체(110)의 타측에는 형성되지 않는다. 즉, 제1 게이트 구조체(110)를 중심으로, 제1 소오스/드레인 확장 영역(120)은 기판(100) 내에 비대칭적으로 형성된다.
제1 소오스/드레인 확장 영역(120)의 일부는 제1 게이트 구조체(110) 예를 들어, 제1 게이트 스페이서(116)와 오버랩될 수 있다.
제1 소오스/드레인 확장 영역(120)은 도핑된 제1 형 불순물을 포함한다. 예를 들어, 기판(100) 상에 형성되는 트랜지스터가 pFET인 경우, 제1 소오스/드레인 확장 영역(120)은 p형 불순물을 포함하고, 예를 들어, 붕소(B) 등을 포함할 수 있다. 기판(100) 상에 형성되는 트랜지스터가 nFET인 경우, 제1 소오스/드레인 확장 영역(120)은 n형 불순물을 포함하고, 예를 들어, 인(P), 비소(As) 또는 안티몬(Sb) 등을 포함할 수 있다.
제1 할로 영역(halo region)(130)은 제1 게이트 구조체(110)의 일측에 형성되지만, 제1 게이트 구조체(110)의 타측에는 형성되지 않는다. 구체적으로, 제1 할로 영역(130)은 제1 소오스/드레인 확장 영역(120)이 형성된 제1 게이트 구조체(110)의 일측에만 형성된다.
즉, 제1 게이트 구조체(110)를 중심으로, 제1 할로 영역(130)은 기판(100) 내에 비대칭적으로 형성된다.
제1 할로 영역(130)은 제1 소오스/드레인 확장 영역(120)보다 더 깊게 형성된다. 제1 할로 영역(130)은 기판(100)의 두께 방향에 대해 일정한 각도로 틸팅되어 형성된다.
제1 할로 영역(130)은 도핑된 제2 형 불순물을 포함한다. 제1 할로 영역(130)에 도핑된 제2 형 불순물은 제1 소오스/드레인 확장 영역(120)에 도핑된 제1 형 불순물과 다른 타입의 불순물이다. 예를 들어, 기판(100) 상에 형성되는 트랜지스터가 pFET인 경우, 제1 할로 영역(130)은 n형 불순물을 포함하고, 예를 들어, 인(P), 비소(As) 또는 안티몬(Sb) 등을 포함할 수 있다. 기판(100) 상에 형성되는 트랜지스터가 nFET인 경우, 제1 할로 영역(130)은 p형 불순물을 포함하고, 예를 들어, 붕소(B) 등을 포함할 수 있다.
제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150)은 각각 제1 게이트 구조체(110)의 일측과 타측에 형성된다. 구체적으로, 제1 소오스/드레인 영역(140)은 제1 소오스/드레인 확장 영역(120) 및 제1 할로 영역(130)이 형성된 제1 게이트 구조체(110)의 일측에 형성되고, 제2 소오스/드레인 영역(150)은 제1 소오스/드레인 확장 영역(120) 및 제1 할로 영역(130)이 형성되지 않은 제1 게이트 구조체(110)의 타측에 형성된다.
제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150)은 제1 소오스/드레인 확장 영역(120)보다 더 깊은 위치까지 형성된다. 즉, 기판(100)의 상면을 기준으로, 제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150)의 각각의 최하면은 제1 소오스/드레인 확장 영역(120)의 최하면보다 더 깊게 위치한다.
반면에, 제1 소오스/드레인 확장 영역(120)은 제1 소오스/드레인 영역(140)보다 제1 게이트 전극(114)에 측면 방향으로 더 근접한다.
제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150)은 도핑된 제1 형 불순물을 포함한다. 트랜지스터가 pFET인 경우, 제1 소오스/드레인 영역(140)은 p형 불순물을 포함하고, 트랜지스터가 nFET인 경우, 제1 소오스/드레인 영역(140)은 n형 불순물을 포함한다. 제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물은 제1 소오스/드레인 확장 영역(120)에 도핑된 제1 형 불순물과 동일한 물질일 수 있지만, 이에 제한되는 것은 아니다.
도 1에서, 제1 게이트 구조체(110)의 일측에, 기판(100) 내에는, 제1 소오스/드레인 확장 영역(120)과 제1 할로 영역(130)과 제1 소오스/드레인 영역(140)이 형성된다. 하지만, 제1 게이트 구조체(110)의 타측에, 기판(100) 내에는, 소오스/드레인 확장 영역 및 할로 영역 없이 제2 소오스/드레인 영역(150)만이 형성된다. 결과적으로, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 비대칭형 트랜지스터를 포함한다.
도 1에서, 제1 소오스/드레인 영역(140)이 형성된 깊이, 즉, 기판(100)의 상면으로부터 제1 소오스/드레인 영역(140)의 최하면까지의 깊이는 제1 깊이(d1)이다. 또한, 제2 소오스/드레인 영역(150)이 형성된 깊이는 제2 깊이(d2)이다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 소오스/드레인 영역(140)이 형성된 깊이(d1)은 제2 소오스/드레인 영역(150)이 형성된 깊이(d2)와 실질적으로 동일하다.
덧붙여, 제1 소오스/드레인 확장 영역(120)과, 제1 소오스/드레인 영역(140)과, 제2 소오스/드레인 영역(150)은 도핑된 제1 형 불순물을 포함한다. 제1 소오스/드레인 영역(140)에 도핑된 제1 형 불순물의 농도는 제1 농도이고, 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물의 농도는 제2 농도이고, 제1 소오스/드레인 확장 영역(120)에 도핑된 제1 형 불순물의 농도는 제3 농도이다. 제1 농도 및 제2 농도는 각각 제3 농도보다 크다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 소오스/드레인 영역(140)에 도핑된 제1 형 불순물의 제1 농도는 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물의 제2 농도와 실질적으로 동일하다.
상술한 내용을 정리하면, 제1 소오스/드레인 영역(140)이 형성된 깊이(d1)은 제2 소오스/드레인 영역(150)이 형성된 깊이(d2)와 실질적으로 동일하고, 제1 소오스/드레인 영역(140)에 도핑된 제1 형 불순물의 제1 농도는 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물의 제2 농도와 실질적으로 동일하다.
본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 게이트 구조체(110)의 일측에만 제1 소오스/드레인 확장 영역(120) 및 제1 할로 영역(130)이 형성되는 비대칭형 트랜지스터를 포함한다. 하지만, 제1 게이트 구조체(110)의 양측에 각각 형성되는 제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150)은 대칭적으로 기판(100) 내에 형성된다.
도 2를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의를 위해, 본 실시예는 전술한 제1 실시예와 다른 점을 중심으로 설명한다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2를 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 제1 리세스(145)와, 제2 리세스(155)와, 제1 반도체 패턴(142)과, 제2 반도체 패턴(152)을 더 포함한다.
제1 리세스(145) 및 제2 리세스(155)는 각각 제1 게이트 구조체(110)의 일측과 타측에 형성된다. 제1 리세스(145) 및 제2 리세스(155)는 기판(100) 내에 형성된다. 예를 들어, 제1 리세스(145)는 제1 할로 영역(130) 및 제1 소오스/드레인 확장 영역(120)이 형성된 제1 게이트 구조체(110)의 일측에 형성되고, 제2 리세스(155)는 제1 할로 영역(130) 및 제1 소오스/드레인 확장 영역(120)이 형성되지 않은 제1 게이트 구조체(110)의 타측에 형성된다.
도 2에서, 제1 리세스(145) 및 제2 리세스(155)는 사각형 모양의 단면을 갖는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 리세스(145) 및 제2 리세스(155)는 시그마 모양의 단면 또는 다른 모양의 단면을 가질 수 있음은 물론이다.
제1 반도체 패턴(142) 및 제2 반도체 패턴(152)은 각각 제1 리세스(145) 및 제2 리세스(155) 내에 형성된다. 제1 리세스(145) 내에 형성되는 제1 반도체 패턴(142)은 제1 소오스/드레인 영역(140)이 되고, 제2 리세스(155) 내에 형성되는 제2 반도체 패턴(152)은 제2 소오스/드레인 영역(150)이 된다.
제1 리세스(145) 내에 형성되는 제1 반도체 패턴(142)은 제1 소오스/드레인 확장 영역(120) 및 제1 할로 영역(130)에 접하여 형성될 수 있다. 하지만, 제2 리세스(155) 내에 형성되는 제2 반도체 패턴(152)은 소오스/드레인 확장 영역 및 할로 영역과 접하지 않고, 단지 기판(100)하고 접하여 형성된다.
반도체 장치(2)가 pFET인 경우, 제1 반도체 패턴(142) 및 제2 반도체 패턴(152)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 게이트 구조체(110) 하부에 위치하는 기판(100)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 장치(2)가 nFET인 경우, 제1 반도체 패턴(142) 및 제2 반도체 패턴(152)은 기판(100)과 동일한 물질 또는 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(142) 및 제2 반도체 패턴(152)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
제1 반도체 패턴(142) 및 제2 반도체 패턴(152)은 예를 들어, 에피택셜막(epitaxial layer)일 수 있다. 또한, 제1 반도체 패턴(142) 및 제2 반도체 패턴(152)은 도핑된 제1 형 불순물을 포함한다.
도 2에서, 제1 반도체 패턴(142) 및 제2 반도체 패턴(152)의 각각의 상면은 기판(100)의 상면과 동일 평면에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 반도체 패턴(142) 및 제2 반도체 패턴(152)은 각각 기판(100)의 상면 위로 돌출되어 형성될 수 있음을 물론이다.
도 3을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의를 위해, 본 실시예는 전술한 제1 실시예와 다른 점을 중심으로 설명한다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)은 트렌치(165)를 포함하는 층간 절연막(160)을 더 포함한다.
층간 절연막(160)은 기판(100)의 상면을 노출시키는 트렌치(165)를 포함한다. 트렌치(165)는 제1 게이트 스페이서(116)를 측면으로 하고, 기판(100)의 상면을 바닥면으로 할 수 있다.
층간 절연막(160)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 제3 실시예에 따른 반도체 장치에서, 제1 게이트 절연막(112)은 트렌치(165)의 측면 및 바닥면을 따라서 컨포말하게(conformally) 형성된다.
또한, 본 발명의 제3 실시예에 따른 반도체 장치에서, 제1 게이트 전극(114)은 리플레이스먼트(replacement) 공정을 통해서, 제1 게이트 절연막(112)이 형성된 트렌치(165)를 채울 수 있다. 제1 게이트 전극(114)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(114)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다.
제1 금속층(MG1)과 제2 금속층(MG2)를 포함하는 제1 게이트 전극(114)의 상면과, 층간 절연막(160)의 상면은 동일 평면 상에 놓여있을 수 있다.
도 4를 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의를 위해, 본 실시예는 전술한 제1 실시예와 다른 점을 중심으로 설명한다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4를 참고하면, 제1 소오스/드레인 영역(140)이 형성된 깊이, 즉, 기판(100)의 상면으로부터 제1 소오스/드레인 영역(140)의 최하면까지의 깊이는 제1 깊이(d1)이다. 또한, 제2 소오스/드레인 영역(150)이 형성된 깊이는 제2 깊이(d2)이다. 제2 소오스/드레인 영역(150)이 형성된 깊이(d2)는 제1 소오스/드레인 영역(140)이 형성된 깊이(d1)보다 깊다.
구체적으로, 제1 할로 영역(130) 및 제1 소오스/드레인 확장 영역(120)이 배치된 제1 게이트 구조체(110)의 일측에 형성된 제1 소오스/드레인 영역(140)은 제1 할로 영역(130) 및 제1 소오스/드레인 확장 영역(120)이 배치되지 않은 제1 게이트 구조체(110)의 타측에 형성된 제2 소오스/드레인 영역(150)보다 얕게 형성된다.
덧붙여, 제1 소오스/드레인 영역(140)에 도핑된 제1 형 불순물의 농도는 제1 농도이고, 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물의 농도는 제2 농도이고, 제1 소오스/드레인 확장 영역(120)에 도핑된 제1 형 불순물의 농도는 제3 농도이다.
제1 농도와, 제2 농도와, 제3 농도는 각각 서로 다르다. 구체적으로, 제1 소오스/드레인 확장 영역(120)에 도핑된 제1 형 불순물의 제3 농도는 제1 소오스/드레인 영역(140)에 도핑된 제1 형 불순물의 제1 농도와 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물의 제2 농도보다 작다.
본 발명의 제4 실시예에 따른 반도체 장치에서, 제1 소오스/드레인 영역(140)에 도핑된 제1 형 불순물의 제1 농도는 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물의 제2 농도보다 크다.
결과적으로, 제2 소오스/드레인 영역(150)은 제1 소오스/드레인 영역(140)보다 낮은 농도의 제1 형 불순물을 포함하지만, 제2 소오스/드레인 영역(150)은 제1 소오스/드레인 영역(140)보다 더 깊게 형성된다.
본 발명의 제4 실시예에 따른 반도체 장치(4)는 제1 게이트 구조체(110)의 일측에만 제1 소오스/드레인 확장 영역(120) 및 제1 할로 영역(130)이 형성되는 비대칭형 트랜지스터를 포함한다. 더불어, 제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150)은 형성되는 깊이와 포함하는 제1 형 불순물의 농도가 서로 다르므로, 제1 게이트 구조체(110)의 양측에 각각 형성되는 제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150) 역시 기판(100) 내에 비대칭적으로 형성된다.
도 5 및 도 6을 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 도 1 내지 도 3을 통해 설명한 실시예들과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 6은 도 5의 A - A를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 5에서는 층간 절연막(160)을 도시하지 않았다.
도 5 및 도 6을 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는 핀형 액티브 패턴(105)을 더 포함한다.
핀형 액티브 패턴(105)은 기판(100)으로부터 돌출되어 있을 수 있다. 필드 절연막(104)은 핀형 액티브 패턴(105)의 측면 일부를 덮고 있기 때문에, 핀형 액티브 패턴(105)은 기판(100) 상에 형성된 필드 절연막(104) 위로 돌출되어 있을 수 있다.
핀형 액티브 패턴(105)은 제2 방향(Y)을 따라서 길게 연장될 수 있다. 핀형 액티브 패턴(105)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
핀형 액티브 패턴(105)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 액티브 패턴(105)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 핀형 액티브 패턴(105)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 핀형 액티브 패턴(105)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 제5 실시예에 따른 반도체 장치에서, 핀형 액티브 패턴(105)은 실리콘을 포함하는 것으로 설명한다.
제1 게이트 구조체(110)는 필드 절연막(104) 위로 돌출된 핀형 액티브 패턴(105) 상에 형성된다. 제1 게이트 구조체(110)는 제1 방향(X)을 따라서 길게 연장될 수 있고, 핀형 액티브 패턴(105)과 교차할 수 있다.
제1 게이트 절연막(112)은 트렌치(165)의 측면 및 바닥면을 따라서 형성된다. 트렌치(165)의 바닥면을 따라 형성되는 제1 게이트 절연막(112)은 필드 절연막(104) 및 핀형 액티브 패턴(105)의 프로파일을 따라 형성될 수 있다.
제1 소오스/드레인 확장 영역(120) 및 제1 할로 영역(130)은 제1 게이트 구조체(110)의 일측에 형성될 수 있다. 제1 소오스/드레인 확장 영역(120) 및 제1 할로 영역(130)은 핀형 액티브 패턴(105) 내에 형성된다.
제1 소오스/드레인 영역(140)은 제1 소오스/드레인 확장 영역(120) 및 제1 할로 영역(130)이 형성된 제1 게이트 구조체(110)의 일측에 형성된다. 제2 소오스/드레인 영역(150)은 제1 소오스/드레인 확장 영역(120) 및 제1 할로 영역(130)이 형성되지 않은 제1 게이트 구조체(110)의 타측에 형성된다.
제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150)은 핀형 액티브 패턴(105) 내에 형성된 제1 리세스(145) 및 제2 리세스(155) 내에 각각 형성된다. 즉, 제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150)은 핀형 액티브 패턴(105) 상에 형성된다.
제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150)은 다양한 형상일 수 있다. 예를 들어, 제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 5에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
도 7을 참조하여, 본 발명의 제6 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의성을 위해, 전술한 제1 실시예와 차이점을 중심으로 설명한다.
도 7은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 제1 게이트 구조체(110), 제2 게이트 구조체(210), 제1 소오스/드레인 확장 영역(120), 제2 소오스/드레인 확장 영역(220), 제1 할로 영역(130), 제2 할로 영역(230), 제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150), 제3 소오스/드레인 영역(240) 등을 포함한다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제1 게이트 구조체(110)는 기판(100)의 제2 영역(II) 상에 형성된다. 제1 게이트 구조체(110)는 제1 게이트 절연막(112)과, 제1 게이트 전극(114)과 제1 게이트 스페이서(116)를 포함한다.
제2 게이트 구조체(210)는 기판(100)의 제1 영역(I) 상에 형성된다. 제2 게이트 구조체(210)는 제2 게이트 절연막(212)과, 제2 게이트 전극(214)과 제2 게이트 스페이서(216)를 포함한다.
제2 게이트 절연막(212)은 예를 들어, 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 유전막, 이들의 조합물 또는 이들이 차례로 적층된 적층막일 수 있다. 제2 게이트 전극(214)은 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄(Al) 및 이들의 조합 중 하나를 포함할 수 있다. 제2 게이트 스페이서(216)는 예를 들어, 실리콘 질화막, 실리콘 산질화막, 실리콘 산화막, 실리콘 탄산질화막(SiOCN)을 포함할 수 있다.
본 발명의 제6 실시예에 따른 반도체 장치에서, 제1 게이트 전극(114)의 양측면 상에 각각 형성된 제1 게이트 스페이서(116)의 두께와 제2 게이트 전극(214)의 양측면 상에 각각 형성된 제2 게이트 스페이서(216)의 두께는 실질적으로 동일하다.
예를 들어, 제1 게이트 전극(114)의 양측면 상에 형성되는 제1 게이트 스페이서(116)와 제2 게이트 전극(214)의 양측면 상에 형성되는 제2 게이트 스페이서(216)는 동일한 제조 공정을 통해 형성될 수 있다.
제1 소오스/드레인 확장 영역(120)은 제1 게이트 구조체(110)의 일측에 형성되지만, 제1 게이트 구조체(110)의 타측에는 형성되지 않는다. 제1 게이트 구조체(110)를 중심으로, 제1 소오스/드레인 확장 영역(120)은 기판(100) 내에 비대칭적으로 형성된다. 제1 소오스/드레인 확장 영역(120)은 도핑된 제1 형 불순물을 포함한다.
제2 소오스/드레인 확장 영역(220)은 제2 게이트 구조체(210)의 양측에 형성된다. 즉, 제2 게이트 구조체(210)를 중심으로, 제2 소오스/드레인 확장 영역(220)은 기판(100) 내에 대칭적으로 형성된다. 제2 소오스/드레인 확장 영역(220)은 도핑된 제1 형 불순물을 포함한다.
본 발명의 제6 실시예에 따른 반도체 장치에서, 제1 소오스/드레인 확장 영역(120)이 제1 게이트 구조체(110)와 오버랩되는 폭은 제2 소오스/드레인 확장 영역(220)이 제2 게이트 구조체(210)와 오버랩되는 폭과 실질적으로 동일할 수 있다. 제1 소오스/드레인 확장 영역(120) 및 제2 소오스/드레인 확장 영역(220)은 동일 레벨에서 형성되기 때문에, 제1 소오스/드레인 확장 영역(120)이 제1 게이트 구조체(110)와 오버랩되는 폭과 제2 소오스/드레인 확장 영역(220)이 제2 게이트 구조체(210)와 오버랩되는 폭은 동일할 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
또한, 제1 소오스/드레인 확장 영역(120)에 도핑된 제1 형 불순물의 농도는 제2 소오스/드레인 확장 영역(220)에 도핑된 제1 형 불순물의 농도와 실질적으로 동일하다.
제1 할로 영역(130)은 제1 소오스/드레인 확장 영역(120)이 형성된 제1 게이트 구조체(110)의 일측에 형성되지만, 제1 게이트 구조체(110)의 타측에는 형성되지 않는다. 제1 게이트 구조체(110)를 중심으로, 제1 할로 영역(130)은 기판(100) 내에 비대칭적으로 형성된다. 제1 할로 영역(130)은 제1 소오스/드레인 확장 영역(120)에 도핑된 제1 형 불순물과 다른 타입의 제2 형 불순물을 포함한다.
제2 할로 영역(230)은 제2 게이트 구조체(210)의 양측에 형성된다. 즉, 제2 게이트 구조체(210)를 중심으로, 제2 할로 영역(230)은 기판(100) 내에 대칭적으로 형성된다. 제2 할로 영역(230)은 도핑된 제2 형 불순물을 포함한다.
제1 할로 영역(130)에 도핑된 제2 형 불순물의 농도는 제2 할로 영역(230)에 도핑된 제2 형 불순물의 농도와 실질적으로 동일하다.
제1 소오스/드레인 영역(140)은 제1 소오스/드레인 확장 영역(120) 및 제1 할로 영역(130)이 형성된 제1 게이트 구조체(110)의 일측에 형성된다.
제2 소오스/드레인 영역(150)은 제1 소오스/드레인 확장 영역(120) 및 제1 할로 영역(130)이 형성되지 않은 제1 게이트 구조체(110)의 타측에 형성된다.
제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150)은 도핑된 제1 형 불순물을 포함한다.
제3 소오스/드레인 영역(240)은 제2 게이트 구조체(210)의 양측에 형성된다. 즉, 제2 게이트 구조체(210)를 중심으로, 제3 소오스/드레인 영역(240)은 기판(100) 내에 대칭적으로 형성된다. 제3 소오스/드레인 영역(240)은 도핑된 제1 형 불순물을 포함한다.
도 7에서, 제1 게이트 구조체(110)의 일측에, 기판(100) 내에는, 제1 소오스/드레인 확장 영역(120)과 제1 할로 영역(130)과 제1 소오스/드레인 영역(140)이 형성된다. 하지만, 제1 게이트 구조체(110)의 타측에, 기판(100) 내에는, 소오스/드레인 확장 영역 및 할로 영역 없이 제2 소오스/드레인 영역(150)만이 형성된다. 즉, 기판(100)의 제2 영역(II)에 형성되는 트랜지스터는 비대칭형 트랜지스터일 수 있다.
하지만, 제2 게이트 구조체(210)의 양측에, 기판(100) 내에는 제2 소오스/드레인 확장 영역(220)과 제2 할로 영역(230)과 제3 소오스/드레인 영역(240)이 형성된다. 즉, 기판(100)의 제1 영역(I)에 형성되는 트랜지스터는 대칭형 트랜지스터일 수 있다.
결과적으로, 본 발명의 제6 실시예에 따른 반도체 장치(6)은 비대칭형 트랜지스터와 대칭형 트랜지스터를 모두 포함할 수 있다.
도 7에서, 제1 소오스/드레인 영역(140)이 형성된 깊이, 즉, 기판(100)의 상면으로부터 제1 소오스/드레인 영역(140)의 최하면까지의 깊이는 제1 깊이(d1)이다. 또한, 제2 소오스/드레인 영역(150)이 형성된 깊이는 제2 깊이(d2)이고, 제3 소오스/드레인 영역(240)이 형성된 깊이는 제3 깊이(d3)이다.
본 발명의 제6 실시예에 따른 반도체 장치에서, 제1 소오스/드레인 영역(140)이 형성된 깊이(d1)와, 제2 소오스/드레인 영역(150)이 형성된 깊이(d2)와, 제3 소오스/드레인 영역(240)이 형성된 깊이(d3)은 실질적으로 동일하다.
덧붙여, 제1 소오스/드레인 확장 영역(120)과, 제1 소오스/드레인 영역(140)과, 제2 소오스/드레인 영역(150)과, 제3 소오스/드레인 영역(240)은 도핑된 제1 형 불순물을 포함한다. 제1 소오스/드레인 영역(140)에 도핑된 제1 형 불순물의 농도는 제1 농도이고, 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물의 농도는 제2 농도이고, 제1 소오스/드레인 확장 영역(120)에 도핑된 제1 형 불순물의 농도는 제3 농도이고, 제3 소오스/드레인 영역(240)에 도핑된 제1 형 불순물의 농도는 제4 농도이다. 제1 농도와, 제2 농도와, 제4 농도는 각각 제3 농도보다 크다.
본 발명의 제6 실시예에 따른 반도체 장치에서, 제1 소오스/드레인 영역(140)에 도핑된 제1 형 불순물의 제1 농도와, 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물의 제2 농도와, 제3 소오스/드레인 영역(240)에 도핑된 제1 형 불순물의 제4 농도는 실질적으로 동일하다.
상술한 내용을 정리하면, 제1 소오스/드레인 영역(140)이 형성된 깊이(d1)와, 제2 소오스/드레인 영역(150)이 형성된 깊이(d2)와, 제3 소오스/드레인 영역(240)이 형성된 깊이(d3)는 실질적으로 동일하다. 또한, 제1 소오스/드레인 영역(140)에 도핑된 제1 형 불순물의 제1 농도와, 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물의 제2 농도와, 제3 소오스/드레인 영역(240)에 도핑된 제1 형 불순물의 제4 농도 실질적으로 동일하다.
즉, 기판(100)의 제2 영역(II)에 형성되는 트랜지스터는 비대칭형 트랜지스터이지만, 제1 게이트 구조체(110)의 양측에 각각 형성되는 제1 소오스/드레인 영역(140) 및 제2 소오스/드레인 영역(150)은 대칭적으로 기판(100) 내에 형성된다.
도 8을 참조하여, 본 발명의 제7 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의성을 위해, 전술한 제6 실시예와 차이점을 중심으로 설명한다.
도 8은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8을 참고하면, 제1 소오스/드레인 영역(140)이 형성된 깊이, 즉, 기판(100)의 상면으로부터 제1 소오스/드레인 영역(140)의 최하면까지의 깊이는 제1 깊이(d1)이다. 또한, 제2 소오스/드레인 영역(150)이 형성된 깊이는 제2 깊이(d2)이고, 제3 소오스/드레인 영역(240)이 형성된 깊이는 제3 깊이(d3)이다.
본 발명의 제7 실시예에 따른 반도체 장치에서, 제2 소오스/드레인 영역(150)이 형성된 깊이(d2)는 제1 소오스/드레인 영역(140)이 형성된 깊이(d1)보다 깊다. 또한, 제1 소오스/드레인 영역(140)이 형성된 깊이(d1)는 제3 소오스/드레인 영역(240)이 형성된 깊이(d3)와 실질적으로 동일하다.
구체적으로, 제1 할로 영역(130) 및 제1 소오스/드레인 확장 영역(120)이 배치된 제1 게이트 구조체(110)의 일측에 형성된 제1 소오스/드레인 영역(140)은 제1 할로 영역(130) 및 제1 소오스/드레인 확장 영역(120)이 배치되지 않은 제1 게이트 구조체(110)의 타측에 형성된 제2 소오스/드레인 영역(150)보다 얕게 형성된다.
하지만, 제1 할로 영역(130) 및 제1 소오스/드레인 확장 영역(120)이 배치된 제1 게이트 구조체(110)의 일측에 형성된 제1 소오스/드레인 영역(140)은 제2 할로 영역(230) 및 제2 소오스/드레인 확장 영역(220)이 배치된 제2 게이트 구조체(210)의 양측에 형성된 제3 소오스/드레인 영역(240)과 실질적으로 동일한 깊이를 가지고 형성된다. 즉, 할로 영역 및 소오스/드레인 확장 영역이 배치된 부분에 형성되는 소오스/드레인 영역은 동일한 깊이를 가지고 형성된다.
제1 소오스/드레인 영역(140)에 도핑된 제1 형 불순물의 농도는 제1 농도이고, 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물의 농도는 제2 농도이고, 제1 소오스/드레인 확장 영역(120)에 도핑된 제1 형 불순물의 농도는 제3 농도이고, 제3 소오스/드레인 영역(240)에 도핑된 제1 형 불순물의 농도는 제4 농도이다.
제1 농도는 제4 농도와 실질적으로 동일하고, 제2 농도 및 제3 농도와 서로 다르다. 구체적으로, 제1 소오스/드레인 확장 영역(120)에 도핑된 제1 형 불순물의 제3 농도는 제1 소오스/드레인 영역(140)에 도핑된 제1 형 불순물의 제1 농도와 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물의 제2 농도보다 작다.
본 발명의 제7 실시예에 따른 반도체 장치에서, 제1 소오스/드레인 영역(140)에 도핑된 제1 형 불순물의 제1 농도와 제3 소오스/드레인 영역(240)에 도핑된 제1 형 불순물의 제4 농도는 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물의 제2 농도보다 크다.
도 7, 도 12 내지 도 14를 참조하여, 본 발명의 제6 실시예에 따른 반도체 장치를 제조하는 방법에 대해서 설명한다.
도 12 내지 도 14는 본 발명의 제6 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 중간단계 도면들이다.
도 12를 참고하면, 기판(100)의 제2 영역(II) 상에 제1 게이트 절연막(112)과 제1 게이트 전극(114)을 형성한다. 기판(100)의 제1 영역(I) 상에 제2 게이트 절연막(212)과 제2 게이트 전극(214)을 형성한다.
제1 게이트 전극(114)은 제1 게이트 절연막(112) 상에 형성되고, 제2 게이트 전극(214)은 제2 게이트 절연막(212) 상에 형성된다.
제1 게이트 절연막(112) 및 제2 게이트 절연막(212)은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(114) 및 제2 게이트 전극(214)은 예를 들어, 스퍼터링(sputtering), 물리적 기상 증착법, 화학 기상 증착법, 플라즈마 증착법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 13을 참고하면, 기판(100)의 제2 영역(II)에, 제1 게이트 전극(114)의 일부와 제1 게이트 전극(114)의 타측의 기판(100)을 덮는 제1 마스크 패턴(20)을 형성한다.
구체적으로, 제1 마스크 패턴(20)은 기판(100)의 제1 영역(I) 상에 형성되지 않아, 제2 게이트 전극(214)을 덮지 않는다. 또한, 제1 마스크 패턴(20)은 기판(100)의 제2 영역(II) 중 일부, 즉, 제1 게이트 전극(114)의 일부와 제1 게이트 전극(114)의 타측의 기판(100) 상에 형성되므로, 제1 게이트 전극(114)의 나머지와 제1 게이트 전극(114)의 일측의 기판(100) 상에는 형성되지 않는다.
제1 마스크 패턴(20)은 예를 들어, 감광막 패턴일 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제1 마스크 패턴(20)을 마스크로 이용하여, 제1 게이트 전극(114)의 일측에, 기판(100) 내에, 제1 소오스/드레인 확장 영역(120)을 형성한다. 제1 게이트 전극(114)의 타측은 제1 마스크 패턴(20)에 의해 덮여 있으므로, 소오스/드레인 확장 영역이 형성되지 않는다.
또한, 제1 마스크 패턴(20)을 마스크로 이용하여, 제2 게이트 전극(214)의 양측에, 기판(100) 내에, 제2 소오스/드레인 확장 영역(220)을 형성한다.
예를 들어, 제1 소오스/드레인 확장 영역(120) 및 제2 소오스/드레인 확장 영역(220)은 동일한 제조 공정을 통해, 동시에 형성될 수 있지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인 확장 영역(120) 및 제2 소오스/드레인 확장 영역(220)은 예를 들어, 이온 임플란트(ion implantation) 공정 등을 이용하여 형성될 수 있다.
이어서, 제1 마스크 패턴(20)을 마스크로 이용하여, 제1 게이트 전극(114)의 일측에, 기판(100) 내에, 제1 할로 영역(130)을 형성한다. 제1 마스크 패턴(20)에 의해 덮여있는 제1 게이트 전극(114)의 타측에는 할로 영역이 형성되지 않는다. .
또한, 제1 마스크 패턴(20)을 마스크로 이용하여, 제2 게이트 전극(214)의 양측에, 기판(100) 내에 제2 할로 영역(230)을 형성한다.
예를 들어, 제1 할로 영역(130) 및 제2 할로 영역(230)은 동일한 제조 공정을 통해 형성될 수 있다.
제1 할로 영역(130) 및 제2 할로 영역(230)은 예를 들어, 경사진 이온 임플란트(ion implantation) 공정 등을 이용하여 형성될 수 있다.
이어서, 제1 게이트 전극(114)의 일부와 제1 게이트 전극(114)의 타측의 기판(100)을 덮는 제1 마스크 패턴(20)을 제거한다.
도 14를 참고하면, 제1 게이트 전극(114)의 측면 및 제2 게이트 전극(214)의 측면에 제1 게이트 스페이서(116) 및 제2 게이트 스페이서(216)를 각각 형성한다.
구체적으로, 기판(100)의 상면과, 제1 게이트 전극(114)과, 제2 게이트 전극(214)을 컨포말하게 덮는 스페이서막을 형성한다. 스페이서막은 예를 들어, 실리콘 질화막, 실리콘 산질화막, 실리콘 산화막, 실리콘 탄산질화막(SiOCN)을 포함할 수 있다. 스페이서막은 예를 들어, 화학적 기상 증착법 등을 이용하여 형성될 수 있다.
이어서, 스페이서막을 비등방성 식각(anisotropic etching)하여, 제1 게이트 전극(114)의 측면 및 제2 게이트 전극(214)의 측면에 각각 제1 게이트 스페이서(116) 및 제2 게이트 스페이서(216)를 형성한다.
이를 통해, 기판(100)의 제2 영역(II) 상에는 제1 게이트 구조체(110)가 형성되고, 기판(100)의 제1 영역(I) 상에는 제2 게이트 구조체(210)가 형성된다.
도 7을 참고하여, 제1 게이트 구조체(110) 및 제2 게이트 구조체(210)를 마스크로 이용하여, 제1 게이트 구조체(110)의 일측에 제1 소오스/드레인 영역(140)을 형성하고, 제1 게이트 구조체(110)의 타측에 제2 소오스/드레인 영역(150)을 형성하고, 제2 게이트 구조체(210)의 양측에 제3 소오스/드레인 영역(240)을 형성한다.
본 발명의 실시예에 따른 반도체 장치 제조 방법에서, 제1 내지 제3 소오스/드레인 영역(140, 150, 240)은 동시에 형성될 수 있다.
따라서, 제1 소오스/드레인 영역(140)이 형성된 깊이(d1)와, 제2 소오스/드레인 영역(150)이 형성된 깊이(d2)와, 제3 소오스/드레인 영역(240)이 형성된 깊이(d3)는 실질적으로 동일하다. 또한, 제1 소오스/드레인 영역(140)에 도핑된 제1 형 불순물의 제1 농도와, 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물의 제2 농도와, 제3 소오스/드레인 영역(240)에 도핑된 제1 형 불순물의 제4 농도 실질적으로 동일하다.
도 8, 도 12 내지 도 16을 참조하여, 본 발명의 제7 실시예에 따른 반도체 장치를 제조하는 방법에 대해서 설명한다.
도 15 및 도 16은 본 발명의 제7 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 중간단계 도면들이다.
도 15를 참고하면, 제1 게이트 스페이서(116) 및 제2 게이트 스페이서(216)를 형성한 후, 기판(100)의 제2 영역(II)에, 제1 게이트 전극(114)의 일부와 제1 게이트 전극(114)의 타측의 기판(100)을 덮는 제2 마스크 패턴(30)을 형성한다.
구체적으로, 제2 마스크 패턴(30)은 기판(100)의 제1 영역(I) 상에 형성되지 않아, 제2 게이트 구조체(210)를 덮지 않는다. 또한, 제2 마스크 패턴(30)은 기판(100)의 제2 영역(II) 중 일부, 즉, 제1 게이트 구조체(110)의 일부와 제1 게이트 구조체(110)의 타측의 기판(100) 상에 형성되므로, 제1 게이트 구조체(110)의 나머지와 제1 게이트 구조체(110)의 일측의 기판(100) 상에는 형성되지 않는다.
제2 마스크 패턴(30)은 예를 들어, 감광막 패턴일 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제2 마스크 패턴(30)을 마스크로 이용하여, 제1 게이트 구조체(110)의 일측에, 기판(100) 내에, 제1 소오스/드레인 영역(140)을 형성한다. 제1 게이트 구조체(110)의 타측은 제2 마스크 패턴(30)에 의해 덮여 있으므로, 소오스/드레인 영역이 형성되지 않는다.
또한, 제2 마스크 패턴(30)을 마스크로 이용하여, 제2 게이트 구조체(210)의 양측에, 기판(100) 내에, 제3 소오스/드레인 영역(240)을 형성한다.
예를 들어, 제1 소오스/드레인 영역(140) 및 제3 소오스/드레인 영역(240)은 동일한 제조 공정을 통해, 동시에 형성될 수 있다.
제1 소오스/드레인 영역(140) 및 제3 소오스/드레인 영역(240)은 예를 들어, 이온 임플란트(ion implantation) 공정 등을 이용하여 형성될 수 있다.
이어서, 제1 게이트 구조체(110)의 일부와 제1 게이트 구조체(110)의 타측의 기판(100)을 덮는 제2 마스크 패턴(30)을 제거한다.
도 16을 참고하면, 제1 소오스/드레인 영역(140)과 제3 소오스/드레인 영역(240)을 덮는 제3 마스크 패턴(40)을 형성한다.
구체적으로, 제3 마스크 패턴(40)은 기판(100)의 제1 영역(I)을 전체적으로 덮고, 기판(100)의 제2 영역(II) 중, 제1 소오스/드레인 영역(140)이 형성된 제1 게이트 구조체(110)의 일측을 덮는다. 즉, 도 15의 과정을 통해, 소오스/드레인 영역이 형성되지 않은 제1 게이트 구조체(110)의 타측의 기판(100) 상에는 제3 마스크 패턴(40)이 형성되지 않는다.
제3 마스크 패턴(40)은 예를 들어, 감광막 패턴일 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제3 마스크 패턴(40)을 마스크로 이용하여, 제1 게이트 구조체(110)의 타측에, 기판(100) 내에, 제2 소오스/드레인 영역(150)을 형성한다.
제2 소오스/드레인 영역(150)은 예를 들어, 이온 임플란트(ion implantation) 공정 등을 이용하여 형성될 수 있다. 다만, 제2 소오스/드레인 영역(150)을 형성하는 위한 이온 임플란트 공정에서, 제2 소오스/드레인 영역(150)에 주입되는 제1 형 불순물의 양은 제1 소오스/드레인 영역(140)에 주입되는 제1 형 불순물의 양보다 작을 수 있다. 반대로, 제2 소오스/드레인 영역(150)에 제1 형 불순물을 주입하는 에너지는 제1 소오스/드레인 영역(140)에 제1 형 불순물을 주입하는 에너지보다 클 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법에서, 제1 소오스/드레인 영역(140) 및 제3 소오스/드레인 영역(240)은 동시에 형성되지만, 제2 소오스/드레인 영역(150)은 별도의 공정으로 형성된다.
따라서, 제2 소오스/드레인 영역(150)이 형성된 깊이(d2)는 제1 소오스/드레인 영역(140)이 형성된 깊이(d1)보다 깊다. 또한, 제1 소오스/드레인 영역(140)이 형성된 깊이(d1)는 제3 소오스/드레인 영역(240)이 형성된 깊이(d3)와 실질적으로 동일하다. 덧붙여, 제1 소오스/드레인 영역(140)에 도핑된 제1 형 불순물의 제1 농도와 제3 소오스/드레인 영역(240)에 도핑된 제1 형 불순물의 제4 농도는 제2 소오스/드레인 영역(150)에 도핑된 제1 형 불순물의 제2 농도보다 크다.
이어서, 제3 마스크 패턴(40)을 제거한다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 10 및 도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 10는 태블릿 PC이고, 도 11은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
20, 30, 40: 마스크 패턴 100: 기판
110, 210: 게이트 구조체 120, 220: 소오스/드레인 확장 영역
130, 230: 할로 영역 140, 150, 240: 소오스/드레인 영역

Claims (10)

  1. 기판 상에 형성되는 게이트 구조체;
    상기 게이트 구조체의 일측에 형성되고, 상기 게이트 구조체의 타측에 비형성되고, 제1 형 불순물이 도핑된 소오스/드레인 확장 영역;
    상기 게이트 구조체의 일측에 형성되고, 상기 게이트 구조체의 타측에 비형성되고, 상기 제1 형 불순물과 다른 제2 형 불순물이 도핑된 할로 영역;
    상기 게이트 구조체의 일측에 형성되고, 상기 제1 형 불순물이 도핑된 제1 소오스/드레인 영역; 및
    상기 게이트 구조체의 타측에 형성되고, 상기 제1 형 불순물이 도핑된 제2 소오스/드레인 영역을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제1 농도이고, 상기 제2 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제2 농도이고, 상기 소오스/드레인 확장 영역의 상기 제1 형 불순물의 농도는 제3 농도이고,
    상기 제1 농도는 상기 제2 농도와 실질적으로 동일하고, 상기 제3 농도는 상기 제1 농도보다 작은 반도체 장치.
  3. 제2 항에 있어서,
    상기 기판의 상면으로부터 상기 제1 소오스/드레인 영역의 최하면까지의 깊이는 상기 기판의 상면으로부터 상기 제2 소오스/드레인 영역의 최하면까지의 깊이와 실질적으로 동일한 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제1 농도이고, 상기 제2 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제2 농도이고, 상기 소오스/드레인 확장 영역의 상기 제1 형 불순물의 농도는 제3 농도이고,
    상기 제1 농도와 상기 제2 농도와 상기 제3 농도는 서로 다른 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 농도는 상기 제2 농도보다 크고, 상기 제2 농도는 상기 제3 농도보다 큰 반도체 장치.
  6. 제4 항에 있어서,
    상기 기판의 상면으로부터 상기 제2 소오스/드레인 영역의 최하면까지의 깊이는 상기 기판의 상면으로부터 상기 제1 소오스/드레인 영역의 최하면까지의 깊이보다 깊은 반도체 장치.
  7. 기판 상에 형성되는 제1 게이트 구조체 및 제2 게이트 구조체;
    상기 제1 게이트 구조체의 일측에 형성되고, 상기 제1 게이트 구조체의 타측에 비형성되고, 제1 형 불순물이 도핑된 제1 소오스/드레인 확장 영역;
    상기 제1 게이트 구조체의 일측에 형성되고, 상기 제1 게이트 구조체의 타측에 비형성되고, 상기 제1 형 불순물과 다른 제2 형 불순물이 도핑된 제1 할로 영역;
    상기 제1 게이트 구조체의 일측에 형성되고, 상기 제1 형 불순물이 도핑된 제1 소오스/드레인 영역;
    상기 제1 게이트 구조체의 타측에 형성되고, 상기 제1 형 불순물이 도핑된 제2 소오스/드레인 영역;
    상기 제2 게이트 구조체의 양측에 형성되고, 상기 제1 형 불순물이 도핑된 제2 소오스/드레인 확장 영역;
    상기 제2 게이트 구조체의 양측에 형성되고, 상기 제2 형 불순물이 도핑된 제2 할로 영역; 및
    상기 제2 게이트 구조체의 양측에 형성되고, 상기 제1 형 불순물이 도핑된 제3 소오스/드레인 영역을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제1 농도이고, 상기 제2 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제2 농도이고, 상기 제3 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제3 농도이고,
    상기 제1 농도와 상기 제2 농도와 상기 제3 농도는 실질적으로 동일한 반도체 장치.
  9. 제7 항에 있어서,
    상기 제1 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제1 농도이고, 상기 제2 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제2 농도이고, 상기 제3 소오스/드레인 영역의 상기 제1 형 불순물의 농도는 제3 농도이고,
    상기 제1 농도와 상기 제3 농도는 실질적으로 동일하고, 상기 제1 농도는 상기 제2 농도보다 큰 반도체 장치.
  10. 기판의 제1 영역 상에 제1 게이트 전극을 형성하고, 상기 기판의 제2 영역 상에 제2 게이트 전극을 형성하고,
    상기 제1 게이트 전극의 일부와 상기 제1 게이트 전극의 일측의 기판을 덮는 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴을 마스크로 이용하여, 상기 제1 게이트 전극의 타측에 제1 할로 영역 및 제1 소오스/드레인 확장 영역을 형성하고,
    상기 제1 마스크 패턴을 마스크로 이용하여, 상기 제2 게이트 전극의 양측에 제2 할로 영역 및 제2 소오스/드레인 확장 영역을 형성하고,
    상기 제1 마스크 패턴을 제거하고,
    상기 제1 게이트 전극의 일측에 제1 소오스/드레인 영역을 형성하고,
    상기 제1 게이트 전극의 타측에 제2 소오스/드레인 영역을 형성하고,
    상기 제2 게이트 전극의 양측에 제3 소오스/드레인 영역을 형성하는 것을 포함하는 반도체 장치 제조 방법.
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