KR100287886B1 - 반도체소자 및 그의 제조방법 - Google Patents

반도체소자 및 그의 제조방법 Download PDF

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KR100287886B1
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Abstract

본 발명은 소오스 영역에 접하는 채널영역에 국부적으로 도핑프로파일을 증가시킴으로써 비대칭도핑프로파일을 갖는 채널영역을 형성하는데 적당한 반도체 소자 및 그의 제조방법에 관한 것으로, 본 발명에 따른 반도체 소자의 제조방법은 제1 도전형 반도체기판상에 게이트전극을 형성하는 공정, 상기 게이트전극을 마스크로 이용한 틸트 할로이온 주입으로 상기 게이트전극 일측 및 하측 일부에 걸쳐 제1 도전형 제1 불순물 주입층을 형성하는 공정, 상기 게이트전극을 마스크로 이용한 불순물 이온 주입으로 게이트전극의 타측 반도체 기판 표면내 그리고 일측의 제1 불순물 주입층에 접하는 제2 도전형 제2 불순물 주입층을 형성하는 공정, 상기 게이트전극의 양측면에 게이트측벽을 형성하는 공정, 상기 게이트전극을 포함한 게이트측벽을 마스크로 불순물 이온을 주입하여 상기 게이트전극 양측의 반도체 기판 표면내에 제2 도전형 제3 불순물 주입층을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

반도체소자 및 그의 제조방법{STRUCTURE AND METHOD OF FABRICATION FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로 특히, LATI(Large Angle Tilt Implant )를 이용하여 증가된 채널영역의 도핑프로파일을 갖는 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로 할로(HALO)이온을 소스/드레인영역에 주입시켜주면 정션의 안쪽벽에서만 국부적으로 도핑농도를 증가시켜줄 수 있으므로, 기판농도를 증가시키지 않으면서 채널길이를 더욱 짧게 만들 수 있다.
또한 같은 채널길이에 대하여 펀치스루(Punch-through)현상을 억제시켜주므로 접합브레이크다운전압을 증가시키고, 기판 전체의 농도를 증가시키는 것이 아니라 국부적으로 필요한 부분에만 농도를 증가시켜주는 것이기 때문에 비용이 절감된다.
이하 첨부된 도면을 참조하여 종래의 반도체소자 및 그의 제조방법을 설명하면 다음과 같다.
도 1은 종래의 반도체 소자의 구조를 나타낸 단면도로서, 활성영역이 정의된 반도체 기판(1)상에 게이트절연막(2)과 게이트전극(3)이 형성되어 있고 상기 게이트전극(3)의 양측면에 게이트측벽(6)이 형성되어 있다.
그리고 상기 게이트전극(3) 양측의 반도체 기판(1) 표면내에 상기 게이트전극(3)에 일정 폭 오버랩되어 제1 불순물 주입층(4)이 형성되어 있고, 상기 게이트전극 양측(3)의 상기 제1 불순물 주입층(4)내에 제2 불순물 주입층(5)이 형성되어 있다.
또한 상기 게이트측벽(6) 양측의 반도체 기판(1) 표면내에 상기 제1,제2 불순물 주입층(4,5)에 접하여 제3 불순물 주입층(7a,7b)이 형성되어 있다.
상기와 같이 구성된 종래의 반도체소자의 제조방법에 관하여 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2e 는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도로서, 도 2a에 도시된 바와같이, 반도체 기판(1)상에 게이트절연막(2)을 형성한 후 문턱전압 조정을 위한 BF2이온을 이온주입하여 상기 반도체 기판(1) 표면과 게이트절연막(2)의 계면에 얕은 접합깊이를 갖도록 한다.
도 2b에 도시된 바와같이, 상기 게이트절연막(2)상에 게이트전극용 반도체층을 형성한다.
이어 상기 반도체층상에 감광막(도시하지 않음)을 도포하고 노광 및 현상공정으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 반도체층을 선택적으로 제거하여 게이트전극(3)을 형성한다.
도 2c에 도시된 바와같이, 상기 게이트전극(3)을 마스크로 이용하여 상기 반도체 기판(1) 표면내에 수직각으로 할로이온인 보론이온을 이온주입하여 상기 게이트전극(3) 양측의 반도체 기판(1) 표면내에 제1 불순물 주입층(4)을 형성한다.
여기서 상기 제1 불순물 주입층(4)은 게이트전극 양측에 대칭적으로 형성되어 균일한 도핑 프로파일을 갖는다.
도 2d에 도시된 바와같이, 상기 게이트전극(3)을 마스크로 이용하여 상기 반도체 기판(1) 표면내에 저농도 불순물이온을 이온주입하여 상기 제1 불순물 주입층 (4)과 연결되고 얕은 접합깊이를 갖는 제2 불순물 주입층(5)을 형성한다.
여기서 상기 게이트전극(3)은 보론 이온 주입시 셀프얼라인(self-align)임플랜트 마스크로 이용되므로 상기 제2 불순물 주입층(5)과 제1 불순물 주입층(4)이 게이트전극과 오버랩되지 않는다.
도 2e에 도시된 바와같이, 상기 게이트전극(3)을 포함한 반도체 기판(1) 전면에 절연막을 증착한 후 전면에 에치백을 실시하여 게이트전극(3) 양측면에 게이트측벽(6)을 형성한다.
이어 상기 게이트측벽(6)을 마스크로 이용하여 상기 반도체 기판(1) 표면내에 고농도 불순물이온을 이온주입하여 상기 제2 불순물 주입층(5)과 제2 불순물 주입층(4)에 연결되고 깊은 접합깊이를 갖는 제3 불순물 주입층(7a,7b)을 형성한다.
이 때 상기 게이트전극(3) 하측에 균일한 도핑 프로파일을 갖는 채널영역 이 형성된다.
여기서 상기 채널영역의 끝부분에 접하는 일측의 제3 불순물 주입층(7a)과 타측의 제3 불순물 주입층(7b)의 도핑프로파일이 균일하여 대칭적인 채널 도핑 프로파일을 이룬다.
그러나 상기와 같은 종래의 반도체 소자 및 그의 제조방법은 다음과 같은 문제점이 있다.
첫째, 할로 이온 주입이 소스 불순물영역과 드레인 불순물영역에 동시에 형성되므로 채널영역의 끝부분에 접하는 드레인 불순물영역에서 핫캐리어를 발생한다.
둘째, 드레인영역에 국부적으로 증가된 도핑 프로파일에 의해 게이트와 드레인간의 접합캐패시턴스가 증가하고 접합브레이크다운전압이 감소한다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 큰 틸트각을 이용한 틸트 할로이온 주입으로 소스영역에 국부적으로 도핑프로파일을 증가시킴으로써 비대칭도핑프로파일을 갖는 채널영역을 형성하는데 적당한 반도체소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 종래의 반도체 소자의 구조 단면도
도 2a 내지 도 2e 는 종래의 반도체 소자의 제조공정 단면도
도 3 은 본 발명의 제1 실시예에 따른 반도체 소자의 구조 단면도
도 4a 내지 도 4e 는 본 발명의 제1 실시예에 따른 반도체 소자의 제조공정 단면도
도 5a 는 종래와 본 발명에 의한 반도체 소자의 Si/SiO2계면에서의 측면확산길이에 따른 채널영역의 도핑프로파일을 비교한 도면
도 5b 는 종래와 본 발명에 의한 반도체 소자의 유효채널길이에 따른 선형영역과 포화영역의 문턱전압을 비교한 도면
도 5c 는 종래와 본 발명에 의한 반도체 소자의 측면길이에 따른 채널영역에서의 측면 전계분포를 비교한 도면
도 6 은 본 발명의 제2 실시예에 따른 반도체 소자의 구조 단면도
도 7 은 본 발명의 제3 실시예에 따른 반도체 소자의 구조 단면도
도면의 주요부분에 대한 부호설명
21 : 반도체 기판 22 : 게이트절연막
23 : 게이트전극 24 : 제1 불순물 주입층
25a,25b : 제2 불순물 주입층 26 : 게이트측벽
27a,27b : 제3 불순물 주입층
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 제1 도전형 반도체 기판상에 형성되는 게이트전극과, 상기 게이트전극 양측면에 형성되는 게이트측벽과, 상기 게이트전극 일측의 반도체 기판 표면내에 일정 틸트각으로 상기 게이트전극과 일정 너비만큼 오버랩되어 형성되는 제1 도전형 제1 불순물 주입층과, 상기 게이트전극의 타측 반도체 기판 표면내 그리고 일측의 상기 제1 불순물 주입층에 접하여 형성되는 제2 도전형 제2 불순물 주입층과, 상기 게이트측벽 양측의 반도체 기판 표면내에 형성되는 제2 도전형 제3 불순물 주입층을 포함하여 이루어짐을 특징으로 하고, 또한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 게이트전극을 형성하는 공정, 상기 게이트전극을 마스크로 이용한 틸트 할로이온 주입으로 상기 게이트전극 일측 및 하측 일부에 걸쳐 형성되는 제1 불순물 주입층, 상기 게이트전극을 마스크로 이용한 저농도 불순물 이온 주입으로 게이트전극의 타측 반도체 기판 표면내 그리고 일측의 제1 불순물 주입층에 접하는 제2 불순물 주입층을 형성하는 공정, 상기 게이트전극의 양측면에 게이트측벽을 형성하는 공정, 상기 게이트전극을 포함한 게이트측벽을 마스크로 불순물 이온을 주입하여 상기 게이트전극 양측의 반도체 기판 표면내에 제3 불순물 주입층을 형성하는 공정을 포함하여 구성된다.
이하, 본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법에 관하여 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3 은 본 발명의 제1 실시예에 따른 반도체 소자의 구조 단면도이다.
즉 P형 반도체 기판(21) 상에 게이트절연막이 형성되어 있고, 상기 게이트절연막(22) 상에 게이트전극(23)이 형성되어 있다.
또한 상기 게이트전극(23) 일측의 반도체 기판(21) 표면내에 게이트전극(23)과 일부 오버랩되어 P형 제1 불순물 주입층(24)이 형성되어 있고, 상기 게이트전극 (23) 일측에 제1 불순물 주입층(24)과 접하며 게이트전극(23) 타측의 반도체 기판 (21)표면내에 N형 제2 불순물 주입층(25)이 형성되어 있다.
그리고 상기 게이트전극(23) 양측면에 게이트측벽(26)이 형성되어 있고, 상기 게이트측벽(26) 하측의 반도체 기판(21) 표면내에 제2 불순물 주입층(25a,25b)에 접하는 N형 제3 불순물 주입층(27a,27b)이 형성되어 있다.
여기서 상기 제2 불순물 주입층(25)은 제1,제3 불순물 주입층(24,27a,27b)을 둘러싸고 상기 게이트전극(23)과 일부 오버랩되어 형성되어 있다.
상기와 같이 구성된 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법에 관하여 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4a 내지 도 4b 는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 공정 단면도이다.
즉 P형 반도체 기판(21)상에 게이트전극(23)을 형성하는 공정, 상기 게이트전극을 마스크로 이용한 틸트 이온 주입으로 상기 게이트전극(23) 일측 및 하측 일부에 걸쳐 P형 제1 불순물 주입층(24)을 형성하는 공정, 상기 게이트전극(23)을 마스크로 이용한 저농도 불순물 이온 주입으로 게이트전극(23)의 타측 반도체(21) 기판 표면내 그리고 일측의 제1 불순물 주입층(24)내에 N형 제2 불순물 주입층(25a, 25b)을 형성하는 공정, 상기 게이트전극(23)의 양측면에 게이트측벽(26)을 형성하는 공정, 상기 게이트전극(23)을 포함한 게이트측벽(26)을 마스크로 불순물 이온을 주입하여 상기 게이트전극(23) 양측의 반도체 기판(21) 표면내에 N형 제3 불순물 주입층(27a,27b)을 형성하는 공정을 포함하여 구성된다.
도 4a에 도시된 바와같이, 활성영역이 정의된 P형 실리콘 반도체 기판(21)상에 실리콘디옥사이드(SiO2)인 게이트절연막(22)을 형성한 후 상기 게이트절연막(22)내에 문턱전압 조정을 위한 BF2이온을 이온주입하여 상기 반도체 기판(21) 표면과 게이트절연막(22)의 계면에 얕은 접합깊이를 갖도록 한다.
도 4b에 도시된 바와같이, 상기 게이트절연막(22)상에 게이트전극용 반도체층을 형성한다.
이어 상기 반도체층상에 감광막을 도포하여 노광 및 현상공정으로 패터닝한 후 상기 패터닝된 감광막을 마스크로 이용하여 반도체층을 선택적으로 제거하여 게이트전극(23)을 형성한다.
도 4c에 도시된 바와같이, 상기 게이트전극(23)을 마스크로 이용하여 상기 반도체 기판(21)의 일측에 55°~ 65°의 틸트각(θ)으로 할로이온인 보론이온을 이온 주입하여 얕은 접합깊이를 갖는 제1 불순물 주입층(24)을 형성한다.
이 때 상기 게이트전극(24) 일측의 반도체 기판(21) 표면내에만 국부적으로 틸트 이온 주입을 실시하기 때문에 상기 제1 불순물 주입층(24)은 상기 게이트전극 (23)과 일정 폭 오버랩된다.
즉 틸트각과 이온주입 에너지를 조절하여 제1 불순물 주입층(24)의 보론의 도핑 프로파일 피크값을 위치시키어 소스배리어(source barrier)의 역할을 한다.
도 4d에 도시된 바와같이, 상기 게이트전극(23)을 마스크로 이용하여 반도체기판(21) 표면내에 저농도 As 이온을 이온주입하여 상기 게이트전극(23) 양측의 반도체기판(21) 표면내에 얕은 접합깊이를 갖는 제2 불순물 주입층(25a,25b)을 동시에 형성한다.
도 4e에 도시된 바와같이, 상기 게이트전극(24)을 포함한 반도체 기판(21) 전면에 절연막을 증착한 후 전면에 절연막 에치백을 실시하여 상기 게이트전극(23) 양측면에 게이트측벽(26)을 형성한다.
이어 상기 게이트전극(23)을 포함한 게이트측벽(26)을 마스크로 이용하여 게이트측벽(26) 양측의 반도체 기판(21) 표면내에 고농도 As 이온을 이온주입하여, 상기 제2 불순물 주입층(25a,25b)에 접하고 깊은 접합 깊이를 갖는 제3 불순물 주입층(27a, 27b)을 형성한다.
여기서 상기 일측의 제3 불순물 주입층영역(27a)에 접하는 제1 불순물 주입층(24)에 의해 상대적으로 타측 제3 불순물 주입층(27b)과 비대칭구조가 되고, 상기 제3 불순물 주입 공정시 이온 주입 에너지는 상기 제1, 제2 불순물 이온주입 에너지보다 크다.
여기서 상기 제2 불순물 주입층(25a,25b)은 LDD(Lightly Doped Drain)영역으로 대체가능하고, 제3 불순물 주입층(27a,27b)은 소스/드레인 영역으로 대체 가능하다.
상기와 같이 형성된 본 발명의 제1 실시예에 따른 반도체 소자의 동작특성을 설명하면 다음과 같다.
도 5a 는 종래와 본 발명에 따른 반도체소자의 Si/SiO2계면에서의 측면확산길이에 따른 채널영역의 도핑프로파일을 나타낸 도면으로서, 본 발명의 반도체소자는 유효채널길이(Leff)가 0.1㎛인 채널영역의 측면길이에 따른 보론의 도핑프로파일이 다르게 나타난다.
즉 일측의 제3 불순물 주입층(27a)에 접하는 채널영역에서의 보론의 도핑프로파일(A)이 타측의 제3 불순물 주입층(27b)에 접하는 채널영역에서의 도핑프로파일(B)보다 크고, 상기 채널영역에서의 도핑프로파일의 범위는 1016~1018cm-3이다.
한편 종래의 소자는 균일하게 보론 이온이 도핑되므로 측면확산길이에 따른 채널영역에서의 도핑프로파일이 일정하다(1017cm-3).
여기서 상기 Si/SiO2계면의 소스접합 근처에 국부적으로 프로파일의 피크치를 위치시키기 위한 보론의 임플랜트 조건(틸트각, 이온 주입 에너지, 도핑 프로파일)은 벨로시티 오버슈트(velocity overshoot)에 기인한 드레인전류를 최대화하는 중요한 파라미터이다..
도 5b 는 종래와 본 발명에 따른 반도체소자의 유효채널길이에 따른 문턱전압의 변화를 나타낸 도면으로서, 본 발명의 반도체소자는 게이트전압이 인가되었을 때 선형영역(VDS=0.05V)과 포화영역(VDS=2.0V)에서 유효채널길이가 증가할수록 문턱전압의 변동율이 큰 반면, 종래의 소자는 채널도핑프로파일이 균일하기 때문에 유효채널길이의 변화에 대해 문턱전압의 변동율이 작다.
여기서 본 발명에 따른 반도체소자는 소스측에 보론이온의 고농도 도핑파일이 위치하므로 리버스(reverse) 숏채널효과가 발생되어 유효채널 길이가 작아질수록 문턱전압이 증가하게 된다.
도 5c 는 종래와 본 발명에 따른 반도체 소자의 채널영역에서의 전계의 분포를 나타낸 도면으로서, 게이트단자에 문턱전압보다 큰 전원이 인가되면 채널이 형성되고 드레인단자와 소스단자의 전위차에 의해 기울기를 갖게 되는데, 본 발명의 소자는 종래기술에 비해 소스영역에 접하는 채널영역에서 측면전계의 기울기가 증가한다(C).
또한 드레인영역에 접하는 채널영역에서의 내부전계의 크기가 종래에 비해 더 감소하고(D), 소스영역에서 채널영역으로 주입되는 전자는 전계의 급속한 증가를 가져오기 때문에 채널영역의 소스측에서 전자의 속도는 20% 정도 빠르게 증가한다.
본 발명의 제2 실시예에 따른 반도체 소자의 구조에 대하여 첨부도면 도 6 을 참조하여 설명하면, 상기 제1 불순물 주입층(60)을 제외한 모든 구조가 상기 제1 실시예와 동일하고 제1 불순물 주입층(60)이 일측의 제2, 제3 불순물 주입층 (61,62)에 접하도록 깊은 접합깊이를 갖고 형성되어 있다.
본 발명의 제3 실시예에 따른 반도체 소자의 구조에 대하여 첨부도면 도 7 을 참조하여 설명하면, 도핑프로파일이 각각 다른 제1 불순물 주입층(70)이 제2 불순물 주입층(71) 하측의 제3 불순물 주입층(72)에만 접하여 형성된다.
이상에서 설명한 본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 소스접합근처에 채널 도핑 프로파일을 국부적으로 증가시키므로써 문턱전압 롤오프(Roll-Off)효과를 감소시킬 수 있다.
둘째, 소스영역에 접하는 채널영역에 보론이온의 도핑 프로파일 피크치를 위치시키므로써 소스영역측 채널영역의 측면 전계의 기울기가 증가하여 소자의 전류구동 능력을 향상시킬 수 있다.
셋째, 드레인영역에 접하는 채널영역의 도핑프로파일이 종래의 소자에 비해 낮으므로 핫캐리어가 감소하여 소자의 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 제1 도전형 반도체 기판상에 형성되는 게이트전극,
    상기 게이트전극 양측면에 형성되는 게이트측벽,
    상기 게이트전극 일측의 반도체 기판 표면내에 일정 틸트각으로 상기 게이트전극과 일정 너비만큼 오버랩되어 형성되는 제1 도전형 제1 불순물 주입층,
    상기 게이트전극의 타측 반도체 기판 표면내 그리고 일측의 상기 제1 불순물 주입층에 접하여 형성되는 제2 도전형 제2 불순물 주입층,
    상기 게이트측벽 양측의 반도체 기판 표면내에 형성되는 제2 도전형 제3 불순물 주입층을 포함하여 이루어짐을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 불순물 주입층은 약 55°∼65°의 틸트각으로 이온주입되어 상기 게이트전극의 하측 일부 및 게이트 전극의 일측의 측벽 하부에 걸쳐서 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 불순물 주입층은 상기 제2 불순물 주입층의 형성 너비만큼 제3 불순물 주입층과 분리되어 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제2 불순물 주입층의 형성 너비는 게이트측벽의 하부 너비와 동일한 것을 특징으로 하는 반도체 소자.
  5. 제1 도전형 반도체기판상에 게이트전극을 형성하는 공정,
    상기 게이트전극을 마스크로 이용한 틸트 할로이온을 주입하여 상기 게이트전극 일측 및 하측 일부에 걸쳐 제1 도전형 제1 불순물 주입층을 형성하는 공정,
    상기 게이트전극을 마스크로 이용한 불순물 이온 주입으로 게이트전극의 타측 반도체 기판 표면내 그리고 일측의 제1 불순물 주입층에 접하는 제2 도전형 제2 불순물 주입층을 형성하는 공정,
    상기 게이트전극의 양측면에 게이트측벽을 형성하는 공정,
    상기 게이트전극을 포함한 게이트측벽을 마스크로 불순물 이온을 주입하여 상기 게이트전극 양측의 반도체 기판 표면내에 제2 도전형 제3 불순물 주입층을 형성하는 공정을 포함하여 구성됨을 특징으로 하는 반도체소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제1 불순물 주입층을 형성하기 위한 틸트 이온 주입 공정시 틸트각을 약 55°~ 65°의 크기로 하는 것을 특징으로 하는 반도체소자의 제조방법
  7. 제 5 항에 있어서,
    상기 제3 불순물 주입층을 형성하기 위한 이온 주입 에너지를 상기 제1,제2 불순물 주입층 형성시의 이온 주입 에너지보다 크게 하는 것을 특징으로 하는 반도체 소자의 제조방법.
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