KR100464534B1 - 반도체소자의 트랜지스터 및 그 형성방법 - Google Patents

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KR100464534B1 KR10-2002-0026230A KR20020026230A KR100464534B1 KR 100464534 B1 KR100464534 B1 KR 100464534B1 KR 20020026230 A KR20020026230 A KR 20020026230A KR 100464534 B1 KR100464534 B1 KR 100464534B1
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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 형성방법에 관한 것으로, 특히 셀부와 같이 패턴 밀도가 높은 부분을 제외한 부분, 즉 주변회로부나 로직부의 소오스/드레인 접합영역에서 할로 도즈량을 감소시켜 소자의 특성 열화를 방지할 수 있도록 하기 위하여, 게이트와 더미 게이트를 마스크로 하는 할로 임플란트 공정으로 LDD 영역 하부에 수퍼 스팁 할로 도핑 영역 ( super steep halo implanted region ) 을 형성함으로써 하여 트랜지스터의 전기적인 특성을 향상시키고 소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 트랜지스터 및 그 형성방법{A transistor of a semiconductor device and A method for forming the same}
본 발명은 반도체 소자의 트랜지스터 및 그 형성방법에 관한 것으로, 특히 셀부와 같이 패턴 밀도가 높은 부분을 제외한 부분, 즉 주변회로부나 로직부에서 고밀도의 트랜지스터 제작시 숏채널 마진 ( short channel margin ) 확보 및 접합 누설 전류의 감소와 브레이크다운 전압 ( break down voltage ) 증가를 위한 수퍼 스팁 할로 임플란티드 ( super steep halo implanted ) MOSFET을 형성하여 기존의 일반적인 트랜지스터에 적용할 수 있도록 함으로써 기가 ( giga ) 급 디램이나 ULSI 소자의 특성을 향상시킬 수 있도록 하는 기술이다.
반도체소자의 기술이 고집적화됨에 따른 트랜지스터의 채널 길이는 크게 감소되고 있지만 누설전류에 대한 요구를 만족시키면서 기존의 축소 기술을 적용시키는 것은 매우 어렵다.
게이트 길이 감속에 의한 숏채널효과 ( short channel effect )를 억제하기; 위해 기판의 도핑 농도를 높일 경우 접합 누설전류의 증가가 현저하기 때문이다.
접합누설전류의 증가는 소비전력의 증가를 야기하는 문제를 안고 있다.
이를 완화시키기 위한 방법으로 기판 중 소오스와 드레인 부근만 도핑 농도를 선택적으로 높여주는 할로 공정이 MOSFET 제작에 도입되어 사용되고 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도로서, 주변회로부나 로직부를 도시한 것이다. 일반적으로, 주변회로부나 로직부는 하나의 활성영역에 하나의 워드라인이 통과하는 구조로 형성된다.
도 1a를 참조하면, 반도체기판(11) 상에 활성영역을 정의하는 소자분리막(13)을 형성한다.
그리고, 상기 반도체기판(11)의 활성영역 상부에 게이트산화막(15)과 게이트(17)를 패터닝한다.
이때, 상기 게이트(17)는 상기 게이트산화막(15) 상부에 게이트용 도전층을 일정두께 형성하고 이를 게이트 마스크(도시안됨)를 이용한 사진식각공정으로 식각하여 형성한다.
그 다음, 상기 게이트(17)를 마스크로 하여 상기 반도체기판(11)에 저농도의 불순물을 이온주입하여 저농도의 불순물 접합영역, 즉 LDD 영역(19)을 형성한다.
그리고, 상기 게이트(17)를 마스크로 하여 상기 LDD영역(19) 하부에 할로도핑영역(21)을 형성한다.
이때, 상기 할로도핑영역(21)은 상기 게이트(17)를 마스크로 하여 0°, 90°, 180° 및 270°회전시켜 4 회에 걸쳐 경사이온주입 함으로써 상기 게이트(17)의 하부로부터 상기 소자분리막(13)에 까지 할로도핑영역(21)이 형성된다.
도 1b를 참조하면, 상기 게이트(17) 측벽에 절연막 스페이서(23)를 형성한다.
그리고, 상기 절연막 스페이서(23) 및 게이트(17)를 마스크로 하여 상기 반도체기판(11)에 고농도의 불순물을 이온주입하여 고농도의 불순물 접합영역(25)을 형성함으로써 LDD 구조를 갖는 소오스/드레인 접합영역(19,25)을 형성한다.
상기한 바와 같이 종래기술에 따른 반도체소자의 트랜지스터 형성방법은, 부분적이긴 하나 소오스와 드레인 접합영역에서 도핑 농도가 여전히 높아 접합 누설 전류의 증가와 접합 브레이크다운 전압이 감소되어 소자의 특성 및 신뢰성이 저하시키고 그에 따른 소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 소오스/드레인 접합영역에서 할로도즈량을 감소시켜 소자의 특성 열화를 방지할 수 있도록 수퍼 스팁 할로도핑영역 ( super steep halo implanted region )을 형성하여 반도체소자의 고집적화를 가능하게 하는 반도체소자의 트랜지스터 및 그 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 트랜지스터 형성 방법을 도시한 단면도.
도 2a 내지 도 2b 는 본 발명의 원리를 설명하기 위한 반도체소자의 트랜지스터 형성방법을 도시한 단면도 및 평면도.
도 3 는 본 발명에 따른 수퍼 스팁 구조의 게이트와 더미 게이트 간의 거리 및 게이트 높이의 관계를 도시한 그래프도.
도 4a 내지 도 4d 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 5 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 6 은 본 발명에 따라 형성된 채널의 위치에 따른 보론의 농도를 도시한 그래프도.
< 도면의 주요 부분에 대한 부호 설명 >
11,31,51,71 : 반도체기판 13,33,53,73 : 소자분리막
15,35,55,77 : 게이트산화막 17,37,57,79 : 게이트
19,43,59 : LDD 영역, 저농도의 불순물 접합영역
21,40,61 : 할로 도핑 영역 23,45,62 : 절연막 스페이서
25,47,63 : 고농도의 불순물 접합영역 39,58,81 : 더미 게이트
41,75 : 활성영역 65 : 층간절연막
67 : 게이트전극 69 : 소오스/드레인 전극
83 : 소오스/드레인 접합영역 85 : 절연막
ⓦ : 소오스/드레인 도핑 농도 ⓧ : 일반적인 할로 도핑 농도
ⓨ : 수퍼 스팁 할로 도핑 농도 ⓩ : 웰 도핑 농도
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터는,
반도체소자의 활성영역을 정의하는 소자분리막과,
상기 활성영역을 통과하는 게이트, 즉 워드라인과,
상기 게이트의 양측으로 "d" 만큼 이격되어 평행하게 "h"의 높이로 구비되되, 상기 소자분리막과 활성영역에 걸쳐 구비되는 더미 게이트와,
상기 게이트 및 더미 게이트의 양측 끝부분 하부에 구비되는 LDD 영역과,상기 게이트 및 더미 게이트 하측의 LDD 영역 하부에 구비되는 수퍼 스팁 할로 도핑 영역을 포함하되, 상기 수퍼 스팁 할로 도핑 영역의 임플란트 범위는 하기 제1식 내지 제3식에 의해 정의되며, 하기 제4식을 만족시키는 것과,X1= Rp×sinθ-(d-h×tanθ) ------------ 제 1 식X2= Rp×sinθ ------------ 제 2 식X3= (Rp×sinθ+h×tanθ) ------------ 제 3 식X1> 0 (or X1> - Tsidewall), X2< Lchannel/2 ------ 제 4 식
( 단, Lchannel: 트랜지스터의 채널 길이, Tsidewall: 게이트 측벽의 절연막 스페이서 두께, Rp : 프로젝티드 레인지 ( projected range ), θ : 수퍼 스팁 할로 임플란트시 경사 각도, X1, X2, X3는 X0( 게이트의 측벽 위치 )를 기준으로 하는 할로 임플란트 범위 )상기 수퍼 스팁 할로 도핑 영역은 상기 "d" 및 "h" 에 따라 크기가 조절되는 것을 제1특징으로 한다.또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터는,
반도체소자의 활성영역을 정의하는 소자분리막과,
상기 활성영역을 통과하는 게이트, 즉 워드라인과,
상기 게이트의 양측으로 "d" 만큼 이격되어 평행하게 "h"의 높이로 구비되되, 상기 소자분리막과 활성영역에 걸쳐 구비되는 더미 게이트와,
상기 게이트와 더미 게이트 사이의 소자분리영역에 매립된 절연막과,
상기 게이트 및 더미 게이트의 양측 끝부분 하부에 구비되는 LDD 영역과,
상기 게이트 및 더미 게이트 하측의 LDD 영역 하부에 구비되는 할로 도핑 영역을 포함하되, 상기 수퍼 스팁 할로 도핑 영역의 임플란트 범위는 하기 제1식 내지 제3식에 의해 정의되며, 하기 제4식을 만족시키는 것과,X1= Rp×sinθ-(d-h×tanθ) ------------ 제 1 식X2= Rp×sinθ ------------ 제 2 식X3= (Rp×sinθ+h×tanθ) ------------ 제 3 식X1> 0 (or X1> - Tsidewall), X2< Lchannel/2 ------ 제 4 식( 단, Lchannel: 트랜지스터의 채널 길이, Tsidewall: 게이트 측벽의 절연막 스페이서 두께, Rp : 프로젝티드 레인지 ( projected range ), θ : 수퍼 스팁 할로 임플란트시 경사 각도, X1, X2, X3는 X0( 게이트의 측벽 위치 )를 기준으로 하는 할로 임플란트 범위 )
상기 게이트와 더미 게이트의 거리 "d" 및 게이트 높이 "h"의 크기로 상기할로 도핑 영역의 크기가 결정되는 것을 제2특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
반도체기판 상에 게이트 마스크를 이용하여 게이트산화막 및 게이트를 정의하되, 상기 게이트의 양측으로 더미 게이트를 형성하는 공정과,
상기 게이트 및 더미 게이트를 마스크로 하여 LDD 영역을 형성하는 공정과,
상기 게이트 및 더미 게이트를 마스크로 하는 할로 임플란트 공정으로 상기 게이트 및 더미 게이트 하측의 LDD 영역 하부에 할로 도핑 영역을 형성하되, 상기 수퍼 스팁 할로 도핑 영역의 임플란트 범위는 하기 제1식 내지 제3식에 의해 정의되며 하기 제4식을 만족시키도록 형성하는 것과,X1= Rp×sinθ-(d-h×tanθ) ------------ 제 1 식X2= Rp×sinθ ------------ 제 2 식X3= (Rp×sinθ+h×tanθ) ------------ 제 3 식X1> 0 (or X1> - Tsidewall), X2< Lchannel/2 ------ 제 4 식( 단, Lchannel: 트랜지스터의 채널 길이, Tsidewall: 게이트 측벽의 절연막 스페이서 두께, Rp : 프로젝티드 레인지 ( projected range ), θ : 수퍼 스팁 할로 임플란트시 경사 각도, X1, X2, X3는 X0( 게이트의 측벽 위치 )를 기준으로 하는 할로 임플란트 범위 )
상기 더미 게이트는 상기 게이트와 일정거리 "d" 만큼 이격되어 평행하게 형성하는 것과,
상기 더미 게이트는 반도체소자의 활성영역과 소자분리영역의 경계부에 걸쳐 형성하는 것과,
상기 할로 임플란트 공정은 경사 이온 주입공정으로 실시하되,
상기 할로 임플란트 공정은 상기 게이트의 좌우측으로 경사 이온 주입할 수 있도록 0°와 180°로 회전시켜 실시하는 것과,
상기 할로 도핑 영역의 크기는 게이트와 더미 게이트의 간격 및 더미 게이트의 높이로 조절하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
반도체기판 상에 게이트 마스크를 이용하여 게이트산화막 및 게이트를 정의하되, 상기 게이트의 양측으로 더미 게이트를 형성하는 공정과,
상기 게이트 및 더미 게이트를 마스크로 하여 LDD 영역을 형성하는 공정과,
상기 게이트 및 더미 게이트를 마스크로 하는 할로 임플란트 공정으로 상기 게이트 및 더미 게이트 하측의 LDD 영역 하부에 할로 도핑 영역을 형성하되, 상기 수퍼 스팁 할로 도핑 영역의 임플란트 범위는 하기 제1식 내지 제3식에 의해 정의되며 하기 제4식을 만족시키도록 형성하는 것과,X1= Rp×sinθ-(d-h×tanθ) ------------ 제 1 식X2= Rp×sinθ ------------ 제 2 식X3= (Rp×sinθ+h×tanθ) ------------ 제 3 식X1> 0 (or X1> - Tsidewall), X2< Lchannel/2 ------ 제 4 식( 단, Lchannel: 트랜지스터의 채널 길이, Tsidewall: 게이트 측벽의 절연막 스페이서 두께, Rp : 프로젝티드 레인지 ( projected range ), θ : 수퍼 스팁 할로 임플란트시 경사 각도, X1, X2, X3는 X0( 게이트의 측벽 위치 )를 기준으로 하는 할로 임플란트 범위 )상기 게이트 및 더미 게이트 측벽에 절연막 스페이서를 형성하되, 상기 소자분리영역 상의 게이트와 더미 게이트 사이를 매립하는 공정과,
상기 게이트, 더미 게이트 및 절연막 스페이서를 마스크로 상기 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인 접합영역을 형성하는 공정을 포함하며,
상기 더미 게이트는 상기 게이트와 일정거리 "d" 만큼 이격되어 평행하게 형성하는 것과,
상기 더미 게이트는 반도체소자의 활성영역과 소자분리영역의 경계부에 걸쳐 형성하는 것과,
상기 할로 임플란트 공정은 경사 이온 주입공정으로 실시하되,
상기 할로 임플란트 공정은 0°, 90°, 180° 및 270°로 4 회전시켜 실시하는 것과,
상기 할로 도핑 영역의 크기는 게이트와 더미 게이트의 간격과 더미 게이트의 높이로 조절하는 것과,
상기 게이트 및 더미 게이트는 상측에 하드마스크층이 구비되는 것을 제2특징으로 한다.
한편, 본 발명의 원리는,
패턴 밀도가 낮은 주변회로부나 로직부에 더미 게이트가 형성된 MOSFET를 제안하여 수퍼 스팁 할로 구조를 구현하고 이를 이용하여 소자의 특성을 향상시키고 소자의 공정 능력 향상 및 공정 비용 절감하기 위하여,
소오스/드레인 접합 부근에서의 농도는 낮고 채널쪽으로는 점차 증가하다가 다시 감소하는 수퍼 스팁 구조로,
숏채널 마진을 확보하며 드레인 전계에 의한 접합 누설 전류를 감소시키는 할로 도핑 프로파일을 더미 게이트로 제어하는 것이다.
참고로, 상기 수퍼 스팁이란 서브-마이크론 급으로 소자의 채널 길이가 감소하면서 등장한 용어로서, 임플란트의 도핑 프로파일을 이야기할 때 브로드 프로파일 ( broad profile ) 에 대비하여 abrupt profile 의 용어로 사용되고 있으며, 이는 도핑 프로파일을 국부적으로 정확하게 제어할 수 있을 때 가능한 것입니다.
따라서, 본 발명은 더미 게이트를 사용한 할로 임플란트 공정으로 소오스/드레인과 접하는 부분의 도핑 농도를 낮게 유지하면서 채널쪽 도핑 농도의 국부적 증가를 가능하게 하므로 수퍼 스팁이란 용어를 사용하였습니다.
여기서, 상기 할로 임플란트 공정은 포켓 임플란트 ( pocket implant ) 라고도 불리며, MOSFET 의 채널 길이가 깊은 서브-마이크론으로 작아지면서 더욱 심각해지고 있는 숏 채널 효과를 억제하기 위하여 도입된 공정단계로서, NMOS 인 경우는 p-type, PMOS 인 경우는 n-type의 불순물로 임플란트를 해 줌으로써 채널 쪽의 도핑 농도를 국부적으로 증가시키는 것이다.
상기 할로 임플란트 공정은 바이어스가 걸렸을 때 공핍층을 감소시킬 수 있기 때문에 drain induced barrier lowering 과 같은 숏채널효과를 효과적으로 억제할 수 있다.
이를 구현하기 위한 공정은 경사 임플란트하여 할로 도핑 영역을 형성함으로써 소오스/드레인을 감싸면서 채널쪽의 도핑 농도를 증가시킬 수 있도록 하는 것이다.
도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 트랜지스터 형성방법에 대한 원리를 설명하기 위한 단면도 및 평면도로서, 주변회로부나 로직부를 도시한 것이다.
도 2a를 참조하면, 반도체기판(31)에 소자분리막(33)을 형성하고 상기 반도체기판(31)의 활성영역에 게이트산화막(35)이 반도체기판(31)과의 사이에 개재된 게이트(37)를 형성한다.
이때, 상기 게이트(37)가 구비되는 활성영역과 상기 소자분리막(33)이 형성된 소자분리영역 사이의 반도체기판(31) 상에 더미 게이트(39)를 형성한다.
그리고, 상기 더미 게이트(39)의 높이를 "h" 라 하고 상기 더미 게이트(39)와 게이트(37)의 거리를 "d" 라 한다.
그 다음, 상기 게이트(37) 및 더미 게이트(39)를 마스크로 하여 상기 반도체기판(31)에 저농도의 불순물 접합영역(도시안됨), 즉 LDD 영역을 형성한다.
그리고, 상기 게이트(37)와 더미 게이트(39)를 마스크로 하여 상기 반도체기판(31)에 할로 임플란트하여 할로 도핑 영역(40)을 형성한다.
이때, 상기 할로 임플란트 에너지에 의해 결정되는 프로젝티드 레인지 ( projected range )를 Rp, 수퍼 스팁 할로 임플란트 공정의 경사 각도를 θ라 할 때 다음과 같다.
X1= Rp×sinθ-(d-h×tanθ) ------------ 제 1 식
X2= Rp×sinθ ------------ 제 2 식
X3= (Rp×sinθ+h×tanθ) ------------ 제 3 식
( 단, X1, X2, X3는 X 축으로의 할로 임플란트 범위 )
따라서, 수퍼 스팁 구조를 갖기 위해서 MOSFET 의 채널 길이를 Lchannel, 게이트의 절연막 스페이서 두께를 Tsidewall이라 할 때 다음과 같은 조건을 만족하여야 한다.
X1> 0 (or X1> - Tsidewall), X2< Lchannel/2 ---- 제 4 식
본 발명은 상기한 "d" 와 "h"를 제어하여 수퍼 스팁 구조의 할로 도핑 영역을 형성하여 소자의 특성 및 신뢰성을 향상시키고 그에 따른 소자의 고집적화를 가능하게 한다.
상기 도 2b 는 상기 도 2a 의 공정으로 형성된 게이트(37), 더미 게이트(39) 및 불순물 접합영역(41)의 상관관계를 도시한 평면도이다.
도 2c를 참조하면, 상기 도 2a 의 공정 후에 상기 게이트(37) 측벽에 절연막 스페이서(45)를 형성하고 상기 게이트(37) 및 절연막 스페이서(45)를 마스크로 하여 상기 반도체기판(31)에 고농도의 불순물을 이온주입하여 고농도의 불순물 접합영역(47)을 형성하여 LDD 구조의 소오스/드레인 접합영역을 형성한다.
상기 게이트(37)의 일측 끝부분을 X = 0 이라 하고 이를 기준점으로 좌우의 불순물 도핑 상태를 도시하면 ⓦ, ⓧ, ⓨ 및 ⓩ 와 같다.
이때, 상기 ⓦ 는 소오스/드레인 접합영역의 도핑 농도를 도시하고,
상기 ⓧ 는 일반적인 할로 도핑 영역의 도핑 농도를 도시하고,
상기 ⓨ 는 수퍼 스팁 할로 도핑 영역의 도핑 농도를 도시하고
상기 ⓩ 는 웰 도핑 농도를 도시한다.
여기서, 상기 ⓦ, ⓧ, ⓨ 및 ⓩ 는 서로 상대적인 도핑 농도를 도시한 것이다.
상기 더미 게이트(39)는 상기 게이트(37)와 같이 평행한 라인 형태로 형성하거나, LDD 구조의 소오스/드레인 접합영역 부분에 형성한 것이다.
도 3 은 X1= 0을 만족시키기 위한 d 와 h 의 관계를 도시한 그래프도로서, 할로 임플란트 에너지를 30 KeV 로 하여 할로 임플란트를 실시한 것이다.
여기서, 상기 게이트의 높이가 증가할수록 상기 게이트와 더미 게이트 간격이 증가하여 단위 소자 제작시 필요한 할로 도핑 영역의 면적이 증가할 수 있다.
이때, 할로 임플란트공정의 경사각을 조절하여 간격의 증가를 보상하거나,상기 게이트 및 더미 게이트의 높이를 조절하여 보상할 수도 있다. 이들 중 상기 게이트의 높이를 조절하는 방법이 더 유리하다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 4a 내지 도 4e 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성 방법을 도시한 단면도로서, 주변회로부나 로직부를 도시한 것이다.
도 4a를 참조하면, 반도체기판(51) 상에 패드산화막(도시안됨) 및 패드질화막(도시안됨)의 적층구조로 구비되는 패드절연막을 형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 패드절연막 및 일정두께의 반도체기판(51)을 식각하여 트렌치(도시안됨)를 형성한다.
상기 트렌치를 매립하여 반도체소자의 활성영역을 정의하는 소자분리막(53)을 형성한다.
그 다음, 상기 활성영역 상의 반도체기판(51)에 워드라인 마스크, 즉 게이트 마스크(도시안됨)를 이용한 사진식각공정을 이용하여 게이트산화막(55)과 게이트(57)를 형성한다.
이때, 상기 게이트 마스크는 상기 게이트(57)의 양측으로 더미 게이트(58)를 형성할 수 있도록 디자인된 노광마스크이다. 여기서, 상기 더미 게이트(58)는 상기 게이트(57)와 같은 방향으로 평행하게 형성된 것이다.
그리고, 상기 게이트(57)는 상측에 하드마스크층(도시안됨)이 구비되고 후속공정으로 절연막 스페이서가 구비되어 후속 콘택공정을 자기정렬적으로 실시할 수도 있다.
그 다음, 상기 더미 게이트(58)는 상기 소자분리막(53) 상부에 형성되되, 활성영역 측에 중첩되어 구비된 것이다.
도 4b를 참조하면, 상기 게이트(57)를 마스크로 하여 상기 반도체기판(51)에 저농도의 불순물을 이온주입하여 LDD 영역(59)을 형성한다.
그리고, 상기 게이트(57)를 마스크로 하여 상기 반도체기판(51)에 할로 임플란트 공정을 실시한다.
이때, 상기 할로 임플란트 공정은 상기 LDD 영역(59)에 주입된 불순물과 반대 타입의 불순물을 경사이온주입하여 실시하는 것이다.
그리고, 상기 할로 경사이온주입공정은 0°와 180°로 2회전시켜 실시한다.
도 4c를 참조하면, 상기 게이트(57) 측벽에 절연막 스페이서(62)를 형성하고 상기 게이트(57)와 절연막 스페이서(62)를 마스크로 하여 반도체기판(51)에 고농도의 불순물을 이온주입하여 고농도의 불순물 접합영역(63)을 형성함으로써 LDD 구조의 소오스/드레인 접합영역을 형성한다.
도 4d를 참조하면, 전체표면상부에 층간절연막(65)을 형성하고 콘택마스크를 이용한 사진식각공정을 이용하여 상기 소오스/드레인 접합영역에 접속되는 소오스/드레인 전극(69)을 형성하는 동시에 상기 게이트(57)에 접속되는 게이트전극(67)을 형성한다.
도 5a 및 도 5b 는 본 발명의 다른 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 평면도 및 단면도로서, 소자의 주변회로부나 로직부를 도시하며 상기 도 5b 는 상기 도 5a 의 ⓑ-ⓑ 절단면을 도시한 단면도이다.
도 5a 및 도 5b를 참조하면, 반도체기판(71) 상부에 활성영역(75)을 정의하는 소자분리막(73)을 형성한다.
그리고, 상기 반도체기판(71) 상부에 게이트산화막(77)을 형성한다.
그리고, 게이트용 도전층을 증착하고 이를 게이트 마스크(도시안됨)를 이용한 사진식각공정으로 패터닝하여 게이트(79)와 더미 게이트(81)를 형성한다.
이때, 상기 게이트 마스크는 상기 게이트(57)의 양측으로 더미 게이트(58)를 형성할 수 있도록 디자인된 노광마스크이다.
그 다음, 상기 게이트(79)와 더미 게이트(81)를 마스크로 하여 상기 반도체기판(71)에 저농도의 불순물을 이온주입 함으로써 저농도의 불순물 접합영역, 즉 LDD 영역(도시안됨)을 형성한다.
그리고, 상기 소자분리막(73) 상의 상기 게이트(79)와 더미 게이트(81) 사이를 절연막(85)으로 매립하고, 상기 게이트(79)와 더미 게이트(81)를 마스크로 하여 상기 반도체기판(71)에 할로 임플란트 공정을 실시하여 할로 도핑 영역(도시안됨)을 형성한다. 이때, 상기 할로 도핑 영역은 상기 도 4b 에서와 같은 형상으로 형성된다.
이때, 상기 절연막(85) 형성공정은 활성영역을 도포하는 감광막(도시안됨)을 형성하고 소자분리영역에 형성된 소자분리막(73)을 노출시킨 후 절연막을 증착하고 식각하여 형성한 것이다.
그리고, 상기 할로 임플란트 공정은 본 발명의 실시예, 즉 도 4b 의 공정에서와 같이 실시하되, 0°, 90°, 180° 및 270°로 4 회전시켜 실시한 것이다.
그 다음, 후속공정으로 절연막 스페이서(도시안됨) 형성공정과 고농도의 불순물 접합영역 형성 공정으로 LDD 구조를 갖는 소오스/드레인 접합영역(83)을 형성하여 트랜지스터를 형성한다.
도 6a 내지 6c 는 본 발명에 따라 형성된 트랜지스터의 채널 위치에 따른 보론의 농도를 도시한 그래프도로서, 게이트 길이가 0.3 ㎛ 이고 절연막 스페이서의 두께가 0.06 ㎛ 인 MOSFET를 예로 하여 도시한 것이다.
상기 도 6a 와 도 6b 는 각각 게이트와 더미 게이트의 거리 d를 각각 0.15 ㎛ 와 0.3 ㎛ 인 더미 게이트가 구비되는 MOSFET 의 PN 접합에 대한 시뮬레이션 결과로 d 가 큰 경우 기존의 할로 임플란트와 유사한 특성을 갖게 됨을 도시한다.
도 6c를 참조하면, 각각의 구조에서 할로 도핑 프로파일을 보여주는 것으로 적정한 d 값을 갖는 제안된 구조를 사용함으로써 수퍼 스팁 할로 프로파일 구현을 가능하게 하는 것을 도시한다.
여기서, x 축의 0.000 은 게이트의 중앙부를 도시하고 양측에서 상측으로 뾰족하게 돌출된 부분은 할로 도핑 영역이 형성된 부분이다.
그리고, 상기 양측 끝부분에서 상측 실선은 d 가 0.3 ㎛ 인 경우이고 하측 실선은 d 가 0.15 ㎛ 인 경우이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜지스터 및 그 형성방법은, 트랜지스터의 숏채널 마진을 확보하는 동시에 접합 누설 전류를 감소시키며 브레이크다운 전압의 증가를 기대할 수 있고, 더미 게이트 사용에 따라 게이트 식각공정시 로딩 효과 ( loading effect ) 를 균일하게 유지할 수 있고, 상기 더미 게이트 사용에 따른 자기정렬적인 콘택공정을 실시할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (17)

  1. 반도체소자의 활성영역을 정의하는 소자분리막과,
    상기 활성영역을 통과하는 게이트와,
    상기 게이트의 양측으로 "d" 만큼 이격되어 평행하게 "h"의 높이로 구비되되, 상기 소자분리막과 활성영역에 걸쳐 구비되는 더미 게이트와,
    상기 게이트 및 더미 게이트의 양측 끝부분 하부에 구비되는 LDD 영역과,
    상기 게이트 및 더미 게이트 하측의 LDD 영역 하부에 구비되는 수퍼 스팁 할로 도핑 영역을 포함하되, 상기 수퍼 스팁 할로 도핑 영역의 임플란트 범위는 하기 제1식 내지 제3식에 의해 정의되며, 하기 제4식을 만족시키는 것을 특징으로 하는 반도체소자의 트랜지스터.
    X1= Rp×sinθ-(d-h×tanθ) ------------ 제 1 식
    X2= Rp×sinθ ------------ 제 2 식
    X3= (Rp×sinθ+h×tanθ) ------------ 제 3 식
    X1> 0 (or X1> - Tsidewall), X2< Lchannel/2 ------ 제 4 식
    ( 단, Lchannel: 트랜지스터의 채널 길이, Tsidewall: 게이트 측벽의 절연막 스페이서 두께, Rp : 프로젝티드 레인지 ( projected range ), θ : 수퍼 스팁 할로 임플란트시 경사 각도, X1, X2, X3는 X0( 게이트의 측벽 위치 )를 기준으로 하는 할로 임플란트 범위 )
  2. 제 1 항에 있어서,
    상기 수퍼 스팁 할로 도핑 영역은 상기 "d" 및 "h" 에 따라 크기가 조절되는 것을 특징으로 하는 반도체소자의 트랜지스터.
  3. 반도체소자의 활성영역을 정의하는 소자분리막과,
    상기 활성영역을 통과하는 게이트와,
    상기 게이트의 양측으로 "d" 만큼 이격되어 평행하게 "h"의 높이로 구비되되, 상기 소자분리막과 활성영역에 걸쳐 구비되는 더미 게이트와,
    상기 게이트와 더미 게이트 사이의 소자분리영역에 매립된 절연막과,
    상기 게이트 및 더미 게이트의 양측 끝부분 하부에 구비되는 LDD 영역과,
    상기 게이트 및 더미 게이트 하측의 LDD 영역 하부에 구비되는 할로 도핑 영역을 포함하되, 상기 수퍼 스팁 할로 도핑 영역의 임플란트 범위는 하기 제1식 내지 제3식에 의해 정의되며, 하기 제4식을 만족시키는 것을 특징으로 하는 반도체소자의 트랜지스터.
    X1= Rp×sinθ-(d-h×tanθ) ------------ 제 1 식
    X2= Rp×sinθ ------------ 제 2 식
    X3= (Rp×sinθ+h×tanθ) ------------ 제 3 식
    X1> 0 (or X1> - Tsidewall), X2< Lchannel/2 ------ 제 4 식
    ( 단, Lchannel: 트랜지스터의 채널 길이, Tsidewall: 게이트 측벽의 절연막 스페이서 두께, Rp : 프로젝티드 레인지 ( projected range ), θ : 수퍼 스팁 할로 임플란트시 경사 각도, X1, X2, X3는 X0( 게이트의 측벽 위치 )를 기준으로 하는 할로 임플란트 범위 )
  4. 제 3 항에 있어서,
    상기 게이트와 더미 게이트의 거리 "d" 및 게이트 높이 "h"의 크기로 상기 할로 도핑 영역의 크기가 결정되는 것을 특징으로 하는 반도체소자의 트랜지스터.
  5. 반도체기판 상에 게이트 마스크를 이용하여 게이트산화막 및 게이트를 정의하되, 상기 게이트의 양측으로 더미 게이트를 형성하는 공정과,
    상기 게이트 및 더미 게이트를 마스크로 하여 LDD 영역을 형성하는 공정과,
    상기 게이트 및 더미 게이트를 마스크로 하는 할로 임플란트 공정으로 상기 게이트 및 더미 게이트 하측의 LDD 영역 하부에 할로 도핑 영역을 형성하되, 상기 수퍼 스팁 할로 도핑 영역의 임플란트 범위는 하기 제1식 내지 제3식에 의해 정의되며 하기 제4식을 만족시키도록 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
    X1= Rp×sinθ-(d-h×tanθ) ------------ 제 1 식
    X2= Rp×sinθ ------------ 제 2 식
    X3= (Rp×sinθ+h×tanθ) ------------ 제 3 식
    X1> 0 (or X1> - Tsidewall), X2< Lchannel/2 ------ 제 4 식
    ( 단, Lchannel: 트랜지스터의 채널 길이, Tsidewall: 게이트 측벽의 절연막 스페이서 두께, Rp : 프로젝티드 레인지 ( projected range ), θ : 수퍼 스팁 할로 임플란트시 경사 각도, X1, X2, X3는 X0( 게이트의 측벽 위치 )를 기준으로 하는 할로 임플란트 범위 )
  6. 제 5 항에 있어서,
    상기 더미 게이트는 상기 게이트와 일정거리 "d" 만큼 이격되어 평행하게 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  7. 제 5 항에 있어서,
    상기 더미 게이트는 반도체소자의 활성영역과 소자분리영역의 경계부에 걸쳐형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  8. 제 5 항에 있어서,
    상기 할로 임플란트 공정은 경사 이온 주입공정으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  9. 제 8 항에 있어서,
    상기 할로 임플란트 공정은 상기 게이트의 좌우측으로 경사 이온 주입할 수 있도록 0°와 180°로 회전시켜 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  10. 제 5 항에 있어서,
    상기 할로 도핑 영역의 크기는 게이트와 더미 게이트의 간격 및 더미 게이트의 높이로 조절하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  11. 반도체기판 상에 게이트 마스크를 이용하여 게이트산화막 및 게이트를 정의하되, 상기 게이트의 양측으로 더미 게이트를 형성하는 공정과,
    상기 게이트 및 더미 게이트를 마스크로 하여 LDD 영역을 형성하는 공정과,
    상기 게이트 및 더미 게이트를 마스크로 하는 할로 임플란트 공정으로 상기 게이트 및 더미 게이트 하측의 LDD 영역 하부에 할로 도핑 영역을 형성하되, 상기 수퍼 스팁 할로 도핑 영역의 임플란트 범위는 하기 제1식 내지 제3식에 의해 정의되며 하기 제4식을 만족시키도록 형성하는 공정과,
    상기 게이트 및 더미 게이트 측벽에 절연막 스페이서를 형성하되, 상기 소자분리영역 상의 게이트와 더미 게이트 사이를 매립하는 공정과,
    상기 게이트, 더미 게이트 및 절연막 스페이서를 마스크로 상기 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인 접합영역을 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
    X1= Rp×sinθ-(d-h×tanθ) ------------ 제 1 식
    X2= Rp×sinθ ------------ 제 2 식
    X3= (Rp×sinθ+h×tanθ) ------------ 제 3 식
    X1> 0 (or X1> - Tsidewall), X2< Lchannel/2 ------ 제 4 식
    ( 단, Lchannel: 트랜지스터의 채널 길이, Tsidewall: 게이트 측벽의 절연막 스페이서 두께, Rp : 프로젝티드 레인지 ( projected range ), θ : 수퍼 스팁 할로 임플란트시 경사 각도, X1, X2, X3는 X0( 게이트의 측벽 위치 )를 기준으로 하는 할로 임플란트 범위 )
  12. 제 11 항에 있어서,
    상기 더미 게이트는 상기 게이트와 일정거리 "d" 만큼 이격되어 평행하게 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  13. 제 11 항에 있어서,
    상기 더미 게이트는 반도체소자의 활성영역과 소자분리영역의 경계부에 걸쳐 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  14. 삭제
  15. 제 14 항에 있어서,
    상기 할로 임플란트 공정은 0°, 90°, 180° 및 270°로 4 회전시켜 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  16. 제 11 항에 있어서,
    상기 할로 도핑 영역의 크기는 게이트와 더미 게이트의 간격과 더미 게이트의 높이로 조절하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  17. 제 11 항에 있어서,
    상기 게이트 및 더미 게이트는 상측에 하드마스크층이 구비되는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
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