CN116266608A - 功率半导体器件和制造功率半导体器件的方法 - Google Patents

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顺·发·涅夫
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Abstract

半导体器件包括绝缘体上硅(SOI)衬底和并联电耦接以形成功率晶体管的晶体管单元。每个晶体管单元包括在SOI衬底的硅层中的源极区、在硅层中并邻接源极区的体区、被配置成控制体区内的沟道的栅极结构、在硅层中的漏极区以及将体区与漏极区横向分离的漂移区。每个栅极结构包括通过具有在20nm至60nm的范围内的厚度的栅极电介质与硅层分离的栅电极。每个晶体管单元的沟道的有效长度在50nm至500nm的范围内。功率晶体管具有在5V至60V的范围内的最大额定电压。还描述了制造半导体器件的对应方法。

Description

功率半导体器件和制造功率半导体器件的方法
技术领域
本公开内容一般地涉及电子学领域，并且具体地涉及功率半导体器件及其制造方法。
背景技术
由于较厚的栅极氧化物，具有在5V至60V的范围内的最大额定电压的中压装置在每单位面积的驱动电流性能方面面临基本问题。尽管该问题已经在一定程度上通过漂移工程，诸如RESURF(减小的表面场)技术来解决，但是较长的沟道长度仍然贡献总电阻中相当大的部分，并因此影响驱动电流。同时，因为较厚的栅极氧化物和缺少成角度的倾斜的基线注入，在较老的技术节点中减小沟道长度是困难的。由于诸如栅极驱动器中的I/O(输入/输出)晶体管的功率半导体器件在很大程度上依赖于作为品质因数的驱动电流，因此用较小的管芯(芯片)占用空间来实现较高的电流受到高度关注。
发明内容
根据半导体器件的实施方式，半导体器件包括：绝缘体上硅(SOI)衬底；以及并联电耦接以形成功率晶体管的多个晶体管单元，其中，每个晶体管单元包括在SOI衬底的硅层中的具有第一导电类型的源极区、在硅层中的与具有第一导电类型相反并邻接源极区的具有第二导电类型的体区、被配置成控制体区内的沟道的栅极结构、在硅层中的具有第一导电类型的漏极区，以及在硅层中并将体区与漏极区横向分离的具有第一导电类型的漂移区，其中，每个栅极结构包括通过具有在20nm至60nm的范围内的厚度的栅极电介质与硅层分离的栅电极，其中，每个晶体管单元的沟道的有效长度在50nm至500nm的范围内，其中，功率晶体管具有在5V至60V的范围内的最大额定电压。
根据制造半导体器件的方法的实施方式，方法包括：将第一杂质类型的掺杂剂物质注入到绝缘体上硅(SOI)衬底的硅层的表面中以限定漂移区；形成栅极结构，栅极结构包括通过具有在20nm至60nm的范围内的厚度的栅极电介质与硅层分离的栅电极；在限定漂移区之后，将与第一杂质类型相反的第二杂质类型的掺杂剂物质相对于表面成角度地注入到硅层的表面中以限定在栅极结构的一部分下方延伸的体区；在注入第二杂质类型的掺杂剂物质之后，在至少900℃的温度下退火SOI衬底超过1分钟；以及将第一杂质类型的掺杂剂物质注入到硅层的表面中以限定邻近体区的源极区和通过漂移区与体区横向隔开的漏极区。
根据制造半导体器件的方法的另一实施方式，方法包括：将第一杂质类型的掺杂剂物质注入到绝缘体上硅(SOI)衬底的硅层的表面中以限定多个晶体管单元的漂移区；针对每个晶体管单元形成栅极结构，该栅极结构包括通过具有在20nm至60nm的范围内的厚度的栅极电介质与硅层分离的栅电极；在限定漂移区之后，将与第一杂质类型相反的第二杂质类型的掺杂剂物质相对于表面成角度地注入到硅层的表面中以针对每个晶体管单元限定在栅极结构的一部分下方延伸的体区；在注入第二杂质类型的掺杂剂物质之后，在至少900℃的温度下退火SOI衬底超过1分钟；将第一杂质类型的掺杂剂物质注入到硅层的表面中，以针对每个晶体管单元限定邻近体区的源极区和通过漂移区与体区横向隔开的漏极区；以及并联电耦接晶体管单元以形成功率晶体管，其中，每个晶体管单元的有效沟道长度在50nm至500nm的范围内，其中，功率晶体管具有在5V至60V的范围内的最大额定电压。
本领域技术人员在阅读以下详细描述并查看附图后将认识到其他特征和优点。
附图说明
附图中的各元素不必相对于彼此成比例。相同的附图标记表示对应的相似部件。各种所示实施方式的特征可以组合，除非它们相互排斥。在附图中描绘了实施方式，并且在以下描述中对实施方式进行了详细描述。
图1A至图1D示出了制造功率半导体器件的方法的实施方式的局部截面图，功率半导体器件具有在20nm至60nm的范围内的栅极电介质厚度，在50nm至500nm的范围内的有效沟道长度，以及在5V至60V的范围内的最大额定电压。
图2A至图2D示出了制造功率半导体器件的方法的另一实施方式的局部截面图，功率半导体器件具有在20nm至60nm的范围内的栅极电介质厚度，在50nm至500nm的范围内的有效沟道长度，以及在5V至60V的范围内的最大额定电压。
图3A至图3F示出了在图1A至图1D所示出的方法期间在两个有源晶体管单元TC的区域中使用的注入掩模的局部俯视图。
图4A至图4F示出了在图2A至图2D所示出的方法期间在两个有源晶体管单元TC的区域中使用的注入掩模的局部俯视图。
具体实施方式
在本文中描述的实施方式提供了功率半导体器件和制造功率半导体器件的方法，功率半导体器件具有在5V至60V的范围内的最大额定电压以及在20nm至60nm的范围内的栅极电介质厚度、和在50nm至500nm的范围内的有效沟道长度，由于可以改善电流驱动能力和单元间距，因此产生了每单位面积更高的驱动电流。可以实现(i)例如在200nm至400nm的范围内的薄SOI(绝缘体上硅)、(ii)高能量、大角度倾斜注入和(iii)器件布局工程的组合，可以实现中压横向功率器件的极短沟道实现，即使中压横向功率器件具有相对厚的栅极电介质。与具有约12nm或更小的栅极氧化物厚度的亚微米技术节点相比，即使具有相对厚的栅极氧化物，例如在46nm+/-20％的范围内，这样的中压器件也具有与Rdson(导通状态电阻)减小相结合的改善的器件电流性能。
下面参考附图描述功率半导体器件的示例性实施方式和对应的制造方法。
图1A至图1D示出了制造功率半导体器件的方法的实施方式的局部截面图，功率半导体器件具有在20nm至60nm的范围内的厚度的栅极电介质、长度在50nm至500nm的范围内的有效沟道长度，以及在5V至60V的范围内的最大额定电压。
图1A示出了绝缘体上硅(SOI)衬底100，绝缘体上硅(SOI)衬底100包括在诸如二氧化硅、蓝宝石等的电绝缘体104上的硅层102。在一个实施方式中，硅层102具有在200nm至400nm的范围内的厚度。处理晶片106可以支撑电绝缘体104和硅层102。
图1B示出了将第一杂质类型的掺杂剂物质108注入到SOI衬底100的硅层102的表面110中以限定功率晶体管的漂移区112。在n沟道功率晶体管的情况下，第一杂质类型是n型(即负电荷载流子或电子)。在p沟道功率晶体管的情况下，第一杂质类型是p型(即正电荷载流子或空洞)。
根据图1A至图1D中示出的实施方式，在形成栅极结构之前限定漂移区112。由于使用SOI/隔离台面技术，漂移区112可以在该工艺的早期被限定，而在体(非SOI)技术中是不可行的。在体技术中，漂移延伸注入通常在栅电极的图案化之后执行。
在一个实施方式中，在硅层102的表面110上形成毯覆式(blanket)注入掩模，并且通过毯覆式注入掩模注入第一杂质类型的掺杂剂物质108以限定漂移区112。毯覆式注入掩模在硅层102的有源(单元)区上没有漂移图案。根据该实施方式，漂移区112至少在硅层102的有源区中被限定为没有中断或间断，并且在每个晶体管单元的体区与漏极区之间具有均匀的厚度，并且仍将在图1B中形成。
硅层102的有源区是硅层102中形成有源晶体管单元的部分。有源晶体管单元是对通过并联电耦接有源晶体管单元而形成的功率晶体管的电流有贡献的晶体管单元。毯覆式注入掩模在图1B中不可见，图1B示出了硅层102的有源区。
图1C示出了形成栅极结构114之后的半导体器件。根据图1C所示的实施方式，栅极结构114是具有通过栅极电介质118与硅层102分离的栅电极116的平面栅极结构。在一个实施方式中，栅电极116包括多晶硅并且具有在300nm至600nm的范围内的厚度，并且栅极电介质118包括氧化物并具有在46nm+/-20％的范围内的厚度。更一般地，栅极电介质118可以具有在20nm至60nm的范围内的厚度。
图1C还示出了将与第一杂质类型相反的第二杂质类型的掺杂剂物质120相对于表面110成角度地(掩模)注入到硅层102的表面110中以限定在栅极结构114的一部分之下延伸的体区122。在n沟道功率晶体管的情况下，第二杂质类型是p型。在p沟道功率晶体管的情况下，第二杂质类型是n型。
通过在硅层102的表面110上形成成角度注入掩模122，可以将第二杂质类型的掺杂剂物质120相对于表面110成角度α注入到硅层102的表面110中。成角度注入掩模122屏蔽设置在栅极结构114下面的硅层102的面向漏极的部分124，并暴露设置在栅极结构114下面的硅层102的面向源极的部分126。通过成角度注入掩模122注入第二杂质类型的掺杂剂物质120，使得第二杂质类型的掺杂剂物质120延伸到硅层102的面向源极的部分126中，但不延伸到硅层102的面向漏极的部分124中。例如，将第二杂质类型的掺杂剂物质120以相对于表面在40度至50度的范围内的角度α注入到硅层102的表面110中。
单独地或组合地，第二杂质类型的掺杂剂物质120的总剂量例如使用四角环注入工艺以每个45度的4个旋转步长(rotational step)被递送到硅层102，其中，每一旋转将总剂量的四分之一递送到硅层102。与亚微米技术相比，在图1A至图1D中源极-漏极间距更大。因此，避免了光刻胶阴影，并且可以通过图1C所示的注入工艺有效地掺杂自对准沟道区。
针对具有在20nm至60nm的范围内的厚度的栅极电介质118，例如在约80keV至140keV的能量下的高能量注入与在40度至50度的范围内的注入角α结合使用，以确保最小有效沟道长度。选择注入的能量和注入的角度α以通过相对厚的栅极电介质118和栅电极116的边缘注入。例如具有在50nm至100nm的范围内的有效沟道长度和厚度在20nm至60nm的范围内的栅极电介质超短沟道器件，可以用更高的环注入剂量触发更高的Vt(阈值电压)值。可以针对这样的器件实施适当的Vt控制及断开电流调节。
在注入第二杂质类型的掺杂剂物质120之后，在至少900℃的温度下退火SOI衬底100超过1分钟，以形成每个有源晶体管的沟道区123。根据该实施方式，使用超过1分钟范围内的较长退火来代替仅持续几秒的RTA(快速热退火)。例如，在至少900℃的温度下的退火可以维持在30分钟至45分钟或甚至几小时的范围内。较长的退火(氧化)工艺确保通过足够的掺杂剂驱入获得50nm至500nm的范围内的有效沟道长度，从而避免穿通。
图1D示出了将第一杂质类型的掺杂剂物质128(掩模)注入到硅层102的表面110中，以针对每个有源晶体管单元限定邻近体区122的源极区130和通过漂移区112与体区122横向分离的漏极区132。根据该实施方式，功率半导体器件是横向器件，其中，源极区130与漏极区132之间的主电流流动路径沿器件的前侧出现，而不在器件的前侧与后侧之间。栅极结构114被示出为形成在硅层102的表面110上的平面栅极，但也可以是形成在硅层102中的沟槽栅极。
图2A至图2D示出了制造功率半导体器件的方法的另一实施方式的局部截面图，功率半导体器件具有在20nm至60nm的范围内的厚度的栅极电介质、长度在50nm至500nm的范围内的有效沟道长度，以及在5V至60V的范围内的最大额定电压。
类似图1A，图2A示出了SOI衬底100，SOI衬底100包括在诸如二氧化硅、蓝宝石等的电绝缘体104上的硅层102。比如，硅层102可以具有在200nm至400nm的范围内的厚度。
类似图1B，图2B示出了在形成栅极结构之前将第一杂质类型的掺杂剂物质108注入到SOI衬底100的硅层102的表面110中以限定功率晶体管的漂移区112。与图1B所示的实施方式不同，图2B所示的实施方式包括在硅层102的表面110上形成图案化漂移注入掩模200。图案化漂移注入掩模200包括与每个有源晶体管单元的沟道区相关联的沟道图案202。沟道区是设置在栅极结构114下面的体区122的一部分。通过图案化漂移注入掩模200注入第一杂质类型的掺杂剂物质108以限定漂移区112。图案化漂移注入掩模200的沟道图案202将每个有源晶体管单元的沟道区与第一杂质类型的掺杂剂物质108屏蔽开。在一个实施方式中，图案化漂移注入掩模200的沟道图案202具有0.8或更低的CD(临界尺寸)。
因此，与图1B中所示出的实施方式不同，在限定漂移区112时，本征或未掺杂的Si区域113保留在沟道区的一部分中。该区域被认为是“本征的”或“未掺杂的”，因为几乎或甚至没有漂移注入物进入由图案化漂移注入掩模200的沟道图案202屏蔽的沟道区的部分。由图案化漂移注入掩模200的沟道图案202屏蔽的沟道区的部分可以具有本底(background)掺杂水平，但是本底掺杂水平相对地不受漂移注入的影响。
图案化漂移注入掩模200的使用使得随后的成角度的体注入能够进一步限定整个沟道区，沟道区的一部分包括在限定漂移区112时保持本征或未掺杂的区域113，如上所述。因此，使用图案化漂移注入掩模200，还可以改善穿通保护和/或允许甚至更短的有效沟道长度。例如，使用图案化漂移掩模200，有效沟道长度可能在50nm至100nm的范围内。通过使用如图1B所示的毯覆式漂移注入工艺，有效沟道长度可以在100nm至500nm的范围内。
类似图1C，图2C示出了在形成栅极结构114之后并且在相对于表面110成角度α将第二杂质类型的掺杂剂物质120(掩模)注入硅层102的表面110中，以限定每个有源晶体管单元的体区122期间的半导体器件。根据图2A至图2D中所示的实施方式，图2B中所示的图案化漂移注入工艺产生与图案化漂移注入掩模200的沟道图案202相关联的过渡区204，并且通过退火驱入工艺将第二杂质类型的掺杂剂物质120中的一些扩散到该过渡区中以限定总沟道区123。因为沟道区的区域113通过图案化漂移注入掩模200被保护免受较早的漂移注入，所以图2C中所示的成角度的体区掺杂剂注入工艺导致进一步改善沟道区123中的沟道长度控制，从而提供改善的断开电流控制。
类似图1D，图2D示出了将第一杂质类型的掺杂剂物质128(掩模)注入到硅层102的表面110中以限定邻近体区122的源极区130和通过每个有源晶体管单元的漂移区112与体区122横向分离的漏极区132。
图1A至图1D和图2A至2D中示出的实施方式使用具有高能量成角度注入的薄SOI硅层102来形成用于中压功率半导体器件的有源晶体管单元的沟道区123，而不是使用具有基于隔离物的亚微米实现的STI(浅沟槽隔离)工艺。为了使这样的非亚微米/非STI成功实现，在工艺中更早地执行漂移延伸注入。例如，可以在形成栅极结构114之前限定漂移区112，如图1B和图2B所示。图案化漂移注入掩模200可以应用在硅层102的有源区中，例如，如图2B所示，用于改善沟道长度控制。无论使用毯覆式注入掩模或图案化漂移注入掩模来限定漂移区112，利用超过1分钟的长炉退火来驱入体注入提供了足够的沟道长度控制。本文中所述的成角度环注入工艺、长(超过1分钟)退火、毯覆式注入掩模或图案化漂移注入工艺和薄SOI各自提供对有效沟道长度的约20％控制。
下面描述在图1A至图1D和图2A至图2D所示出的方法中使用的注入掩模的实施方式。
图3A至图3F示出了在图1A至图1D所示出的方法期间在两个有源晶体管单元TC的区域中使用的注入掩模的局部俯视图。每个晶体管单元包括在SOI衬底100的硅层102中的第一导电类型的源极区130、在硅层102中并邻接源极区130的第二导电类型的体区122、被配置成控制体区122的沟道区123内的沟道的栅极结构114、在硅层102中的第一导电类型的漏极区132，以及在硅层102中的第一导电类型的漂移区112，该漂移区112将体区122与漏极区132横向分离。晶体管单元并联电耦接以例如通过公共源极金属化、公共漏极金属化和公共栅极金属化形成功率晶体管。每个晶体管单元的栅极电介质118具有在20nm至60nm的范围内的厚度，每个晶体管单元的沟道有效长度在50nm至500nm的范围内，并且由晶体管单元形成的功率晶体管具有在5V至60V的范围内的最大额定电压。如图3B至图3F所示，器件可以具有彼此平行地纵向延伸的条形栅极结构114。然而，可以使用另一种栅极布局。
图3A示意性地示出了在图1A至图1D所示出的方法期间使用的注入掩模，注入掩模与一个晶体管单元的区域中的有源区300交叠。所使用的掩模包括用于限定漂移区112的毯覆式漂移注入掩模302、用于限定栅极结构114的栅极掩模304、用于限定体区122和对应的沟道区123的成角度环注入掩模306，以及用于限定源极区130和漏极区132的源/漏掩模308。可以使用任何标准光刻工艺来形成掩模302、掩模304、掩模306和掩模308。
图3B示出了在两个有源晶体管单元TC的区域中使用图3A所示的掩模302、掩模304、掩模306和掩模308制造的器件。图3B还示出了分别用于源极区130和漏极区132的源极/体接触310和漏极接触312，以及在SOI硅层102中形成的用于提供到图3B中不可见的体区122的欧姆连接的高掺杂体接触区314。在n沟道器件的情况下，高掺杂体接触区314是p+掺杂的。在p沟道器件的情况下，高掺杂体接触区314是n+掺杂的。
图3C示出了毯覆式漂移注入掩模302。图3C中所示出的毯覆式漂移注入掩模302的交叉阴影线的部分是掩膜302的允许将第一杂质类型的掺杂剂物质108注入到硅层102的表面110中以限定有源区300中的漂移区域112的部分。根据该实施方式，毯覆式漂移注入掩模302没有在有源区300上进行图案化/开槽。因此，漂移区112可以在每个晶体管单元TC的体区122与每个晶体管单元TC的漏极区132之间具有均匀的厚度。如上所述，可以在形成栅极结构114之前在硅层102中限定漂移区112。栅极结构114在图3C中作为参考点示出。
图3D示出了成角度环注入掩模306。图3D所示出的成角度环注入掩模306的交叉阴影线的部分是掩模306的允许将第二杂质类型的掺杂剂物质120相对于表面110成角度α注入到硅层102的表面110中以限定体区122的部分，体区122包括在栅极结构114下方的硅层102的面向源极部分126中形成的沟道区123。成角度环注入掩模306屏蔽设置在每个栅极结构114下面的硅层102的面向漏极的部分124，并暴露设置在每个栅极结构114下面的硅层102的面向源极的部分126。通过成角度环注入掩模306注入的第二杂质类型的掺杂剂物质120延伸到硅层102的面向源极的部分126中，但不延伸到硅层102的面向漏极的部分124中。本文中先前结合图1C和图2C描述了环注入的示例性参数。
图3E示出了源极/漏极注入掩模308。图3E中所示出的源极/漏极掩模308的交叉阴影线的部分是掩模308的允许将第一杂质类型的掺杂剂物质128注入到硅层102的表面110中以限定每个晶体管单元的源极区130和漏极区132的部分。
图3F示出了体接触注入掩模316。图3F所示出的体接触注入掩模316的交叉阴影线的部分是掩模316的允许第二杂质类型的掺杂剂物质注入到硅层102的表面110中以限定每个晶体管单元的高掺杂体接触区314的部分。
图4A至图4F示出了在图2A至图2D示出的方法期间在两个有源晶体管单元TC的区域中使用的注入掩模的局部俯视图。每个晶体管单元包括在SOI衬底100的硅层102中的第一导电类型的源极区130、在硅层102中并邻接源极区130的第二导电类型的体区122、被配置成控制体区122的沟道区123内的沟道的栅极结构114、在硅层102中的第一导电类型的漏极区132，以及在硅层102中的第一导电类型的漂移区112，该漂移区112将体区122与漏极区132横向分离。晶体管单元并联电耦接以例如通过公共源极金属化、公共漏极金属化和公共栅极金属化形成功率晶体管。每个晶体管单元的栅极电介质118具有在20nm至60nm的范围内的厚度，每个晶体管单元的沟道的有效长度在50nm至500nm的范围内，并且由晶体管单元形成的功率晶体管具有在5V至60V的范围内的最大额定电压。如图4B至图4F所示，器件可以具有彼此平行地纵向延伸的条形栅极结构114。然而，可以使用另一种栅极布局。
图4A示意性地示出了在图1A至图1D所示出的方法期间使用的注入掩模，注入掩模与一个晶体管单元的区域中的有源区300交叠。所使用的掩模包括图2B所示出的图案化漂移注入掩模200、用于限定栅极结构114的栅极掩模304、用于限定体区122和对应的沟道区123的成角度环注入掩模306，以及用于限定源极区130和漏极区132的源/漏掩模308。可以使用任何标准光刻工艺来形成掩模200、掩模304、掩模306和掩模308。
图4B示出了在两个有源晶体管单元TC的区域中使用图4A所示出的掩模200、掩模304、掩模306和掩模308制造的器件。图4B还示出了分别用于源极区130和漏极区132的源极/体接触310和漏极接触312，以及在SOI硅层102中形成的用于提供到图3B中不可见的体区122的欧姆连接的高掺杂体接触314。图4B还示出了在限定由体注入驱入退火形成的漂移区112和对应的过渡区204时保留在栅极结构114下面的本征或非掺杂的区域113。
图4C示出了图案化漂移注入掩模302。图4C中示出的图案化漂移注入掩模200的交叉阴影线的部分是掩膜200的允许将第一杂质类型的掺杂剂物质108注入硅层102的表面110以限定有源区300的漂移区域112的部分。图案化漂移注入掩模200的沟道图案202将每个有源晶体管单元的沟道区123与器件的有源区300中的第一杂质类型的掺杂剂物质108屏蔽开，以改善沟道长度控制，如本文中先前所述。如上所述，可以在形成栅极结构114之前在硅层102中限定漂移区112。栅极结构114在图4C中展示作为参考点。
图4D示出了成角度环注入掩模306。图4D所示出的成角度环注入掩模306的交叉阴影线的部分是掩模306的允许将第二杂质类型的掺杂剂物质120相对于表面110成角度地注入到硅层102的表面110中以限定体区122的部分，体区122包括在栅极结构114下方的硅层102的面向源极部分126中形成的沟道区123。成角度环注入掩模306屏蔽设置在每个栅极结构114下面的硅层102的面向漏极的部分124，并暴露设置在每个栅极结构114下面的硅层102的面向源极的部分126。通过成角度环注入掩模306注入的第二杂质类型的掺杂剂物质120延伸到硅层102的面向源极的部分126中，但不延伸到硅层102的面向漏极的部分124中。
图案化漂移注入掩模200的使用导致区域113被保护免受较早的漂移注入，并且因此在体注入之前是本征的或未掺杂的，如本文中先前所解释的。使用图4D中所示出的对应的掩模306实施的成角度体注入工艺在被保护免受漂移注入的本征或未掺杂的区域113中产生更好的掺杂剂控制。图4D还示出了作为体区注入退火驱入的结果而在每个有源晶体管单元的沟道区123中形成的过渡区204的位置。
图4E示出了源极/漏极注入掩模308。图4E中所示出的源极/漏极掩模308的交叉阴影线的部分是掩模308的允许将第一杂质类型的掺杂剂物质128注入到硅层102的表面110中，以限定每个晶体管单元的源极区130和漏极区132的部分。
图4F示出了体接触注入掩模316。图4F所示出的体接触注入掩模316的交叉阴影线的部分是掩模316的允许将第二杂质类型的掺杂剂物质注入到硅层102的表面110中以限定每个晶体管单元的高掺杂体接触区314的部分。
本文中所描述的方法可以产生具有减小约20％的沟道/间距的半导体器件，半导体器件直接影响Cgd(栅极到漏极电容)。减小的沟道长度允许更高的电流和更低的Cgd，从而提高电源的如Rdson×Qgd给出的FOM，其中，Rdson是导通状态电阻，Qgd是栅极电荷。更低的rdson×Qgd允许改善的开关效率。而且，由于开关器件的高增益，可以改善米勒平坦区(Miller plateau)。更低的有效沟道长度产生更低的Cgd，这又导致更好的FOM期望。
尽管本公开内容不限于此，但以下编号的实施方式说明本公开的一个或更多个方面。
示例1.一种半导体器件，包括：绝缘体上硅(SOI)衬底；以及并联电耦接以形成功率晶体管的多个晶体管单元，其中，每个晶体管单元包括在SOI衬底的硅层中的具有第一导电类型的源极区、在硅层中的与具有第一导电类型相反并邻接源极区的具有第二导电类型的体区、被配置成控制体区内的沟道的栅极结构、在硅层中的具有第一导电类型的漏极区，以及在硅层中的具有第一导电类型的、将体区与漏极区横向分离的漂移区，其中，每个栅极结构包括通过具有在20nm至60nm的范围内的厚度的栅极电介质与硅层分离的栅电极，其中，每个晶体管单元的沟道的有效长度在50nm至500nm的范围内，其中，功率晶体管具有在5V至60V的范围内的最大额定电压。
示例2.根据示例1的半导体器件，其中，每个晶体管单元的沟道的有效长度在50nm至100nm的范围内。
示例3.根据示例1或2的半导体器件，其中，每个晶体管单元的漂移区在体区与漏极区之间具有均匀的厚度。
示例4.根据示例1至3中任一项的半导体器件，其中，硅层具有在200nm至400nm的范围内的厚度。
示例5.根据示例1至4中任一项的半导体器件，其中，栅电极包括多晶硅并且具有在300nm至600nm的范围内的厚度，并且栅极电介质包括氧化物并且具有在46nm+/-20％的范围内的厚度。
示例6.一种制造半导体器件的方法，方法包括：将第一杂质类型的掺杂剂物质注入到绝缘体上硅(SOI)衬底的硅层的表面中以限定漂移区；形成栅极结构，栅极结构包括通过具有在20nm至60nm的范围内的厚度的栅极电介质与硅层分离的栅电极；在限定漂移区之后，将与第一杂质类型相反的第二杂质类型的掺杂剂物质相对于表面成角度地注入到硅层的表面中以限定在栅极结构的一部分下方延伸的体区；在注入第二杂质类型的掺杂剂物质之后，在至少900℃的温度下退火SOI衬底超过1分钟；以及将第一杂质类型的掺杂剂物质注入到硅层的表面中以限定邻近体区的源极区和通过漂移区与体区横向隔开的漏极区。
示例7.根据示例6的方法，其中，将第一杂质类型的掺杂剂物质注入到硅层的表面中以限定漂移区包括：在形成栅极结构之前，在硅层的表面上形成毯覆式注入掩模，毯覆式注入掩模在硅层的有源区上没有漂移图案；以及通过毯覆式注入掩模注入第一杂质类型的掺杂剂物质以限定漂移区。
示例8.根据示例6的方法，其中，将第一杂质类型的掺杂剂物质注入到硅层的表面中以限定漂移区包括：在形成栅极结构之前，在硅层的表面上形成图案化注入掩模，图案化注入掩模包括与沟道区相关联的沟道图案；以及通过图案化注入掩模注入第一杂质类型的掺杂剂物质以限定漂移区，其中，图案化注入掩模的沟道图案将沟道区与第一杂质类型的掺杂剂物质屏蔽开。
示例9.根据示例6至8中任一项的方法，其中，在至少900℃的温度下的退火维持在30分钟至45分钟的范围内。
示例10.根据示例6至9中任一项的方法，其中，将第二杂质类型的掺杂剂物质相对于表面成角度地注入到硅层的表面中包括：在硅层的表面上形成成角度注入掩模，成角度注入掩模屏蔽设置在栅极结构下方的硅层的面向漏极的部分，并暴露设置在栅极结构下方的硅层的面向源极的部分；以及通过成角度注入掩模注入第二杂质类型的掺杂剂物质，使得第二杂质类型的掺杂剂物质延伸到硅层的面向源极的部分中，但不延伸到硅层的面向漏极的部分中。
示例11.根据示例6至10中任一项的方法，其中，第二杂质类型的掺杂剂物质以相对于表面在40度至50度的范围内的角度注入到硅层的表面中。
示例12.根据示例6至示例11中任一项的方法，其中，第二杂质类型的掺杂剂物质的总剂量以每个45度的4个旋转步长递送到硅层，并且其中，每一旋转将总剂量的四分之一递送到硅层。
示例13.一种制造半导体器件的方法，方法包括：将第一杂质类型的掺杂剂物质注入到绝缘体上硅(SOI)衬底的硅层的表面中以限定多个晶体管单元的漂移区；针对每个晶体管单元形成栅极结构，该栅极结构包括通过具有在20nm至60nm的范围内的厚度的栅极电介质与硅层分离的栅电极；在限定漂移区之后，将与第一杂质类型相反的第二杂质类型的掺杂剂物质相对于表面成角度地注入到硅层的表面中，以针对每个晶体管单元限定在栅极结构的一部分下方延伸的体区；在注入第二杂质类型的掺杂剂物质之后，在至少900℃的温度下退火SOI衬底超过1分钟；将第一杂质类型的掺杂剂物质注入到硅层的表面中，以针对每个晶体管单元限定邻近体区的源极区和通过漂移区与体区横向隔开的漏极区；以及并联地电耦接晶体管单元以形成功率晶体管，其中，每个晶体管单元的有效沟道长度在50nm至500nm的范围内，其中，功率晶体管具有在5V至60V的范围内的最大额定电压。
示例14.根据示例13的方法，其中，将第一杂质类型的掺杂剂物质注入到硅层的表面中以针对每个晶体管单元限定漂移区包括：在针对每个晶体管单元形成栅极结构之前，在硅层的表面上形成毯覆式注入掩模，毯覆式注入掩模在针对晶体管单元分配的硅层的有源区上没有漂移图案；以及通过毯覆式注入掩模注入第一杂质类型的掺杂剂物质以针对每个晶体管单元限定漂移区。
示例15.根据示例13的方法，其中，将第一杂质类型的掺杂剂物质注入到硅层的表面中以针对每个晶体管单元限定漂移区包括：在针对每个晶体管单元形成栅极结构之前，在硅层的表面上形成图案化注入掩模，图案化注入掩模包括与晶体管单元的沟道区相关联的沟道图案；以及通过图案化注入掩模注入第一杂质类型的掺杂剂物质以针对每个晶体管单元限定漂移区，其中，图案化注入掩模的沟道图案将针对每个晶体管单元的沟道区与第一杂质类型的掺杂剂物质屏蔽开。
示例16.根据示例13至15中任一项的方法，其中，在至少900℃的温度下的退火维持在30分钟至45分钟的范围内。
示例17.根据示例13至16中任一项的方法，其中，将第二杂质类型的掺杂剂物质相对于表面成角度地注入到硅层的表面中包括：在硅层的表面上形成成角度注入掩模，成角度注入掩模屏蔽设置在针对每个晶体管单元的栅极结构下方的硅层的面向漏极的部分，并暴露设置在针对每个晶体管单元的栅极结构下方的硅层的面向源极的部分；以及通过成角度注入掩模注入第二杂质类型的掺杂剂物质，使得第二杂质类型的掺杂剂物质延伸到针对每个晶体管单元的硅层的面向源极的部分中，但不延伸到针对每个晶体管单元的硅层的面向漏极的部分中。
示例18.根据示例13至17中任一项的方法，其中，第二杂质类型的掺杂剂物质以相对于表面在40度至50度的范围内的角度注入到硅层的表面中。
示例19.根据示例13至18中任一项的方法，其中，第二杂质类型的掺杂剂物质的总剂量以每个45度的4个旋转步长递送到硅层，并且其中，每一旋转将总剂量的四分之一递送到硅层。
示例20.根据示例13至19中任一项的方法，其中，在形成栅极结构之前限定漂移区。
诸如“第一”、“第二”等术语用于描述各种元件、区域、部分等，并且也不旨在进行限制。在整个说明书中，相同的术语表示相同的元件。
如本文中所使用的，术语“具有”、“含有”、“包括”、“包含”等为指示所陈述元件或特征的存在的开放式术语，但不排除附加的元件或特征。除非上下文另外明确指出，冠词“一”、“一个”和“该”旨在包括复数以及单数。
尽管本文中已经示出和描述了特定实施方式，但是本领域的普通技术人员应当理解，在不脱离本发明的范围的情况下，可以用各种替选和/或等效实现来替换所示出和描述的特定实施方式。本申请旨在涵盖本文中所讨论的特定实施方式的任何适配或变型。因此，本发明旨在仅由权利要求及其等同物限制。

Claims (20)

1.一种半导体器件，包括：
绝缘体上硅衬底；以及
多个晶体管单元，其被并联电耦接以形成功率晶体管，
其中，每个晶体管单元包括：在所述绝缘体上硅衬底的硅层中的具有第一导电类型的源极区、在所述硅层中并邻接所述源极区的具有与所述第一导电类型相反的第二导电类型的体区、被配置成控制所述体区内的沟道的栅极结构、在所述硅层中的具有所述第一导电类型的漏极区，以及在所述硅层中并将所述体区与所述漏极区横向分离的具有所述第一导电类型的漂移区，
其中，每个栅极结构包括栅电极，所述栅电极通过具有在20nm至60nm的范围内的厚度的栅极电介质而与所述硅层分离，
其中，每个晶体管单元的沟道的有效长度在50nm至500nm的范围内，以及
其中，所述功率晶体管具有在5V至60V的范围内的最大额定电压。
2.根据权利要求1所述的半导体器件，其中，每个晶体管单元的沟道的有效长度在50nm至100nm的范围内。
3.根据权利要求1所述的半导体器件，其中，每个晶体管单元的漂移区在所述体区与所述漏极区之间具有均匀的厚度。
4.根据权利要求1所述的半导体器件，其中，所述硅层具有在200nm至400nm的范围内的厚度。
5.根据权利要求1所述的半导体器件，其中，所述栅电极包括多晶硅并且具有在300nm至600nm的范围内的厚度，并且其中，所述栅极电介质包括氧化物并且具有在46nm上下浮动20％的范围内的厚度。
6.一种制造半导体器件的方法，所述方法包括：
将第一杂质类型的掺杂剂物质注入到绝缘体上硅衬底的硅层的表面中以限定漂移区；
形成栅极结构，所述栅极结构包括栅电极，所述栅电极通过具有在20nm至60nm的范围内的厚度的栅极电介质而与所述硅层分离；
在限定所述漂移区后，将与所述第一杂质类型相反的第二杂质类型的掺杂剂物质相对于所述表面成角度地注入到所述硅层的表面中，以限定在所述栅极结构的一部分之下延伸的体区；
在注入所述第二杂质类型的掺杂剂物质之后，在至少900℃的温度下退火所述绝缘体上硅衬底超过1分钟；以及
将所述第一杂质类型的掺杂剂物质注入到所述硅层的表面中，以限定邻近所述体区的源极区以及通过所述漂移区与所述体区横向分离的漏极区。
7.根据权利要求6所述的方法，其中，将所述第一杂质类型的掺杂剂物质注入到所述硅层的表面中以限定所述漂移区包括：
在形成所述栅极结构之前，在所述硅层的表面上形成毯覆式注入掩模，所述毯覆式注入掩模在所述硅层的有源区之上没有漂移图案；以及
通过所述毯覆式注入掩模注入所述第一杂质类型的掺杂剂物质以限定所述漂移区。
8.根据权利要求6所述的方法，其中，将所述第一杂质类型的掺杂剂物质注入到所述硅层的表面中以限定所述漂移区包括：
在形成所述栅极结构之前，在所述硅层的表面上形成图案化注入掩模，所述图案化注入掩模包括与沟道区相关联的沟道图案；以及
通过所述图案化注入掩模注入所述第一杂质类型的掺杂剂物质以限定所述漂移区，其中，所述图案化注入掩模的沟道图案将所述沟道区与所述第一杂质类型的掺杂剂物质屏蔽开。
9.根据权利要求6所述的方法，其中，在30分钟至45分钟的范围内维持在至少900℃的温度下的退火。
10.根据权利要求6所述的方法，其中，将所述第二杂质类型的掺杂剂物质相对于所述表面成角度地注入到所述硅层的表面中包括：
在所述硅层的表面上形成成角度注入掩模，所述成角度注入掩模屏蔽所述硅层的设置在所述栅极结构之下的面向漏极的部分，并且暴露所述硅层的设置在所述栅极结构之下的面向源极的部分；以及
通过所述成角度注入掩模来注入所述第二杂质类型的掺杂剂物质，使得所述第二杂质类型的掺杂剂物质延伸到所述硅层的面向源极的部分中，但不延伸到所述硅层的面向漏极的部分。
11.根据权利要求6所述的方法，其中，所述第二杂质类型的掺杂剂物质以相对于所述表面成40度至50度的范围内的角度被注入到所述硅层的表面中。
12.根据权利要求6所述的方法，其中，所述第二杂质类型的掺杂剂物质的总剂量以每个45度的4个旋转步长递送到所述硅层，并且其中，每一旋转将所述总剂量的四分之一递送到所述硅层。
13.一种制造半导体器件的方法，所述方法包括：
将第一杂质类型的掺杂剂物质注入到绝缘体上硅衬底的硅层的表面中，以针对多个晶体管单元限定漂移区；
针对每个晶体管单元形成栅极结构，所述栅极结构包括通过具有在20nm至60nm的范围内的厚度的栅极电介质而与所述硅层分离的栅电极；
在限定所述漂移区之后，将与所述第一杂质类型相反的第二杂质类型的掺杂剂物质相对于所述表面成角度地注入到所述硅层的表面中，以针对每个晶体管单元限定在所述栅极结构的一部分之下延伸的体区；
在注入所述第二杂质类型的掺杂剂物质之后，在至少900℃的温度下退火所述绝缘体上硅衬底超过1分钟；
将所述第一杂质类型的掺杂剂物质注入到所述硅层的表面中，以针对每个晶体管单元限定邻近所述体区的源极区以及通过所述漂移区与所述体区横向分离的漏极区；以及
并联电耦接所述多个晶体管单元以形成功率晶体管，
其中，每个晶体管单元的有效沟道长度在50nm至500nm的范围内，以及
其中，所述功率晶体管具有在5V至60V的范围内的最大额定电压。
14.根据权利要求13所述的方法，其中，将所述第一杂质类型的掺杂剂物质注入到所述硅层的表面中以针对每个晶体管单元限定所述漂移区包括：
在针对每个晶体管单元形成所述栅极结构之前，在所述硅层的表面上形成毯覆式注入掩模，所述毯覆式注入掩模在针对所述多个晶体管单元分配的所述硅层的有源区之上没有漂移图案；以及
通过所述毯覆式注入掩模注入所述第一杂质类型的掺杂剂物质以针对每个晶体管单元限定所述漂移区。
15.根据权利要求13所述的方法，其中，将所述第一杂质类型的掺杂剂物质注入到所述硅层的表面中以针对每个晶体管单元限定所述漂移区包括：
在针对每个晶体管单元形成所述栅极结构之前，在所述硅层的表面上形成图案化注入掩模，所述图案化注入掩模包括与所述多个晶体管单元的沟道区相关联的沟道图案；以及
通过所述图案化注入掩模注入所述第一杂质类型的掺杂剂物质以针对每个晶体管单元限定所述漂移区，其中，所述图案化注入掩模的沟道图案将针对每个晶体管单元的沟道区与所述第一杂质类型的掺杂剂物质屏蔽开。
16.根据权利要求13所述的方法，其中，在30分钟至45分钟的范围内维持在至少900℃的温度下的退火。
17.根据权利要求13所述的方法，其中，将所述第二杂质类型的掺杂剂物质相对于所述表面成角度地注入到所述硅层的表面中包括：
在所述硅层的表面上形成成角度注入掩模，所述成角度注入掩模屏蔽设置在所述硅层的针对每个晶体管单元的栅极结构之下的面向漏极的部分，并且暴露设置在所述硅层的针对每个晶体管单元的栅极结构之下的面向源极的部分；以及
通过所述成角度注入掩模来注入所述第二杂质类型的掺杂剂物质，使得所述第二杂质类型的掺杂剂物质延伸到所述硅层的针对每个晶体管的面向源极的部分中，但不延伸到所述硅层的针对每个晶体管单元的面向漏极的部分。
18.根据权利要求13所述的方法，其中，所述第二杂质类型的掺杂剂物质以相对于所述表面成40度至50度的范围内的角度被注入到所述硅层的表面中。
19.根据权利要求13所述的方法，其中，所述第二杂质类型的掺杂剂物质的总剂量以每个45度的4个旋转步长被递送到所述硅层，并且其中，每一旋转将所述总剂量的四分之一递送到所述硅层。
20.根据权利要求13所述的方法，其中，在形成所述栅极结构之前限定所述漂移区。
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