KR101531880B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 반도체 기판에 제1 도전형 불순물 이온을 주입하여 제1 웰을 형성하는 단계, 상기 반도체 기판에 제2 도전형 불순물을 주입하여 상기 제1 웰과 일 영역에서 중첩되는 확장된 드레인을 형성하는 단계, 상기 반도체 기판에 제2 도전형 불순물을 주입하여 상기 제1 웰과 다른 영역에서 중첩되도록 상기 확장된 드레인 하부의 반도체 기판 내에 제1 도전형의 제2 웰을 형성하는 단계, 상기 확장된 드레인과 일부 중첩되는 상기 제1 웰 상에 게이트를 형성하는 단계,및 상기 게이트 일 측의 확장된 드레인 영역에 제2 도전형 불순물을 주입하여 드레인 영역을 형성하는 단계를 포함한다.
고전압 소자, 마스크(mask), 웰(well).

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 고전압 반도체 소자에 관한 것이다.
최근 시장이 크게 확장되고 있는 LCD, PDP, OLED 등의 평판 디스플레이용 구동 LSI, 자동차용 LSI, OA 및 주변기기용 LSI, 및 모터 구동 LSI에 사용되는 회로는 고전압 소자와 저전압 로직 소자를 한 칩 내에 집적하고 있다.
고전압 소자와 저전압 로직 소자가 한 칩에 집적되는 PMIC(Power managerment Integrated Circuit) 제품이 나날이 발전하고 있으며, 이에 대한 응용 분야도 증가하고 있다.
일반적으로 고전압 소자를 형성하기 위해서 로직 소자를 형성하기 전에 고전압 소자를 위한 웰 형성 공정과 확장 드레인(extended drain) 영역을 형성한다.
또는 로직 소자를 위한 웰과 고전압 소자를 위한 웰을 하나의 소자 채널 영역에서 혼용 사용하여 형성한다.
그러나 이러한 고전압 소자 형성을 위한 공정 단계는 전체 제조 공정 단계의 증가를 가져오며, 이에 따른 제조 비용 증가나 고전압용 웰과 로직용 웰 혼용에 따른 소자의 문턱 전압의 불안정성을 유발할 수 있다. 또한 고전압 소자와 저전압 로직 소자가 한 칩에 집적되기 때문에 소자 크기를 작게 하는데 한계가 있을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 로직 소자의 드레인 영역에 하나의 공정 스텝만을 추가하여 국부적으로 저농도의 웰 영역과 저농도의 확장 드레인 영역을 형성하여 국부적인 저농도의 웰 테입을 갖는 고전압 소자 및 그 제조 방법을 제공하는 데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판에 제1 도전형 불순물 이온을 주입하여 제1 웰을 형성하는 단계, 상기 반도체 기판에 제2 도전형 불순물을 주입하여 상기 제1 웰과 일 영역에서 중첩되는 확장된 드레인을 형성하는 단계, 상기 반도체 기판에 제2 도전형 불순물을 주입하여 상기 제1 웰과 다른 영역에서 중첩되도록 상기 확장된 드레인 하부의 반도체 기판 내에 제1 도전형의 제2 웰을 형성하는 단계, 상기 확장된 드레인과 일부 중첩되는 상기 제1 웰 상에 게이트를 형성하는 단계, 및 상기 게이트 일 측의 확장된 드레인 영역에 제2 도전형 불순물을 주입하여 드레인 영역을 형성하는 단계를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판에 형성되는 제1 도전형 제1 웰, 상기 제1 웰과 일 영역에서 중첩되도록 상기 반도체 기판에 형성되는 확장된 드레인, 상기 제1 웰과 다른 영역에서 중첩되도록 상기 확장된 드레인 하부의 반도체 기판 내에 형성되는 제1 도전형의 제2 웰, 상기 확장된 드레인과 일부 중첩되는 상기 제1 웰 상에 형성되는 게이트, 및 상기 게이트 일 측의 확장된 드레인 영역에 제2 도전형 불순물이 주입되어 형성되는 드레인 영역을 포함한다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 하나의 마스크와 이온 주입 공정을 통하여 고전압 소자의 제조가 가능하며, 고전압 소자의 크기를 작게하여 드레인 및 소스 사이의 펀치쓰루(punchthrough)를 억제하고, 게이트를 이온 주입 마스크로 이용하여 자기 정렬된 확장된 드레인을 형성할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1a 내지 도 1d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
먼저 도 1a에 도시된 바와 같이, 소자 분리막(115))이 형성된 반도체 기 판(110)을 준비한다. 상기 소자 분리막(115)은 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon)기술을 이용하여 형성될 수 있다. 상기 소자 분리막(115)에 의하여 상기 반도체 기판은 소자 분리 영역 및 활성 영역으로 정의될 수 있다. 상기 반도체 기판(110)은 실리콘 기판일 수 있다. 이때 상기 반도체 기판(110)은 제1 도전형 또는 제2 도전형 불순물이 주입될 수 있고, 불순물의 농도는 5E16 atoms/㎤이하일 수 있다.
상기 반도체 기판(110))의 활성 영역에 제1 도전형 불순물 이온을 국부적으로 주입하여 제1 웰(125)을 형성한다. 예컨대, 상기 반도체 기판(110) 상에 포토리쏘그라피 공정을 수행하여 상기 반도체 기판의 일부를 노출시키는 제1 포토레지스트 패턴(201)을 형성한다, 이어서 상기 제1 포토레지스트 패턴(120)을 마스크로 이용하여 5E16 ~ 1E18 atoms/㎤의 농도의 제1 도전형 불순물을 노출된 반도체 기판(110)에 주입하여 상기 제1 웰(125)을 형성할 수 있다. 그리고 상기 제1 포토레지스트 패턴(120)을 애싱 또는 스트리핑 공정을 수행하여 제거한다.
이때 상기 제1 웰(125)은 다중 이온 주입일 수 있다, 예컨대, 웰 이온 주입, 펀치쓰루 스탑 이온 주입, 및 문턱 전압 제어용 이온 주입을 포함할 수 있다. 그리고 상기 제1 웰(125)은 레크로그레이드 웰(retrograde well) 형태일 수 있고, 확산된 웰(diffused well) 형태일 수도 있다.
다음으로 도 1b에 도시된 바와 같이 상기 제1 웰(125)이 형성된 반도체 기판(110)에 제2 도전형 불순물을 주입하여 상기 제1 웰(125)과 일 영역에서 중첩되는 확장된 드레인(extended drain, 135) 및 상기 제1 웰(125)과 다른 영역에서 중 첩되는 제1 도전형의 제2 웰(140)을 형성한다. 상기 제2 웰(140)은 상기 확장된 드레인(135)의 하부에 형성될 수 있다. 상기 확장된 드레인(135)에 주입되는 불순물의 농도는 1E17 ~ 5E18 atoms/㎤일 수 있다.
예컨대, 제1 웰(125)의 중앙 영역을 덮는 제2 포토레지스트 패턴(130)을 형성한다. 상기 중앙 영역을 제외한 상기 제2 포토레지스트 패턴(130)에 의해 노출된 제1웰 영역(125)의 가장 자리 영역 및 반도체 기판(110)에 제2 도전형 불순물을 주입하는 제1 임플란트 공정을 수행하여 상기 제1 웰(125)과 일 영역과 중첩되는 확장된 드레인(135)을 형성할 수 있다. 이때 상기 확장된 드레인(135)은 상기 제1 웰(125)의 상부 양쪽 가장 자리 영역과 중첩되도록 형성될 수 있다.
상기 제1 임플란트 공정은 상기 제1 웰(125)과 일 영역과 중첩되는 확장된 드레인(135)을 형성하기 위하여 불순물을 경사 이온 주입할 수 있다.
이어서 상기 제2 포토레지스트 패턴(130)을 마스크로 이용하여 제2 도전형 불순물을 주입하는 제2 임플란트 공정을 수행하여 상기 제1 웰(125)의 다른 영역과 중첩되는 제1 도전형의 제2 웰(140)을 상기 확장된 드레인(135) 하부의 반도체 기판 내에 형성한다. 이때 상기 제2 웰(140)은 상기 제1 웰(125)의 하부 양쪽 가장 자리 영역과 중첩되도록 형성될 수 있으며, 상기 소자 분리막(115)의 하부 영역까지 확장될 수 있다.
이것은 상기 확장된 드레인(135)과 상기 제2 웰(140) 사이에 낮은 도핑 영역을 형성하여 높은 브레이크 다운 전압(Break down voltage)을 형성할 수 있으며, 소자들 사이에 절연을 가능하게 한다. 이때 RP(Range of projection)의 깊이는 설 계하는 브레이크 다운 전압 및 소자 분리막의 깊이에 따라 0.3 ~ 2.0㎛일 수 있다.
다음으로 도 1c에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(130)을 제거한다. 그리고 상기 확장된 드레인(135)과 일부 중첩되는 상기 제1 웰(125) 상에 게이트 절연막(142) 및 게이트 전극(144)이 적층된 게이트(150)를 형성한다. 이때 상기 게이트(150)는 하부에 제1 웰(125) 및 상기 확장된 드레인 영역(135)과 상기 제1 웰(125)이 중첩된 영역이 위치하도록 형성될 수 있다.
상기 게이트(150) 측벽에 스페이서(155)를 형성한다. 상기 스페이서(155)는 상기 제1 웰(125)의 상부 가장 자리 영역 상에 일부 걸쳐서 형성될 수 있다.
다음으로 도 1d에 도시된 바와 같이, 상기 게이트(150) 일 측의 확장된 드레인 영역(135)에 제2 도전형 불순물을 주입하여 드레인 영역(165)을 형성하고, 상기 게이트(150) 타 측의 확장된 드레인 영역(135)에 제2 도전형 불순물을 주입하여 소스 영역(170)을 형성한다.
고전압 소자의 항복 전압을 조절하기 위하여 상기 드레인 영역(165)을 상기 게이트(150)로부터 일정 거리 이격하여 형성함으로써 상기 게이트(150) 하부의 채널 영역과 상기 드레인 영역(165) 사이에 저농도의 확장 드레인 영역(135)을 형성할 수 있다.
여기서 고전압 반도체 소자의 브레이크 다운 전압 특성 및 핫 캐리어(Hot carrier) 특성은 상기 확장된 드레인 영역(135)과 상기 제1 웰(125)이 중첩된 영역의 폭(a) 및 상기 게이트(150) 하부의 채널 영역과 상기 드레인 영역(165) 사이에 존재하는 저농도의 확장 드레인 영역(135)의 폭(b)에 의해 제어될 수 있다. 예컨 대, 브레이크 다운 전압을 증가시키기 위하여 a 및 b의 폭을 증가시킬 수 있다.
도 2a 내지 도 2d는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
먼저 도 2a에 도시된 바와 같이, 소자 분리막(215)이 형성된 반도체 기판(210)에 제1 도전형 불순물을 주입하여 제1 웰(220)을 형성한다. 예컨대, 상기 반도체 기판(210) 상에 소자 분리막(215) 및 이에 인접하는 반도체 기판(210)의 일부를 노출시키는 제1 포토레지스트 패턴(222)을 형성한다, 이어서 상기 제1 포토레지스트 패턴(222)을 마스크로 이용하여 5E16 ~ 1E18 atoms/㎤의 농도의 제1 도전형 불순물을 노출된 반도체 기판(110)에 주입하여 상기 소자 분리막(215)에 접하는 제1 웰(125)을 형성할 수 있다. 그리고 상기 제1 포토레지스트 패턴(120)을 애싱 또는 스트리핑 공정을 수행하여 제거한다.
다음으로 도 2b에 도시된 바와 같이, 상기 반도체 기판(210) 표면에 상기 제1 웰(220)의 일 측 상부 가장 자리 영역과 중첩되는 확장된 드레인 영역(225)을 형성한다.
예컨대, 상기 소자 분리막(215) 및 상기 제1 웰(220)의 일부는 덮고, 상기 제1 웰(220)의 가장 자리 영역은 노출시키는 제2 포토레지스트 패턴(225)을 형성하고, 상기 제2 포토레지스트 패턴(225)을 마스크로 이용하여 상기 제1 웰(220)의 일 측 상부 가장 자리 영역 및 이에 인접한 반도체 기판(210)에 1E17 ~ 5E18의 농도의 제2 도전형 불순물을 주입하는 제1 임플란트 공정을 수행하여 상기 확장된 드레인 영역(230)을 형성할 수 있다.
상기 제2 포토레지스트 패턴(225)을 마스크로 이용하여 제2 도전형 불순물을 반도체 기판에 주입하여 상기 제1 웰(125)의 일측 하부 가장 자리 영역과 중첩되고, 상기 소자 분리막(215)의 하부 영역까지 확장되는 제2 웰(240)을 상기 확장된 드레인 영역(230) 하부에 형성한다.
도 2b에 도시된 확장된 드레인 영역(225)은 도 1b에 도시된 확장된 드레인 영역과 유사한 방법으로 형성될 수 있다.
다음으로 도 2c에 도시된 바와 같이, 상기 제1 웰(220) 상에 게이트 절연막(242) 및 게이트 전극(244)이 적층된 게이트(250)를 형성한다. 이때 상기 게이트(250)는 하부에 제1 웰(220), 및 상기 확장된 드레인 영역(230)과 상기 제1 웰(220)이 중첩된 영역이 위치하도록 형성될 수 있다.
다음으로 도 2d에 도시된 바와 같이, 상기 게이트(250) 일 측의 확장된 드레인 영역(230)에 제2 도전형 불순물을 주입하여 드레인 영역(260)을 형성하고, 상기 게이트(250) 타 측의 제1웰(220)에 제2 도전형 불순물을 주입하여 소스 영역(265)을 형성한다. 상기 드레인 영역(260)은 상기 게이트(150)로부터 일정 거리 이격하여 형성되고, 상기 소스 영역(265)은 상기 소자 분리막(215)과 상기 게이트(250)에 접하도록 상기 제1 웰(220) 내에 형성될 수 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
도 3a에 도시된 바와 같이, 소자 분리막(315)이 형성된 반도체 기판(310) 내에 제1 도전형의 제1 웰(325)을 형성한다.
다음으로 도 3b에 도시된 바와 같이, 상기 제1 웰(325) 상에 게이트 절연막 (330) 및 게이트 전극(335)이 적층된 게이트(350)를 형성한다.
다음으로 도 3c에 도시된 바와 같이, 상기 게이트(350)를 마스크로 이용하여 1E17 ~ 5E18의 농도의 제2 도전형 불순물을 주입하여 상기 제1 웰(325)과 일 영역에서 중첩되는 확장된 드레인 영역(345)을 형성한다. 이때 게이트가 마스크가 되어 불순물이 주입되므로 자기 정렬된(self-aligned) 확장된 드레인 영역(345)을 형성할 수 있다. 예컨대, 상기 확장된 드레인 영역(345)은 상기 제1 웰(325)의 양측 상부 가장 자리 영역과 중첩되도록 형성될 수 있다. 상기 제1 웰(325)의 양측 상부 가장 자리 영역과 중첩되도록 상기 확장된 드레인 영역(345)을 형성하기 위하여 경사 이온 주입이 수행될 수 있다.
그리고 상기 게이트(350)를 마스크로 이용하여 제2 도전형 불순물을 주입하여 상기 제1 웰(325)과 다른 영역에서 중첩되도록 상기 확장된 드레인 영역(345) 하부의 반도체 기판(310) 내에 제1 도전형의 제2 웰(350)을 형성한다.
예컨대, 상기 제1웰(325)의 하부 양쪽 가장 자리 영역과 중첩되고, 상기 소자 분리막(315)의 하부 영역까지 확장되는 제2 웰(350)을 형성할 수 있다. 상기 제2 웰(350)은 상기 제2 도전형 불순물이 상기 게이트(340)를 통과하여 상기 게이트(340)와 대응하는 상기 제1 웰(325)의 하부 일부 영역(350-1)에도 형성될 수 있다. 즉 게이트 단차에 의하여 상기 제1 웰(325)의 하부 일부 영역(350-1)에 형성되는 제2 웰은 상기 제1 웰(325)의 하부 일부 영역과 중첩되는 제2 웰보다 상부에 형성될 수 있다.
도 3a에서 상기 제1 웰을 형성하지 않을 수 있으며, 더 3c에 도시된 바와 같이 상기 게이트 단차를 이용하여 게이트 하부의 반도체 기판 및 상기 확장된 드레인 영역(345) 하부의 반도체 기판(310) 내에 제1 도전형의 제2 웰(350)을 형성할 수도 있다.
다음으로 도 3d에 도시된 바와 같이, 상기 게이트(340) 일 측의 확장된 드레인 영역(345)에 제2 도전형 불순물을 주입하여 드레인 영역(362)을 형성하고, 상기 게이트(340) 타 측의 확장된 드레인 영역(345)에 제2 도전형 불순물을 주입하여 소스 영역(364)을 형성한다. 상기 드레인 영역(345)과 상기 소스 영역(364)은 하나의 마스크를 이용하여 동시에 형성될 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 비대칭형 고전압 반도체 소자의 단면도를 나타낸다. 도 4를 참조하면, 도 3a 및 도 3b와는 동일한 공정을 수행한다. 그러나 도 3c 및 도 3d에서 상술한 바와 달리 도 4에 도시된 확장된 드레인 영역(435)은 상기 제1 웰(325)의 일 측 상부 가장 자리 영역과 중첩되도록 형성된다.
제2 도전형 불순물을 반도체 기판에 주입하여 상기 제1 웰(420)의 하부 일측 가장 자리 영역과 중첩되고, 상기 소자 분리막(415)의 하부 영역까지 확장되는 제2 웰(440)을 상기 확장된 드레인 영역(435) 하부에 형성한다. 이때 상기 제2 웰(440)은 상기 제2 도전형 불순물이 상기 게이트(430)를 통과하여 상기 게이트(430)와 대응하는 상기 제1 웰(420)의 하부 일부 영역(445-1)에도 형성될 수 있다.
그리고 상기 게이트(430) 일 측의 확장된 드레인 영역(435)에 제2 도전형 불순물을 주입하여 상기 게이트(150)로부터 일정 거리 이격되는 드레인 영역(450)을 형성하고, 상기 게이트(430) 타 측의 제1 웰(420)에 제2 도전형 불순물을 주입하여 상기 소자 분리막(215)과 상기 게이트(250)에 접하는 소스 영역(455)을 형성한다.
도 5는 도 1d에 도시된 반도체 소자의 드레인 영역 하부의 수직 도핑 프로파일을 나타낸다. 도 5를 참조하면, 확장된 드레인(135)과 상기 제2 웰(140) 사이에 낮은 도핑 영역(예컨대, 반도체 기판 영역)을 형성하여 높은 브레이크 다운 전압(Break down voltage)을 형성할 수 있으며, 소자들 사이에 절연을 가능하게 할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 도 1d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
도 2a 내지 도 2d는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
도 3a 내지 도 3d는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
도 4는 본 발명의 실시 예에 따른 반도체 소자의 단면도를 나타낸다.
도 5는 도 1d에 도시된 반도체 소자의 드레인 영역 하부의 수직 도핑 프로파일을 나타낸다.

Claims (15)

  1. 반도체 기판에 제1 도전형 불순물 이온을 주입하여 제1 웰을 형성하는 단계;
    상기 반도체 기판에 제2 도전형 불순물을 주입하여 상기 제1 웰과 일 영역에서 중첩되는 확장된 드레인을 형성하는 단계;
    상기 반도체 기판에 제2 도전형 불순물을 주입하여 상기 제1 웰과 다른 영역에서 중첩되도록 상기 확장된 드레인 하부의 반도체 기판 내에 제1 도전형의 제2 웰을 형성하는 단계;
    상기 확장된 드레인과 일부 중첩되는 상기 제1 웰 상에 게이트를 형성하는 단계; 및
    상기 게이트 일 측의 확장된 드레인 영역에 제2 도전형 불순물을 주입하여 드레인 영역을 형성하는 단계를 포함하며,
    상기 확장된 드레인을 형성하는 단계는,
    상기 제1 웰의 상부 양쪽 가장 자리 영역과 중첩되도록 상기 확장된 드레인을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 웰은 상기 확장된 드레인의 하부에 형성되며, 상기 확장된 드레인과 상기 제2 웰 사이에 상기 반도체 기판의 일 영역이 존재하도록 상기 제2 웰과 상기 확장된 드레인을 서로 이격하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 제2 웰을 형성하는 단계는,
    상기 제1 웰의 하부 양쪽 가장 자리 영역과 중첩되도록 형성하는 것을 특징 으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 드레인 영역을 형성하는 단계는,
    상기 게이트로부터 일정 거리 이격하여 상기 드레인 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 확장된 드레인을 형성하는 단계는,
    상기 제1 웰의 일측 상부 가장 자리 영역과 중첩되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 제2 웰을 형성하는 단계는,
    상기 제1 웰의 일측 하부 가장 자리 영역과 중첩되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 반도체 기판에 제1 도전형 불순물 이온을 주입하여 제1 웰을 형성하는 단계;
    상기 제1 웰 상에 게이트를 형성하는 단계;
    상기 게이트를 마스크로 이용하여 제2 도전형 불순물을 주입하여 상기 제1웰과 일 영역에서 중첩되는 확장된 드레인 영역을 형성하는 단계;
    상기 게이트를 마스크로 이용하여 제2 도전형 불순물을 주입하여 상기 제1 웰과 다른 영역에서 중첩되도록 상기 확장된 드레인 영역 하부의 반도체 기판 내에 제1 도전형의 제2 웰을 형성하는 단계; 및
    상기 게이트 일 측의 확장된 드레인 영역에 제2 도전형 불순물을 주입하여 드레인 영역을 형성하는 단계를 포함하며,
    상기 확장된 드레인을 형성하는 단계는,
    상기 제1 웰의 상부 양쪽 가장 자리 영역과 중첩되도록 상기 확장된 드레인을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 제2 웰을 형성하는 단계는,
    상기 제2웰은 상기 제2 도전형 불순물이 상기 게이트를 통과하여 상기 게이트와 대응하는 상기 제1 웰의 하부 일부 영역에도 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 제2 웰은 상기 확장된 드레인의 하부에 형성되며, 상기 확장된 드레인과 상기 제2 웰 사이에 상기 반도체 기판의 일 영역이 존재하도록 상기 제2 웰과 상기 확장된 드레인을 서로 이격하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서, 상기 제2 웰을 형성하는 단계는,
    상기 제1 웰의 하부 양쪽 가장 자리 영역과 중첩되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제7항에 있어서, 상기 확장된 드레인을 형성하는 단계는,
    상기 제1 웰의 일측 상부 가장 자리 영역과 중첩되도록 형성하는 것을 특징 으로 하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서, 상기 제2 웰을 형성하는 단계는,
    상기 제1 웰의 일측 하부 가장 자리 영역과 중첩되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 반도체 기판에 형성되는 제1 도전형 제1 웰;
    상기 제1 웰과 일 영역에서 중첩되도록 상기 반도체 기판에 형성되는 확장된 드레인;
    상기 제1 웰과 다른 영역에서 중첩되도록 형성되는 제1 도전형의 제2 웰;
    상기 확장된 드레인과 일부 중첩되는 상기 제1 웰 상에 형성되는 게이트; 및
    상기 게이트 일 측의 확장된 드레인 영역에 제2 도전형 불순물이 주입되어 형성되는 드레인 영역을 포함하며,
    상기 제2 웰은 상기 확장된 드레인의 하부에 형성되며,
    상기 확장된 드레인과 상기 제2 웰 사이에 상기 반도체 기판의 일 영역이 존재하도록 상기 제2 웰과 상기 확장된 드레인은 서로 이격하여 형성되는 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서, 상기 확장된 드레인은,
    상기 제1 웰의 상부 양쪽 가장 자리 영역 또는 상기 제1웰의 일측 상부 가장 자리 영역과 중첩되도록 형성되는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서, 상기 제2 웰은,
    상기 제1 웰의 하부 양쪽 가장 자리 영역 또는 상기 제1 웰의 일측 하부 가 장 자리 영역과 중첩되도록 상기 확장된 드레인 하부의 반도체 기판 내에 형성되는 것을 특징으로 하는 반도체 소자.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9520486B2 (en) 2009-11-04 2016-12-13 Analog Devices, Inc. Electrostatic protection device
JP2011192841A (ja) * 2010-03-15 2011-09-29 Toshiba Corp 半導体装置
US8476684B2 (en) * 2010-09-29 2013-07-02 Analog Devices, Inc. Field effect transistors having improved breakdown voltages and methods of forming the same
US10199482B2 (en) 2010-11-29 2019-02-05 Analog Devices, Inc. Apparatus for electrostatic discharge protection
US8803193B2 (en) 2011-05-11 2014-08-12 Analog Devices, Inc. Overvoltage and/or electrostatic discharge protection device
US8816389B2 (en) 2011-10-21 2014-08-26 Analog Devices, Inc. Overvoltage and/or electrostatic discharge protection device
KR101425064B1 (ko) 2011-06-09 2014-08-01 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
KR101467703B1 (ko) * 2013-10-10 2014-12-02 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
US10181719B2 (en) 2015-03-16 2019-01-15 Analog Devices Global Overvoltage blocking protection device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000061227A (ko) * 1999-03-24 2000-10-16 김영환 반도체소자 및 그의 제조방법
KR20060077011A (ko) * 2004-12-29 2006-07-05 동부일렉트로닉스 주식회사 고전압 트랜지스터의 제조 방법
KR20080059771A (ko) * 2006-12-26 2008-07-01 동부일렉트로닉스 주식회사 반도체장치의 제조방법
JP4171251B2 (ja) * 2002-07-02 2008-10-22 三洋電機株式会社 半導体装置及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007005539A (ja) * 2005-06-23 2007-01-11 Seiko Epson Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000061227A (ko) * 1999-03-24 2000-10-16 김영환 반도체소자 및 그의 제조방법
JP4171251B2 (ja) * 2002-07-02 2008-10-22 三洋電機株式会社 半導体装置及びその製造方法
KR20060077011A (ko) * 2004-12-29 2006-07-05 동부일렉트로닉스 주식회사 고전압 트랜지스터의 제조 방법
KR20080059771A (ko) * 2006-12-26 2008-07-01 동부일렉트로닉스 주식회사 반도체장치의 제조방법

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