JP2010157720A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】半導体素子及びその製造方法を提供する。
【解決手段】この半導体素子の製造方法は、半導体基板に第１導電型不純物イオンを注入して第１ウェルを形成する段階、半導体基板に第２導電型不純物を注入して、第１ウェルの一領域と重なる拡張されたドレインを形成する段階、半導体基板に第２導電型不純物を注入して、拡張されたドレイン下部の半導体基板内に、第１ウェルの他の領域と重なるようにして第１導電型の第２ウェルを形成する段階、拡張されたドレインと一部重なる第１ウェル上にゲートを形成する段階、及びゲートの一側における拡張されたドレイン領域に第２導電型不純物を注入してドレイン領域を形成する段階と、を含む。
【選択図】図１Ｄ

Description

本発明は、半導体素子に係り、より詳細には、高電圧半導体素子に関するものである。
近年、市場が大きく拡張しているＬＣＤ、ＰＤＰ、ＯＬＥＤなどの平板ディスプレイ用駆動ＬＳＩ（large-scale integration）、自動車用ＬＳＩ、ＯＡ及び周辺機器用ＬＳＩ、並びにモーター駆動ＬＳＩに用いられる回路は、高電圧素子及び低電圧ロジック素子を一つのチップ内に集積している。
高電圧素子及び低電圧ロジック素子が一つのチップに集積されるＰＭＩＣ（Power management Integrated Circuit）製品が日々発展しつつあり、その応用分野も増加の一路をたどっている。
一般に、高電圧素子を形成するために、ロジック素子を形成する前に、高電圧素子のためのウェル形成工程と拡張ドレイン（extended drain）領域形成工程を行う。しかしながら、これらの高電圧素子形成のための工程ステップは、全体の製造工程ステップの増加をもたらし、それに伴って製造コストが増加したり、高電圧用ウェル及びロジック用ウェルの混用により素子のしきい電圧の不安定性を誘発したりする恐れがある。また、高電圧素子と低電圧ロジック素子とが一つのチップに集積されるから、素子の小型化に限界がありうる。
上記の点に鑑みて、本発明は、ロジック素子のドレイン領域に一つの工程ステップのみを追加することによって局部的に低濃度のウェル領域と低濃度の拡張ドレイン領域を形成し、局部的な低濃度のウェルタイプを有する高電圧素子及びその製造方法を提供することを技術的課題とする。
上記の課題を解決するための本発明の実施例による半導体素子の製造方法は、半導体基板に第１導電型不純物イオンを注入して第１ウェルを形成する段階、半導体基板に第２導電型不純物を注入して、第１ウェルの一領域と重なる拡張されたドレインを形成する段階、半導体基板に第２導電型不純物を注入して、拡張されたドレイン下部の半導体基板内に、第１ウェルの他の領域と重なるようにして第１導電型の第２ウェルを形成する段階、拡張されたドレインと一部重なる第１ウェル上にゲートを形成する段階、及びゲートの一側の拡張されたドレイン領域に第２導電型不純物を注入してドレイン領域を形成する段階を含む。
上記の課題を解決するための本発明の実施例による半導体素子は、半導体基板に形成される第１導電型の第１ウェル、第１ウェルの一領域と重なるように半導体基板に形成される拡張されたドレイン、第１ウェルの他の領域と重なるように形成される第１導電型の第２ウェル、拡張されたドレインと一部重なる第１ウェル上に形成されるゲート、及びゲートの一側における拡張されたドレイン領域に第２導電型不純物が注入されて形成されるドレイン領域を含む。
本発明の半導体素子及びその製造方法によると、一つのマスクとイオン注入工程を用いて高電圧素子の製造が可能となり、高電圧素子の大きさを小さくすることによってドレイン及びソース間のパンチスルー（punchthrough）を抑制し、ゲートをイオン注入マスクとして自己整列された拡張されたドレインを形成できるという効果がある。
本発明の実施例による半導体素子の製造方法を示す工程断面図である。 本発明の実施例による半導体素子の製造方法を示す工程断面図である。 本発明の実施例による半導体素子の製造方法を示す工程断面図である。 本発明の実施例による半導体素子の製造方法を示す工程断面図である。 本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。 本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。 本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。 本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。 本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。 本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。 本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。 本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。 本発明のさらに他の実施例による半導体素子の断面図である。 図１Ｄに示す半導体素子のドレイン領域下部における垂直方向ドーピングプロファイルを示す。
以下、本発明の技術的課題及び特徴は、添付の図面及び実施例についての説明から明白になる。本発明について具体的に説明すると、下記の通りである。
図１Ａ〜図１Ｄは、本発明の実施例による半導体素子の製造方法を示す図である。
まず、図１Ａに示すように、素子分離膜１１５の形成されている半導体基板１１０を準備する。素子分離膜１１５は、ＳＴＩ（Shallow Trench Isolation）またはＬＯＣＯＳ（LOCal Oxidation of Silicon）技術を用いて形成することができる。素子分離膜１１５により半導体基板１１０は素子分離領域と活性領域とに定義されることができる。半導体基板１１０はシリコン基板とすることができる。ここで、半導体基板１１０は、第１導電型または第２導電型不純物が注入されることができ、不純物の濃度は５Ｅ１６ atoms/cm2とすることができる。
半導体基板１１０の活性領域に第１導電型不純物イオンを局部的に注入して第１ウェル１２５を形成する。例えば、半導体基板１１０上にフォトリソグラフィ工程を行い、半導体基板の一部を露出させる第１フォトレジストパターン１２０を形成する。続いて、第１フォトレジストパターン１２０をマスクとして５Ｅ１６〜１Ｅ１８ atoms/cm2濃度の第１導電型不純物を露出された半導体基板１１０に注入することで、第１ウェル１２５を形成することができる。この時、多重イオン注入を用いて第１ウェル１２５を形成することができる、例えば、ウェルイオン注入、パンチスルーストップ（punchthrough stop）イオン注入、及びしきい電圧制御用イオン注入を含むことができる。そして、第１ウェル１２５は、リトログレードウェル（retrograde well）形態であってもよく、拡散されたウェル（diffused well）形態であってもよい。
次に、図１Ｂに示すように、第１フォトレジストパターン１２０をアッシングまたはストリッピング工程によって除去する。第１ウェル１２５の形成されている半導体基板１１０に第２導電型不純物を注入して、第１ウェル１２５の一領域と重なる拡張されたドレイン（extended drain）１３５、及び第１ウェル１２５の他の領域と重なる第１導電型の第２ウェル１４０を形成する。第２ウェル１４０は、拡張されたドレイン１３５の下部に形成されることができる。拡張されたドレイン１３５に注入される不純物の濃度は、１Ｅ１７〜５Ｅ１８ atoms/cm2とすることができる。
例えば、第１ウェル１２５の中央領域を覆う第２フォトレジストパターン１３０を形成する。中央領域以外の、第２フォトレジストパターン１３０により露出された第１ウェル領域１２５の縁部領域、及び半導体基板１１０に第２導電型不純物を注入する第１インプラント工程を行い、第１ウェル１２５と一領域が重なる拡張されたドレイン１３５を形成することができる。この時、拡張されたドレイン１３５は、第１ウェル１２５の上部両側の縁部領域と重なるように形成されることができる。
第１インプラント工程は、第１ウェル１２５と一領域が重なる拡張されたドレイン１３５を形成するために、第２導電型不純物を斜めイオン注入することができる。
続いて、第２フォトレジストパターン１３０をマスクとして第２導電型不純物を注入する第２インプラント工程を行い、第１ウェル１２５の他の領域と重なる第１導電型の第２ウェル１４０を、拡張されたドレイン１３５下部の半導体基板内に形成する。この時、第２ウェル１４０は、第１ウェル１２５の下部両側の縁部領域と重なるように形成されることができ、かつ、素子分離膜１１５の下部領域まで拡張されることができる。
このように、拡張されたドレイン１３５と第２ウェル１４０との間に低いドーピング領域を形成することで、高い降伏電圧（Breakdown voltage）を形成することができ、素子間に絶縁を可能にする。この時、ＲＰ（Range of projection）の深さは、設計する降伏電圧及び素子分離膜１１５の深さに基づいて半導体基板１１０の表面から０．３〜２．０μｍとすることができる。
次に、図１Ｃに示すように、第２フォトレジストパターン１３０を除去する。そして、拡張されたドレイン１３５と一部重なる第１ウェル１２５上に、ゲート絶縁膜１４２及びゲート電極１４４が積層されてなるゲート１５０を形成する。ここで、ゲート１５０は、下部に、第１ウェル１２５、及び拡張されたドレイン領域１３５と第１ウェル１２５とが重なり合った領域とが位置するように形成されることができる。
ゲート１５０の側壁にスペーサ１５５を形成する。スペーサ１５５は、第１ウェル１２５の上部の縁部領域上に一部重なって形成されることができる。
次に、図１Ｄに示すように、ゲート１５０の一側における拡張されたドレイン領域１３５に第２導電型不純物を注入することでドレイン領域１６５を形成し、ゲート１５０の他側における拡張されたドレイン領域１３５に第２導電型不純物を注入することでソース領域１７０を形成する。
高電圧素子の降伏電圧を調節するために、ドレイン領域１６５をゲート１５０から一定の距離離間して形成し、これにより、ゲート１５０下部のチャネル領域とドレイン領域１６５との間に低濃度の拡張ドレイン領域１３５を形成できる。
ここで、高電圧半導体素子の降伏電圧特性及びホットキャリア（Hot carrier）特性は、拡張されたドレイン領域１３５と第１ウェル１２５とが重なり合った領域の幅、及びゲート１５０下部のチャネル領域とドレイン領域１６５との間に存在する低濃度の拡張ドレイン領域１３５の幅によって制御されることができる。例えば、拡張されたドレイン領域１３５と第１ウェル１２５とが重なり合った領域の幅、及びゲート１５０下部のチャネル領域とドレイン領域１６５との間に存在する低濃度の拡張ドレイン領域１３５の幅を増加させることによって、降伏電圧を増加させることができる。
図２Ａ〜図２Ｄは、本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。
まず、図２Ａに示すように、素子分離膜２１５の形成されている半導体基板２１０に第１導電型不純物を注入して第１ウェル２２０を形成する。例えば、半導体基板２１０上に、素子分離膜２１５及びこれに隣接する半導体基板２１０の一部を露出させる第１フォトレジストパターン２２２を形成する、続いて、第１フォトレジストパターン２２２をマスクとし、５Ｅ１６〜１Ｅ１８ atoms/cm2濃度の第１導電型不純物を、露出された半導体基板１１０に注入することで、素子分離膜２１５に接する第１ウェル２２０を形成することができる。
次に、図２Ｂに示すように、第１フォトレジストパターン２２２をアッシングまたはストリッピング工程によって除去する。そして、第１ウェル２２０の一側上部の縁部領域と重なる拡張されたドレイン領域２３０を半導体基板２１０に形成する。
例えば、素子分離膜２１５及び第１ウェル２２０の一部は覆い、第１ウェル２２０の縁部領域は露出させる第２フォトレジストパターン２２５を形成し、第２フォトレジストパターン２２５をマスクとし、第１ウェル２２０の上部の縁部領域及びこれに隣接した半導体基板２１０に、１Ｅ１７〜５Ｅ１８ atoms/cm2濃度の第２導電型不純物を注入する第１インプラント工程を行うことで、拡張されたドレイン領域２３０を形成することができる。
第２フォトレジストパターン２２５をマスクとして第２導電型不純物を半導体基板に注入することで、第１ウェル２２０の下部の縁部領域と重なるとともに、素子分離膜２１５の下部領域まで拡張される第２ウェル２４０を、拡張されたドレイン領域２３０の下部に形成する。
図２Ｂに図示された拡張されたドレイン領域２３０は、図１Ｂに示す拡張されたドレイン領域と類似の方法で形成することができる。
次に、図２Ｃに示すように、第１ウェル２２０上に、ゲート絶縁膜２４２及びゲート電極２４４が積層されてなるゲート２５０を形成する。ここで、ゲート２５０は、下部に、第１ウェル２２０、及び拡張されたドレイン領域２３０と第１ウェル２２０とが重なり合った領域が位置するように形成されることができる。
次いで、図２Ｄに示すように、ゲート２５０一側における拡張されたドレイン領域２３０に第２導電型不純物を注入することによってドレイン領域２６０を形成し、ゲート２５０他側における第１ウェル２２０に第２導電型不純物を注入することによってソース領域２６５を形成する。ドレイン領域２６０は、ゲート２５０から一定の距離離間して形成され、ソース領域２６５は、素子分離膜２１５とゲート２５０に接するように第１ウェル２２０に形成されることができる。
図３Ａ〜図３Ｄは、本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。
図３Ａに示すように、素子分離膜３１５の形成されている半導体基板３１０に第１導電型の第１ウェル３２５を形成する。
次に、図３Ｂに示すように、第１ウェル３２５上に、ゲート絶縁膜３３０及びゲート電極３３５が積層されてなるゲート３４０を形成する。ここで、第１ウェル３２５の両側の縁部領域は露出されるようにしてゲート３４０を形成する。
次に、図３Ｃに示すように、ゲート３４０をマスクとし、１Ｅ１７〜５Ｅ１８ atoms/cm2濃度の第２導電型不純物を注入することで、第１ウェル３２５の一領域と重なる拡張されたドレイン領域３４５を形成する。ここで、ゲート３４０をマスクとして不純物を注入することから、自己整列された（self-aligned）拡張されたドレイン領域３４５を形成することができる。
例えば、拡張されたドレイン領域３４５は、第１ウェル３２５の両側上部の縁部領域と重なるように形成されることができる。第１ウェル３２５の両側上部の縁部領域と重なるようにして拡張されたドレイン領域３４５を形成するために、斜めイオン注入が行われることができる。
そして、ゲート３４０をマスクとして第２導電型不純物を注入することによって、拡張されたドレイン領域３４５下部の半導体基板３１０内に、第１ウェル３２５の他の領域と重なるようにして第１導電型の第２ウェル３５０を形成する。
例えば、第１ウェル３２５の下部両側の縁部領域と重なるとともに、素子分離膜３１５の下部領域まで拡張される第２ウェル３５０を形成することができる。この時、第２導電型不純物がゲート３４０を通過し、ゲート３４０と対応する第１ウェル３２５の下部の一部領域中にも第２ウェル３５０−１がさらに形成されることができる。すなわち、半導体基板３１０とゲート３４０との段差によって第１ウェル３２５の下部の一部領域中にさらに形成される第２ウェル３５０−１は、第１ウェル３２５の両側下部の一部領域と重なる第２ウェル３５０よりも上部に形成されることができる。
図３Ａで第１ウェル３２５を形成しなくてもよく、図３Ｃに示すように、段差を用いてゲート３４０の下部の半導体基板及び拡張されたドレイン領域３４５下部の半導体基板３１０内にそれぞれ第１導電型の第２ウェル３５０，３５０−１を形成することもできる。
次いで、図３Ｄに示すように、ゲート３４０の一側における拡張されたドレイン領域３４５に第２導電型不純物を注入することでドレイン領域３６２を形成し、ゲート３４０の他側における拡張されたドレイン領域３４５に第２導電型不純物を注入することでソース領域３６４を形成する。ドレイン領域３６２とソース領域３６４は一つのマスクを用いて同時に形成することもできる。
図４は、本発明のさらに他の実施例による非対称型高電圧半導体素子を示す断面図である。まず、図４では、図３Ａ及び図３Ｂと同じ工程が行われる。しかし、図３Ｃ及び図３Ｄとは違い、図４では、第１ウェル４２０の一側上部の縁部領域のみと重なり合う拡張されたドレイン領域４３５を形成する。
続いて、第２導電型不純物を半導体基板に注入して、第１ウェル４２０の下部一側の縁部領域と重なるとともに、素子分離膜４１５の下部領域まで拡張される第２ウェル４４０を、拡張されたドレイン領域４３５の下部に形成する。この時、第２導電型不純物がゲート４３０を通過し、ゲート４３０と対応する第１ウェル４２０の下部の一部領域にも第２ウェル４４０−１がさらに形成されることができる。
そして、ゲート４３０の一側における拡張されたドレイン領域４３５に第２導電型不純物を注入して、ゲート１５０から一定の距離離間するドレイン領域４５０を形成し、また、ゲート４３０の他側における第１ウェル４２０に第２導電型不純物を注入して、素子分離膜２１５とゲート４３０に接するソース領域４５５を形成する。
図５は、図１Ｄに示す半導体素子のドレイン領域下部の垂直方向Ａにおけるドーピングプロファイルである。図５を参照すると、拡張されたドレイン１３５と第２ウェル１４０との間に低いドーピング領域（例えば、半導体基板領域）を形成することによって、高い降伏電圧（Break down voltage）を形成でき、素子間に絶縁を可能にすることができる。
以上では具体的な実施例及び添付の図面を挙げて本発明を説明したが、これに限定されず、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を有する者にとっては明白である。したがって、本発明の技術的範囲は明細書中の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により定められるべきである。

Claims (17)

  1. 半導体基板に第１導電型不純物イオンを注入して第１ウェルを形成する段階と、
    前記半導体基板に第２導電型不純物を注入して、前記第１ウェルの一領域と重なる拡張されたドレインを形成する段階と、
    前記半導体基板に第２導電型不純物を注入して、前記拡張されたドレイン下部の半導体基板内に、前記第１ウェルの他の領域と重なるようにして第１導電型の第２ウェルを形成する段階と、
    前記拡張されたドレインと一部重なる第１ウェル上にゲートを形成する段階と、
    前記ゲートの一側における拡張されたドレイン領域に第２導電型不純物を注入してドレイン領域を形成する段階と、
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記拡張されたドレインを形成する段階は、
    前記第１ウェルの上部両側の縁部領域と重なるようにして前記拡張されたドレインを形成することを特徴とする、請求項１に記載の半導体素子の製造方法。
  3. 前記第２ウェルを形成する段階は、
    前記第１ウェルの下部両側の縁部領域と重なるようにして前記第２ウェルを形成することを特徴とする、請求項２に記載の半導体素子の製造方法。
  4. 前記ドレイン領域を形成する段階は、
    前記ゲートから一定の距離離間して前記ドレイン領域を形成することを特徴とする、請求項１に記載の半導体素子の製造方法。
  5. 前記拡張されたドレインを形成する段階は、
    前記第１ウェルの一側上部の縁部領域と重なるようにして前記拡張されたドレインを形成することを特徴とする、請求項１に記載の半導体素子の製造方法。
  6. 前記第２ウェルを形成する段階は、
    前記第１ウェルの一側下部の縁部領域と重なるようにして前記第２ウェルを形成することを特徴とする、請求項５に記載の半導体素子の製造方法。
  7. 半導体基板に第１導電型不純物イオンを注入して第１ウェルを形成する段階と、
    前記第１ウェル上にゲートを形成する段階と、
    前記ゲートをマスクとして第２導電型不純物を注入して、前記第１ウェルの一領域と重なる拡張されたドレイン領域を形成する段階と、
    前記ゲートをマスクとして第２導電型不純物を注入して、前記拡張されたドレイン領域下部の半導体基板内に、前記第１ウェルの他の領域と重なるようにして第１導電型の第２ウェルを形成する段階と、
    前記ゲートの一側における拡張されたドレイン領域に第２導電型不純物を注入してドレイン領域を形成する段階と、
    を含むことを特徴とする半導体素子の製造方法。
  8. 前記第２ウェルを形成する段階では、
    前記第２導電型不純物が前記ゲートを通過し、前記ゲートと対応する前記第１ウェルの下部の一部領域にも追加的な第２ウェルが形成されることを特徴とする、請求項７に記載の半導体素子の製造方法。
  9. 前記拡張されたドレインを形成する段階は、
    前記第１ウェルの上部両側の縁部領域と重なるようにして前記拡張されたドレインを形成することを特徴とする、請求項７に記載の半導体素子の製造方法。
  10. 前記第２ウェルを形成する段階は、
    前記第１ウェルの下部両側の縁部領域と重なるようにして前記第２ウェルを形成することを特徴とする、請求項７に記載の半導体素子の製造方法。
  11. 前記拡張されたドレインを形成する段階は、
    前記第１ウェルの一側上部の縁部領域と重なるようにして前記拡張されたドレインを形成することを特徴とする、請求項７に記載の半導体素子の製造方法。
  12. 前記第２ウェルを形成する段階は、
    前記第１ウェルの一側下部の縁部領域と重なるようにして前記第２ウェルを形成することを特徴とする、請求項１１に記載の半導体素子の製造方法。
  13. 半導体基板に形成される第１導電型の第１ウェルと、
    前記第１ウェルの一領域と重なるように前記半導体基板に形成される拡張されたドレインと、
    前記第１ウェルの他の領域と重なるように形成される第１導電型の第２ウェルと、
    前記拡張されたドレインと一部重なる前記第１ウェル上に形成されるゲートと、
    前記ゲートの一側における拡張されたドレイン領域に第２導電型不純物が注入されて形成されるドレイン領域と、
    を含むことを特徴とする半導体素子。
  14. 前記拡張されたドレインは、
    前記第１ウェルの上部両側の縁部領域と重なるように形成されることを特徴とする、請求項１３に記載の半導体素子。
  15. 前記拡張されたドレインは、
    前記第１ウェルの一側上部の縁部領域と重なるように形成されることを特徴とする、請求項１３に記載の半導体素子。
  16. 前記第２ウェルは、
    前記拡張されたドレインの下部の半導体基板内に、前記第１ウェルの下部両側の縁部領域と重なるように形成されることを特徴とする、請求項１３に記載の半導体素子。
  17. 前記第２ウェルは、
    前記拡張されたドレイン下部の半導体基板内に、前記第１ウェルの一側下部の縁部領域と重なるように形成されることを特徴とする、請求項１３に記載の半導体素子。
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