JP4171251B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に内蔵される、ＤＭＯＳ（Diffused MOS）タイプの高耐圧トランジスタに関する。
【０００２】
【従来の技術】
高耐圧ＭＯＳトランジスタは、高いソースドレイン耐圧（ＢＶＤＳ）、あるいは高いゲート耐圧を有しており、ＬＣＤドライバー、ＥＬドライバーや電源回路等に応用されている。
【０００３】
図１１は従来例に係るＤＭＯＳタイプのＮチャネル型の高耐圧トランジスタの構造を示す断面図である。Ｐ型のシリコン基板１００の表面に、Ｎ型ウエル領域１０１が形成され、このＮ型ウエル領域１０１の表面にＰ型のボディ層１０２が形成されている。またＰ型のボディ層１０２の表面に、ゲート酸化膜１０３、厚いフィールド酸化膜１０４Ａ，１０４Ｂが形成されている。そして、ゲート酸化膜１０３から隣接するフィールド酸化膜１０４Ａの一部上に延在するゲート電極１０５が形成されている。
【０００４】
ゲート電極１０５の一方の端に隣接し、ボディ層１０２の表面にＮ＋型ソース層１０６が形成されている。また、Ｎ＋型ソース層１０６に隣接して、ボディ層１０２の電位固定用のＰ＋層１０７が形成されている。
【０００５】
更に、ウエル領域１０１の表面領域及びボディ層１０２の表面に部分的に重畳する領域にＮ型の第１ドレイン層１０８が形成されている。また、ゲート電極１０５の他方の端から離間して、Ｎ型の第１ドレイン層１０８の表面に配置されたＮ＋型の第２ドレイン層１０９が形成されている。
【０００６】
上記の高耐圧ＭＯＳトランジスタ構造によれば、第２ドレイン層１０９に高いドレイン電圧を印加した場合に、Ｎ型ウエル領域１０１及びボディ層１０２に空乏層が広がり、ドレイン電界が緩和されるため、高いソースドレイン耐圧を得ることができる。また、Ｎ型の第１ドレイン層１０８を設けているので、トランジスタのオン抵抗を下げることができる。
【０００７】
また、ゲート電極１０５はゲート酸化膜１０３から隣接するフィールド酸化膜１０４Ａの一部上に延在しているため、ゲート酸化膜１０３の破壊にも強い構造を有している。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した高耐圧トランジスタは、その動作耐圧が低いという問題があった。ここで、動作耐圧は、高耐圧トランジスタがオンであり、チャネル電流が流れている状態でのソースドレイン間耐圧をいう。
【０００９】
その原因は、本発明者の検討によれば、図１１に示すように、第２ドレイン層１０９に印加されるドレイン電圧が高くなると、ボディ層１０２の上縁部（図中のＡの部分）で電界が集中し、ブレークダウンを生じるためである。
【００１０】
【課題を解決するための手段】
そこで、本発明はボディ層の不純物分布を工夫して、ボディ層の上縁部の電界を緩和した。即ち、図８に示すように、ボディ層は、Ｎ＋型ソース層とＮ型の第１ドレイン層４との間のチャネル領域ＣＨを含んで深く形成された第１のボディ層３と、この第１のボディ層３からＮ型の第１ドレイン層４の下の領域に張り出して浅く形成された第２のボディ層６とから構成されるようにした。
【００１１】
これにより、第２のボディ層６の不純物濃度は第１のボディ層３の不純物濃度とは無関係に低く設定できるようになるので、ドレイン電圧による電界をこの部分で緩和することができる。一方、チャネル領域ＣＨについては、第１のボディ層３と第２のボディ層６とが重畳されているので、チャネル不純物濃度を高く設定でき、ソースドレイン間のパンチスルーを防止できる。更に、第１のボディ層３は深く形成されているので、Ｎ型ウエル領域２との接合付近では第２のボディ層６の不純物濃度に影響されず、第１のボディ層３とＮ型ウエル領域２との接合耐圧も高く確保することができる。
【００１２】
したがって、この構造によれば、高耐圧トランジスタの動作耐圧を向上できると共に、ソースドレイン間のパンチスルーを防止してトランジスタサイズを縮小できる。
【００１３】
【発明の実施の形態】
次に、本発明の実施形態による半導体装置及びその製造方法について図面を参照しながら説明する。
【００１４】
まず、図１に示すように、Ｐ型シリコン基板１の表面にイオン注入・熱拡散によりＮ型ウエル領域２を形成する。ここで、イオン注入は、例えばリン（３１Ｐ＋）を加速エネルギー１４０〜１６０ＫｅＶ、dose量５×１０１２／ｃｍ２の条件で行う。その後、１２００℃で１５時間程度の熱拡散を行う。
【００１５】
次に、図２に示すように、Ｐ型の第１のボディ層３、Ｎ型の第１ドレイン層４を形成する。このＮ型の第１ドレイン層４は、Ｐ型の第１のボディ層３に隣接して形成される。ただし、図のようにＮ型の第１ドレイン層４とＰ型の第１のボディ層３とは必ずしも接触していることは必要ではなく、離間されていてもよい。
【００１６】
ここで、Ｐ型の第１のボディ層３形成のためのイオン注入は、不図示のフォトレジスト層をマスクとして、例えばボロン（１１Ｂ＋）を加速エネルギー８０ＫｅＶ、dose量１．５×１０１３／ｃｍ２の条件で行う。
【００１７】
また、Ｎ型の第１ドレイン層４を形成するためのイオン注入は、不図示のフォトレジスト層をマスクとして、例えば砒素（７５Ａｓ＋）を加速エネルギー１６０ＫｅＶ、dose量２×１０１２／ｃｍ２、続いてリン（３１Ｐ＋）を加速エネルギー１００ＫｅＶ、dose量１×１０１２／ｃｍ２、条件で行う。上記のイオン注入後、１１００℃で４時間程度の熱拡散を行う。
【００１８】
次に、図３に示すように、フォトレジスト層５をマスクとして、Ｐ型の第２のボディ層６を形成するためのイオン注入を行う。このイオン注入は、例えば、ボロン（１１Ｂ＋）を加速エネルギー１２０ＫｅＶ、dose量１×１０１３／ｃｍ２〜２×１０１３／ｃｍ２の条件で行う。Ｐ型の第２のボディ層６は、Ｐ型の第１のボディ層３に重畳され、このＰ型の第１のボディ層３からＮ型の第１ドレイン層４の一部の下の領域に張り出して形成される。Ｐ型の第２のボディ層６は、Ｎ型の第１ドレイン層４と部分的に重畳されるが、Ｎ型の第１ドレイン層４はＰ型の第２のボディ層６よりも浅く形成される。
【００１９】
次に、図４に示すように、ＬＯＣＯＳ（Local Oxidation Of Silicon）法を用いて、フィールド酸化膜７Ａ，７Ｂを形成する。フィールド酸化膜は一般には素子分離用に形成されるが、この半導体装置では高耐圧トランジスタの耐圧を向上するために利用している。その膜厚は目標耐圧によって異なるが、３００ｎｍ〜１１００ｎｍ程度である。また、このフィールド酸化処理により、Ｐ型の第２のボディ層６は、拡散係数の違いからＮ型の第１ドレイン層４よりも深く拡散されるため、Ｎ型の第１ドレイン層４の一部の下の領域に広がって形成される。
【００２０】
次に、図５に示すように、フィールド酸化膜７Ａの所定領域を部分的にエッチングして、Ｐ型の第１のボディ層３及び第２のボディ層６の重畳領域の表面を露出する。そして、熱酸化することによりゲート酸化膜８を形成する。その膜厚はトランジスタのゲート耐圧の目標耐圧によって異なるが、１５ｎｍ〜２５０ｎｍ程度である。当然であるが、フィールド酸化膜７Ａ，７Ｂは、ゲート酸化膜９よりも相当厚い膜厚を有している。
【００２１】
そして、前面にポリシリコン層をＬＰＣＶＤ法を用いて堆積し、このポリシリコン層を選択的にエッチングすることにより、ゲート電極９形成する。このゲート電極９の一端はＰ型の第１のボディ層３及び第２のボディ層６の重畳領域の表面上に配置する。また、ゲート電極９の他端は、ゲート酸化膜８上からフィールド酸化膜７Ａの一部上に延在するように形成する。
【００２２】
なお、Ｐ型の第１のボディ層３はＮ型の第１ドレイン層４と接している事は必要ではなく、後述するソース層側に（図上では左側に）離れていてもよい。
【００２３】
次に、図６に示すように、Ｎ＋型の第２ドレイン層の形成予定領域をマスクするフォトレジスト層１０を形成し、イオン注入を行い、ボディ層電位固定用のＰ＋層１１を形成する。このイオン注入は、Ｐチャネルトランジスタのソースドレイン形成用のイオン注入を兼用することができ、例えばボロン（１１Ｂ＋）を加速エネルギー３０ＫｅＶ、dose量２×１０１５／ｃｍ２程度の条件で打ち込む。
【００２４】
次に、図７に示すように、イオン注入により、Ｎ＋型ソース層１２、Ｎ＋型の第２ドレイン層１３を形成する。Ｎ＋型ソース層１２は、フォトレジスト層１４がマスクとなり、ゲート電極９の一端に整合すると共に、Ｐ＋層１１に隣接して形成される。また、Ｎ＋型の第２ドレイン層１３は、フィールド酸化膜７Ａ，７Ｂの間の、Ｎ型の第１ドレイン層４の表面に形成される。
【００２５】
このイオン注入は、例えば、リン（31Ｐ+）をdose量１×１０１４／ｃｍ２、加速エネルギー７０ＫｅＶの条件で打ち込み、更に、砒素（75Ａｓ+）をdose量６×１０１５／ｃｍ２、加速エネルギー８０ＫｅＶの条件で打ち込む。
【００２６】
そして、図８に示すように、層間絶縁膜としてＢＰＳＧ膜１５をＣＶＤ法により堆積する。その後、Ｐ＋層１１及びＮ＋型ソース層１２の境界領域上、
及びＮ＋型の第２ドレイン層１３上にコンタクトホールを形成し、ソース電極１６、ドレイン電極１７を形成する。
【００２７】
このようにして完成した半導体装置の不純物濃度分布を図９に示す。図９（ａ）は図８のＸ線上の不純物分布、即ち、チャネル領域ＣＨの表面からＮ型ウエル領域２の深さ方向に沿った不純物分布を示している。図９（ｂ）は図８のＹ線上の不純物分布、即ち、Ｎ型の第１ドレイン層４の表面からＮ型ウエル領域２の深さ方向に沿った不純物分布を示している。
【００２８】
第２のボディ層６は、第１のボディ層３からＮ型の第１ドレイン層４の下の領域に張り出しているので、この張り出し領域の不純物濃度は第１のボディ層３の不純物濃度とは無関係に低く設定されている。（図９（ｂ）参照）これにより、ドレイン電圧による電界をこの部分で緩和することができる。
【００２９】
一方、Ｎ＋型ソース層１２とＮ型の第１ドレイン層４との間に画定されるチャネル領域ＣＨについては、第１のボディ層３と第２のボディ層６とが重畳されているので、チャネル不純物濃度が高く設定され、ソースドレイン間のパンチスルーを防止できる。更に、第１のボディ層３は深く形成されているので、Ｎ型ウエル領域２との接合付近では第２のボディ層６の不純物濃度に影響されず、第１のボディ層３とＮ型ウエル領域２との接合耐圧も高く確保することができる。（図９（ａ）参照）
図１０はドレイン電圧とソースドレイン間に流れる動作電流との関係を示す図である。図１０（ａ）は本発明に係る特性、図１０（ｂ）は従来例に係る特性を示している。従来例では、動作耐圧が４０Ｖと低いが、本発明によれば８０Ｖ程度まで向上していることが実験的に確認された。
【００３０】
なお、上記実施形態では、Ｎチャネル型ＭＯＳトランジスタについて説明したが、本発明はＰチャネル型ＭＯＳトランジスタについても同様に適用することができる。
【００３１】
【発明の効果】
本発明によれば、ＤＭＯＳタイプのトランジスタにおいて、ボディ層を、チャネル領域ＣＨに深く形成された第１のボディ層３と、この第１のボディ層３からＮ型の第１ドレイン層４の下の領域に張り出して浅く形成された第２のボディ層６とから構成した。これにより、トランジスタの動作耐圧を向上できると共に、ソースドレイン間のパンチスルーを防止してトランジスタサイズを縮小できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図２】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図３】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図４】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図５】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図６】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図７】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図８】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図９】本発明の実施形態による半導体装置の不純物濃度分布を示す図である。
【図１０】ドレイン電圧とソースドレイン間に流れる動作電流との関係を示す図である。
【図１１】従来例に係る半導体装置を示す断面図である。
【発明の属する技術分野】
本発明は、半導体集積回路に内蔵される、ＤＭＯＳ（Diffused MOS）タイプの高耐圧トランジスタに関する。
【０００２】
【従来の技術】
高耐圧ＭＯＳトランジスタは、高いソースドレイン耐圧（ＢＶＤＳ）、あるいは高いゲート耐圧を有しており、ＬＣＤドライバー、ＥＬドライバーや電源回路等に応用されている。
【０００３】
図１１は従来例に係るＤＭＯＳタイプのＮチャネル型の高耐圧トランジスタの構造を示す断面図である。Ｐ型のシリコン基板１００の表面に、Ｎ型ウエル領域１０１が形成され、このＮ型ウエル領域１０１の表面にＰ型のボディ層１０２が形成されている。またＰ型のボディ層１０２の表面に、ゲート酸化膜１０３、厚いフィールド酸化膜１０４Ａ，１０４Ｂが形成されている。そして、ゲート酸化膜１０３から隣接するフィールド酸化膜１０４Ａの一部上に延在するゲート電極１０５が形成されている。
【０００４】
ゲート電極１０５の一方の端に隣接し、ボディ層１０２の表面にＮ＋型ソース層１０６が形成されている。また、Ｎ＋型ソース層１０６に隣接して、ボディ層１０２の電位固定用のＰ＋層１０７が形成されている。
【０００５】
更に、ウエル領域１０１の表面領域及びボディ層１０２の表面に部分的に重畳する領域にＮ型の第１ドレイン層１０８が形成されている。また、ゲート電極１０５の他方の端から離間して、Ｎ型の第１ドレイン層１０８の表面に配置されたＮ＋型の第２ドレイン層１０９が形成されている。
【０００６】
上記の高耐圧ＭＯＳトランジスタ構造によれば、第２ドレイン層１０９に高いドレイン電圧を印加した場合に、Ｎ型ウエル領域１０１及びボディ層１０２に空乏層が広がり、ドレイン電界が緩和されるため、高いソースドレイン耐圧を得ることができる。また、Ｎ型の第１ドレイン層１０８を設けているので、トランジスタのオン抵抗を下げることができる。
【０００７】
また、ゲート電極１０５はゲート酸化膜１０３から隣接するフィールド酸化膜１０４Ａの一部上に延在しているため、ゲート酸化膜１０３の破壊にも強い構造を有している。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した高耐圧トランジスタは、その動作耐圧が低いという問題があった。ここで、動作耐圧は、高耐圧トランジスタがオンであり、チャネル電流が流れている状態でのソースドレイン間耐圧をいう。
【０００９】
その原因は、本発明者の検討によれば、図１１に示すように、第２ドレイン層１０９に印加されるドレイン電圧が高くなると、ボディ層１０２の上縁部（図中のＡの部分）で電界が集中し、ブレークダウンを生じるためである。
【００１０】
【課題を解決するための手段】
そこで、本発明はボディ層の不純物分布を工夫して、ボディ層の上縁部の電界を緩和した。即ち、図８に示すように、ボディ層は、Ｎ＋型ソース層とＮ型の第１ドレイン層４との間のチャネル領域ＣＨを含んで深く形成された第１のボディ層３と、この第１のボディ層３からＮ型の第１ドレイン層４の下の領域に張り出して浅く形成された第２のボディ層６とから構成されるようにした。
【００１１】
これにより、第２のボディ層６の不純物濃度は第１のボディ層３の不純物濃度とは無関係に低く設定できるようになるので、ドレイン電圧による電界をこの部分で緩和することができる。一方、チャネル領域ＣＨについては、第１のボディ層３と第２のボディ層６とが重畳されているので、チャネル不純物濃度を高く設定でき、ソースドレイン間のパンチスルーを防止できる。更に、第１のボディ層３は深く形成されているので、Ｎ型ウエル領域２との接合付近では第２のボディ層６の不純物濃度に影響されず、第１のボディ層３とＮ型ウエル領域２との接合耐圧も高く確保することができる。
【００１２】
したがって、この構造によれば、高耐圧トランジスタの動作耐圧を向上できると共に、ソースドレイン間のパンチスルーを防止してトランジスタサイズを縮小できる。
【００１３】
【発明の実施の形態】
次に、本発明の実施形態による半導体装置及びその製造方法について図面を参照しながら説明する。
【００１４】
まず、図１に示すように、Ｐ型シリコン基板１の表面にイオン注入・熱拡散によりＮ型ウエル領域２を形成する。ここで、イオン注入は、例えばリン（３１Ｐ＋）を加速エネルギー１４０〜１６０ＫｅＶ、dose量５×１０１２／ｃｍ２の条件で行う。その後、１２００℃で１５時間程度の熱拡散を行う。
【００１５】
次に、図２に示すように、Ｐ型の第１のボディ層３、Ｎ型の第１ドレイン層４を形成する。このＮ型の第１ドレイン層４は、Ｐ型の第１のボディ層３に隣接して形成される。ただし、図のようにＮ型の第１ドレイン層４とＰ型の第１のボディ層３とは必ずしも接触していることは必要ではなく、離間されていてもよい。
【００１６】
ここで、Ｐ型の第１のボディ層３形成のためのイオン注入は、不図示のフォトレジスト層をマスクとして、例えばボロン（１１Ｂ＋）を加速エネルギー８０ＫｅＶ、dose量１．５×１０１３／ｃｍ２の条件で行う。
【００１７】
また、Ｎ型の第１ドレイン層４を形成するためのイオン注入は、不図示のフォトレジスト層をマスクとして、例えば砒素（７５Ａｓ＋）を加速エネルギー１６０ＫｅＶ、dose量２×１０１２／ｃｍ２、続いてリン（３１Ｐ＋）を加速エネルギー１００ＫｅＶ、dose量１×１０１２／ｃｍ２、条件で行う。上記のイオン注入後、１１００℃で４時間程度の熱拡散を行う。
【００１８】
次に、図３に示すように、フォトレジスト層５をマスクとして、Ｐ型の第２のボディ層６を形成するためのイオン注入を行う。このイオン注入は、例えば、ボロン（１１Ｂ＋）を加速エネルギー１２０ＫｅＶ、dose量１×１０１３／ｃｍ２〜２×１０１３／ｃｍ２の条件で行う。Ｐ型の第２のボディ層６は、Ｐ型の第１のボディ層３に重畳され、このＰ型の第１のボディ層３からＮ型の第１ドレイン層４の一部の下の領域に張り出して形成される。Ｐ型の第２のボディ層６は、Ｎ型の第１ドレイン層４と部分的に重畳されるが、Ｎ型の第１ドレイン層４はＰ型の第２のボディ層６よりも浅く形成される。
【００１９】
次に、図４に示すように、ＬＯＣＯＳ（Local Oxidation Of Silicon）法を用いて、フィールド酸化膜７Ａ，７Ｂを形成する。フィールド酸化膜は一般には素子分離用に形成されるが、この半導体装置では高耐圧トランジスタの耐圧を向上するために利用している。その膜厚は目標耐圧によって異なるが、３００ｎｍ〜１１００ｎｍ程度である。また、このフィールド酸化処理により、Ｐ型の第２のボディ層６は、拡散係数の違いからＮ型の第１ドレイン層４よりも深く拡散されるため、Ｎ型の第１ドレイン層４の一部の下の領域に広がって形成される。
【００２０】
次に、図５に示すように、フィールド酸化膜７Ａの所定領域を部分的にエッチングして、Ｐ型の第１のボディ層３及び第２のボディ層６の重畳領域の表面を露出する。そして、熱酸化することによりゲート酸化膜８を形成する。その膜厚はトランジスタのゲート耐圧の目標耐圧によって異なるが、１５ｎｍ〜２５０ｎｍ程度である。当然であるが、フィールド酸化膜７Ａ，７Ｂは、ゲート酸化膜９よりも相当厚い膜厚を有している。
【００２１】
そして、前面にポリシリコン層をＬＰＣＶＤ法を用いて堆積し、このポリシリコン層を選択的にエッチングすることにより、ゲート電極９形成する。このゲート電極９の一端はＰ型の第１のボディ層３及び第２のボディ層６の重畳領域の表面上に配置する。また、ゲート電極９の他端は、ゲート酸化膜８上からフィールド酸化膜７Ａの一部上に延在するように形成する。
【００２２】
なお、Ｐ型の第１のボディ層３はＮ型の第１ドレイン層４と接している事は必要ではなく、後述するソース層側に（図上では左側に）離れていてもよい。
【００２３】
次に、図６に示すように、Ｎ＋型の第２ドレイン層の形成予定領域をマスクするフォトレジスト層１０を形成し、イオン注入を行い、ボディ層電位固定用のＰ＋層１１を形成する。このイオン注入は、Ｐチャネルトランジスタのソースドレイン形成用のイオン注入を兼用することができ、例えばボロン（１１Ｂ＋）を加速エネルギー３０ＫｅＶ、dose量２×１０１５／ｃｍ２程度の条件で打ち込む。
【００２４】
次に、図７に示すように、イオン注入により、Ｎ＋型ソース層１２、Ｎ＋型の第２ドレイン層１３を形成する。Ｎ＋型ソース層１２は、フォトレジスト層１４がマスクとなり、ゲート電極９の一端に整合すると共に、Ｐ＋層１１に隣接して形成される。また、Ｎ＋型の第２ドレイン層１３は、フィールド酸化膜７Ａ，７Ｂの間の、Ｎ型の第１ドレイン層４の表面に形成される。
【００２５】
このイオン注入は、例えば、リン（31Ｐ+）をdose量１×１０１４／ｃｍ２、加速エネルギー７０ＫｅＶの条件で打ち込み、更に、砒素（75Ａｓ+）をdose量６×１０１５／ｃｍ２、加速エネルギー８０ＫｅＶの条件で打ち込む。
【００２６】
そして、図８に示すように、層間絶縁膜としてＢＰＳＧ膜１５をＣＶＤ法により堆積する。その後、Ｐ＋層１１及びＮ＋型ソース層１２の境界領域上、
及びＮ＋型の第２ドレイン層１３上にコンタクトホールを形成し、ソース電極１６、ドレイン電極１７を形成する。
【００２７】
このようにして完成した半導体装置の不純物濃度分布を図９に示す。図９（ａ）は図８のＸ線上の不純物分布、即ち、チャネル領域ＣＨの表面からＮ型ウエル領域２の深さ方向に沿った不純物分布を示している。図９（ｂ）は図８のＹ線上の不純物分布、即ち、Ｎ型の第１ドレイン層４の表面からＮ型ウエル領域２の深さ方向に沿った不純物分布を示している。
【００２８】
第２のボディ層６は、第１のボディ層３からＮ型の第１ドレイン層４の下の領域に張り出しているので、この張り出し領域の不純物濃度は第１のボディ層３の不純物濃度とは無関係に低く設定されている。（図９（ｂ）参照）これにより、ドレイン電圧による電界をこの部分で緩和することができる。
【００２９】
一方、Ｎ＋型ソース層１２とＮ型の第１ドレイン層４との間に画定されるチャネル領域ＣＨについては、第１のボディ層３と第２のボディ層６とが重畳されているので、チャネル不純物濃度が高く設定され、ソースドレイン間のパンチスルーを防止できる。更に、第１のボディ層３は深く形成されているので、Ｎ型ウエル領域２との接合付近では第２のボディ層６の不純物濃度に影響されず、第１のボディ層３とＮ型ウエル領域２との接合耐圧も高く確保することができる。（図９（ａ）参照）
図１０はドレイン電圧とソースドレイン間に流れる動作電流との関係を示す図である。図１０（ａ）は本発明に係る特性、図１０（ｂ）は従来例に係る特性を示している。従来例では、動作耐圧が４０Ｖと低いが、本発明によれば８０Ｖ程度まで向上していることが実験的に確認された。
【００３０】
なお、上記実施形態では、Ｎチャネル型ＭＯＳトランジスタについて説明したが、本発明はＰチャネル型ＭＯＳトランジスタについても同様に適用することができる。
【００３１】
【発明の効果】
本発明によれば、ＤＭＯＳタイプのトランジスタにおいて、ボディ層を、チャネル領域ＣＨに深く形成された第１のボディ層３と、この第１のボディ層３からＮ型の第１ドレイン層４の下の領域に張り出して浅く形成された第２のボディ層６とから構成した。これにより、トランジスタの動作耐圧を向上できると共に、ソースドレイン間のパンチスルーを防止してトランジスタサイズを縮小できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図２】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図３】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図４】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図５】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図６】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図７】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図８】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図９】本発明の実施形態による半導体装置の不純物濃度分布を示す図である。
【図１０】ドレイン電圧とソースドレイン間に流れる動作電流との関係を示す図である。
【図１１】従来例に係る半導体装置を示す断面図である。
Claims (4)
- 第１導電型の半導体基板と、この半導体基板の表面に設けられた第２導電型のウエル領域と、この第２導電型のウエル領域に表面に設けられた第１導電型のボディ層と、このボディ層の表面に配置されたゲート絶縁膜と、このゲート絶縁膜上に配置されたゲート電極と、このゲート電極の一方の端に隣接し、前記ボディ層の表面に配置された第２導電型のソース層と、前記ソース層と離れた前記ウエル領域の表面領域に配置された第２導電型の第１ドレイン層と、前記ゲート電極の他方の端から離間して前記第１ドレイン層の表面に配置された第２導電型の第２ドレイン層と、を具備し、
前記ボディ層は前記ソース層と前記第１ドレイン層との間のチャネル領域を含んで深く形成された第１のボディ層と、前記第１のボディ層に重畳し、かつ、この第１のボディ層から前記第１ドレイン層の下の領域に張り出して浅く形成された第２のボディ層と、から成り、前記チャネル領域では、前記第１のボディ層と前記第２のボディ層は重畳していることを特徴とする半導体装置。 - 前記第１ドレイン層の表面に前記ゲート絶縁膜よりも厚い絶縁膜が配置され、前記ゲート電極はこの厚い絶縁膜の一部上に延在することを特徴とする請求項１記載の半導体装置。
- 第１導電型の半導体基板の表面に第２導電型のウエル領域を形成する工程と、
前記ウエル領域の表面に第１導電型の第１のボディ層と、この第１のボディ層に隣接して第２導電型の第１ドレイン層を形成する工程と、
前記第１のボディ層に重畳し、かつ、前記第１のボディ層から前記第１ドレイン層の下の領域に張り出した前記第１のボディ層より浅く形成された第２のボディ層を形成する工程と、
少なくとも前記第１のボディ層の表面にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上にゲート電極を形成する工程と、
前記第１のボディ層の表面に第２導電型のソース層を形成すると共に、前記ゲート電極から離れた前記第１ドレイン層の表面に第２導電型の第２ドレイン層を形成する工程とを具備し、
前記ソース層と前記第１のドレイン層との間のチャネル領域では、前記第１のボディ層と前記第２のボディ層は重畳されていることを特徴とする半導体装置の製造方法。 - 第１導電型の半導体基板の表面に第２導電型のウエル領域を形成する工程と、
前記ウエル領域の表面に第１導電型の第１のボディ層と、この第１のボディ層に隣接して第２導電型の第１ドレイン層を形成する工程と、
前記第１のボディ層に重畳し、かつ、前記第１のボディ層から前記第１ドレイン層の下の領域に張り出した前記第１のボディ層より浅く形成された第２のボディ層を形成する工程と、
少なくとも前記第１及び第２のボディ層の表面に厚い酸化膜を形成する工程と、
前記厚い酸化膜を部分的にエッチングした領域にゲート絶縁膜を形成する工程と、
このゲート絶縁膜及び前記厚い酸化膜の一部上に延在するゲート電極を形成する工程と、
前記第１のボディ層の表面に第２導電型のソース層を形成すると共に、前記ゲート電極から離れた前記第１ドレイン層の表面に第２導電型の第２ドレイン層を形成する工程とを具備し、
前記ソース層と前記第１のドレイン層との間のチャネル領域では、前記第１のボディ層と前記第２のボディ層は重畳されていることを特徴とする半導体装置の製造方法。
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