JP6718733B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に関する。
特許文献１は、ＬＤＭＯＳ（Laterally Diffused MOS）型トランジスタを含む半導体装置を開示している。この半導体装置は、ｐ型の半導体基板と、半導体基板上に形成されたｎ型の半導体層と、半導体層の表面部に形成されたｐ型のドレインオフセット領域と、ドレインオフセット領域を貫通するように半導体層の表面部に形成されたｎ型のボディ領域と、ボディ領域の表面部に形成されたｐ型のソース領域と、ボディ領域から離間して形成されたｐ型のドレイン領域と、ソース領域のドレイン領域側の端部からボディ領域を横切るようにドレインオフセット領域上に形成されたゲート絶縁膜と、ゲート絶縁膜とドレイン領域との間でドレインオフセット領域上に形成された厚い絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを含む。この構成において、ボディ領域と半導体層との境界は、ゲート絶縁膜に接している。
特許文献１のように、ボディ領域と半導体層との境界がゲート絶縁膜に接する構成では、ドレイン領域およびソース領域間にサージ電圧等の高電圧が印加されると、ゲート絶縁膜に接するボディ領域と半導体層との境界でブレークダウンが発生する。より具体的には、ボディ領域のドレイン領域側に位置する端部に電界が集中し、当該ボディ領域の端部近傍の半導体層でブレークダウンが発生する。この場合、ゲート絶縁膜は、ブレークダウンに伴って発生する高電界やホットキャリア（高電界により加速されたキャリア）等の影響を受けて破損する虞がある。ゲート絶縁膜が破損すると、半導体装置の耐久性、たとえば静電気耐量等の特性が変化するだけでなく、ゲート電極がボディ領域に対して正常に電界を印加できなくなるので、半導体装置の閾値電圧、漏れ電流等の特性も変化する虞がある。
そこで、本発明の一実施形態は、ブレークダウンによるゲート絶縁膜の破損に起因する特性の変動を抑制し、信頼性を向上できる半導体装置を提供する。
本発明の一実施形態は、第１導電型の半導体基板と、前記半導体基板に接するように前記半導体基板上に形成された第２導電型の半導体層と、前記半導体層の表面部に形成された第１導電型のボディ領域と、前記ボディ領域の表面部に、前記ボディ領域の周縁から間隔を空けて形成された第２導電型のソース領域と、前記半導体層の表面部に、前記ボディ領域から間隔を空けて形成された第２導電型のドレイン領域と、前記ドレイン領域と前記ソース領域との間で前記ボディ領域に接するように前記半導体層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜と前記ドレイン領域との間で前記半導体層を被覆するように前記ゲート絶縁膜と一体的に形成され、前記ゲート絶縁膜よりも大きい厚さを有する厚い絶縁膜と、前記ソース領域と前記ドレイン領域との間で前記ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極とを含む、半導体装置を提供する。この構成において、前記ボディ領域は、前記半導体層との境界が前記ゲート絶縁膜に接する第１部分と、前記半導体層との境界が前記厚い絶縁膜に接する第２部分とを含む。
この構成によれば、第１部分は、チャネルの形成により半導体層との間で電流経路を形成する。一方、第２部分では、厚い絶縁膜に接する部分にチャネルが殆ど形成されないので、半導体層との間で電流経路を形成しない。つまり、第２部分は、半導体装置の閾電圧、漏れ電流等の特性に殆ど寄与しない。半導体層では、ドレイン領域からソース領域に向けて電位勾配が生じ、相対的にドレイン領域との距離が近い第２部分における半導体層との境界には、第１部分における半導体層との境界に印加される電界よりも高い電界が印加される。つまり、第２部分によって、第１部分における半導体層との境界にかかる電界強度が相対的に低減されている。
したがって、ドレイン領域およびソース領域間にサージ電圧等の高電圧が印加されると、その負荷は第２部分に集中するので、第１部分よりも優先的に第２部分をブレークダウンさせることができる。これにより、ブレークダウンに伴って発生する高電界やホットキャリア（高電界により加速されたキャリア）等を第２部分に集中させることができる。その結果、第１部分でのブレークダウンを回避または抑制できるので、第１部分に接するゲート絶縁膜が破損するのを抑制できる。
一方、第２部分では、半導体層との境界が厚い絶縁膜に接しているので、第２部分に接するゲート絶縁膜に負荷が集中するのを抑制できる。これにより、第２部分に接するゲート絶縁膜が破損するのも抑制できる。その結果、ブレークダウンによるゲート絶縁膜の破損に起因する特性の変動を抑制し、信頼性を向上できる半導体装置を提供できる。
前記半導体装置において、前記ボディ領域の前記第２部分が、前記ボディ領域における前記ソース領域と前記ドレイン領域との間の部分以外の部分に形成されていることが好ましい。
前記半導体装置において、前記ボディ領域の前記第２部分が、前記ボディ領域における前記ソース領域と前記ドレイン領域との間の部分以外の部分に形成されていることが好ましい。
この構成によれば、第２部分がソース領域とドレイン領域との間の部分以外の部分に形成されるので、第２部分でチャネルが形成されるのを効果的に抑制できる。加えて、ボディ領域におけるブレークダウンの発生箇所を、第１部分から遠ざけることができる。これにより、第１部分でのブレークダウンの発生を効果的に回避または抑制できる。
前記半導体装置において、複数の前記第２部分が形成されていることが好ましい。この構成によれば、複数の第２部分でブレークダウンさせることができるので、ブレークダウンによる負荷を複数の第２部分に分散させることができる。これにより、第２部分一つあたりの負荷を低減できるので、第１部分でのブレークダウンの発生を効果的に回避または抑制しつつ、ブレークダウンによるゲート絶縁膜の破損に起因する特性の変動を効果的に抑制できる。
前記半導体装置において、複数の前記第２部分が形成されていることが好ましい。この構成によれば、複数の第２部分でブレークダウンさせることができるので、ブレークダウンによる負荷を複数の第２部分に分散させることができる。これにより、第２部分一つあたりの負荷を低減できるので、第１部分でのブレークダウンの発生を効果的に回避または抑制しつつ、ブレークダウンによるゲート絶縁膜の破損に起因する特性の変動を効果的に抑制できる。
前記半導体装置において、前記ボディ領域の前記第１部分および前記第２部分が、前記ボディ領域における前記ソース領域と前記ドレイン領域との間の部分に形成されていてもよい。この構成によれば、ボディ領域におけるソース領域とドレイン領域との間の部分に、第２部分が形成されているので、ソース領域とドレイン領域とが対向する部分において、第１部分がブレークダウンするリスクを低減できる。
前記半導体装置において、複数の前記第１部分および複数の前記第２部分が、前記ボディ領域における前記ソース領域と前記ドレイン領域との間の部分に交互に形成されていてもよい。この構成によれば、ソース領域とドレイン領域とが対向する部分において、第１部分がブレークダウンするリスクを効果的に低減できる。
前記半導体装置において、前記ボディ領域は、前記半導体層の表面の法線方向から見た平面視において環状に形成されていてもよい。
前記半導体装置において、前記ボディ領域は、前記半導体層の表面の法線方向から見た平面視において環状に形成されていてもよい。
前記半導体装置において、前記ボディ領域は、前記半導体層の表面の法線方向から見た平面視において、互いに平行な一対の直線状部分と、前記一対の直線状部分の両端にそれぞれに連なる一対の曲線状部分とを有する長円環状に形成されており、前記ソース領域は、前記ボディ領域の少なくとも一方の前記直線状部分に沿って形成されており、前記ボディ領域の前記第２部分は、少なくとも一方の前記曲線状部分に沿って形成されていてもよい。
前記半導体装置において、前記ボディ領域の前記第２部分は、前記ボディ領域における少なくとも前記直線状部分と前記曲線状部分との境界を跨るように形成されていることが好ましい。ボディ領域において、直線状部分と曲線状部分との境界を跨る部分では、電界に乱れが生じたり、電界が集中したりする傾向がある。そのため、他の部分に比してブレークダウンが発生し易い。そこで、この構成では、少なくとも直線状部分と曲線状部分との境界を跨るように第２部分を形成している。これにより、直線状部分と曲線状部分との境界を跨る部分でブレークダウンが発生したとしても、そのブレークダウンは、半導体装置の特性に影響を殆ど与えない第２部分で生じることになる。このように、ブレークダウンが発生し易い箇所に第２部分を設けることにより、第１部分でのブレークダウンの発生を抑制しつつ、ブレークダウンによるゲート絶縁膜の破損に起因する特性の変動を効果的に抑制できる。
前記半導体装置において、複数の前記ソース領域が前記ボディ領域の表面部に形成されていてもよい。
前記半導体装置において、前記ボディ領域および前記ソース領域は、前記半導体層の表面の法線方向から見た平面視において環状に形成されていてもよい。
前記半導体装置において、複数の前記第２部分が形成されていてもよい。この構成によれば、複数の第２部分でブレークダウンさせることができるので、ブレークダウンによる負荷を複数の第２部分に分散させることができる。これにより、第２部分一つあたりの負荷を低減できるので、第１部分でのブレークダウンの発生を効果的に回避または抑制しつつ、ブレークダウンによるゲート絶縁膜の破損に起因する特性の変動を効果的に抑制できる。
前記半導体装置において、前記ボディ領域および前記ソース領域は、前記半導体層の表面の法線方向から見た平面視において環状に形成されていてもよい。
前記半導体装置において、複数の前記第２部分が形成されていてもよい。この構成によれば、複数の第２部分でブレークダウンさせることができるので、ブレークダウンによる負荷を複数の第２部分に分散させることができる。これにより、第２部分一つあたりの負荷を低減できるので、第１部分でのブレークダウンの発生を効果的に回避または抑制しつつ、ブレークダウンによるゲート絶縁膜の破損に起因する特性の変動を効果的に抑制できる。
前記半導体装置において、複数の前記第１部分および複数の前記第２部分が、それぞれ、等間隔に配置されるように互いに間隔を空けて形成されていてもよい。
前記半導体装置において、前記ゲート電極は、前記ゲート絶縁膜上から前記厚い絶縁膜上に至るように連続して形成されており、前記第２部分における前記半導体層との境界は、前記ゲート絶縁膜と、前記ゲート電極における前記ドレイン領域側の端部との間に位置していることが好ましい。
前記半導体装置において、前記ゲート電極は、前記ゲート絶縁膜上から前記厚い絶縁膜上に至るように連続して形成されており、前記第２部分における前記半導体層との境界は、前記ゲート絶縁膜と、前記ゲート電極における前記ドレイン領域側の端部との間に位置していることが好ましい。
この構成によれば、第２部分における半導体層との境界を、ゲート絶縁膜と、ゲート電極におけるドレイン領域側の端部との間に位置させているので、第２部分における半導体層との境界での電界強度を高めることができる。これにより、第１部分での電界強度をより一層相対的に低減できる。その結果、第１部分でのブレークダウンの発生を効果的に回避または抑制しつつ、ブレークダウンによるゲート絶縁膜の破損に起因する特性の変動を効果的に抑制できる。
前記半導体装置は、前記半導体層の表面の法線方向から見た平面視において前記ボディ領域を横切るように形成され、前記ソース領域に電気的に接続されたソース配線をさらに含んでいてもよい。この構成において、前記ボディ領域の前記第２部分は、前記平面視において少なくとも前記ソース配線の周縁が前記ボディ領域を横切る部分に形成されていることが好ましい。
平面視において半導体層におけるソース配線の周縁がボディ領域を横切る部分では、電界に乱れが生じたり、電界が集中したりする傾向がある。そのため、他の部分に比してブレークダウンが発生し易い。そこで、この構成では、少なくとも平面視においてソース配線の周縁がボディ領域を横切る部分に第２部分を形成している。これにより、ソース配線の周縁がボディ領域を横切る部分でブレークダウンが発生したとしても、そのブレークダウンは、半導体装置の特性に影響を殆ど与えない第２部分で生じることになる。その結果、第１部分でのブレークダウンの発生を効果的に回避または抑制しつつ、ブレークダウンによるゲート絶縁膜の破損に起因する特性の変動を効果的に抑制できる。
前記半導体装置は、前記半導体層の表面の法線方向から見た平面視において前記ボディ領域を横切るように形成され、前記ソース領域に電気的に接続されたドレイン配線をさらに含んでいてもよい。この構成において、前記ボディ領域の前記第２部分は、前記平面視において少なくとも前記ドレイン配線の周縁が前記ボディ領域を横切る部分に形成されていることが好ましい。
平面視において半導体層におけるドレイン配線の周縁がボディ領域を横切る部分では、電界に乱れが生じたり、電界が集中したりする傾向がある。そのため、他の部分に比してブレークダウンが発生し易い。そこで、この構成では、少なくとも平面視においてドレイン配線の周縁がボディ領域を横切る部分に第２部分を形成している。これにより、ドレイン配線の周縁がボディ領域を横切る部分でブレークダウンが発生したとしても、そのブレークダウンは、半導体装置の特性に影響を殆ど与えない第２部分で生じることになる。その結果、第１部分でのブレークダウンの発生を効果的に回避または抑制しつつ、ブレークダウンによるゲート絶縁膜の破損に起因する特性の変動を効果的に抑制できる。
前記半導体装置において、前記ボディ領域の前記第２部分は、前記ボディ領域の前記第１部分と異なる不純物濃度を有していてもよい。
前記半導体装置において、前記ボディ領域は、当該ボディ領域の表面部から底部に向かう厚さ方向に関して、当該厚さ方向中間部の不純物濃度が最も低くなるような不純物濃度分布を有していてもよい。
前記半導体装置において、前記ボディ領域は、当該ボディ領域の表面部から底部に向かう厚さ方向に関して、当該厚さ方向中間部の不純物濃度が最も低くなるような不純物濃度分布を有していてもよい。
前記半導体装置において、前記ボディ領域は、表面部に形成された第１高濃度領域と、底部に形成された第２高濃度領域と、前記第１高濃度領域と前記第２高濃度領域との間に介在し、前記第１高濃度領域の不純物濃度および前記第２高濃度領域の不純物濃度よりも低い不純物濃度を有する低濃度領域とを含んでいてもよい。
前記半導体装置において、前記ボディ領域の前記第１部分は、前記第１高濃度領域、前記第２高濃度領域および前記低濃度領域を含んでいてもよい。また、前記ボディ領域の前記第２部分は、前記第１高濃度領域と前記第２高濃度領域との間から前記半導体層の表面部に引き出された前記低濃度領域を含んでいてもよい。
前記半導体装置において、前記ボディ領域の前記第１部分は、前記第１高濃度領域、前記第２高濃度領域および前記低濃度領域を含んでいてもよい。また、前記ボディ領域の前記第２部分は、前記第１高濃度領域と前記第２高濃度領域との間から前記半導体層の表面部に引き出された前記低濃度領域を含んでいてもよい。
前記半導体装置は、前記半導体層における前記厚い絶縁膜と接する部分に形成され、前記半導体層の不純物濃度よりも低い不純物濃度を有する第１導電型のリサーフ層をさらに含んでいてもよい。この構成において、前記ボディ領域の前記第２部分は、前記リサーフ層に接するように形成されていてもよい。
この構成によれば、ドレイン・ソース間電圧が印加されると、リサーフ層と半導体層との境界から空乏層が拡がり、リサーフ層が形成された半導体層の表面部全域を速やかに空乏化できる。これにより、半導体層の電界を緩和できる。その結果、第２部分により第１部分でのブレークダウンの発生を効果的に回避または抑制しつつ、半導体装置全体でのブレークダウンの発生を抑制できる。
この構成によれば、ドレイン・ソース間電圧が印加されると、リサーフ層と半導体層との境界から空乏層が拡がり、リサーフ層が形成された半導体層の表面部全域を速やかに空乏化できる。これにより、半導体層の電界を緩和できる。その結果、第２部分により第１部分でのブレークダウンの発生を効果的に回避または抑制しつつ、半導体装置全体でのブレークダウンの発生を抑制できる。
前記半導体装置において、前記ボディ領域の前記第１部分は、前記半導体層の一部を挟んで前記リサーフ層に対向するように形成されていてもよい。
この発明の一実施形態は、半導体基板上のローサイド領域に形成されたローサイド回路と、前記半導体基板上において前記ローサイド領域から分離されたハイサイド領域に形成され、前記ローサイド回路よりも動作電圧が高いハイサイド回路と、前記半導体基板上に形成され、前記ハイサイド回路に接続されたレベルシフト回路とを含む、ゲートドライバを提供する。前記レベルシフト回路は、前述の特徴を備えた半導体装置を含む。
この発明の一実施形態は、半導体基板上のローサイド領域に形成されたローサイド回路と、前記半導体基板上において前記ローサイド領域から分離されたハイサイド領域に形成され、前記ローサイド回路よりも動作電圧が高いハイサイド回路と、前記半導体基板上に形成され、前記ハイサイド回路に接続されたレベルシフト回路とを含む、ゲートドライバを提供する。前記レベルシフト回路は、前述の特徴を備えた半導体装置を含む。
前記レベルシフト回路は、前記ハイサイド領域の外に配置されていることが好ましい。
また、前記ゲートドライバは、前記半導体基板上に形成され、前記ローサイド領域と前記ハイサイド領域とを分離する分離領域をさらに含んでいてもよい。この場合に、前記レベルシフト回路は、前記分離領域の外側に配置されていてもよい。また、前記レベルシフト回路の少なくとも一部が、前記分離領域に配置されていてもよい。
また、前記ゲートドライバは、前記半導体基板上に形成され、前記ローサイド領域と前記ハイサイド領域とを分離する分離領域をさらに含んでいてもよい。この場合に、前記レベルシフト回路は、前記分離領域の外側に配置されていてもよい。また、前記レベルシフト回路の少なくとも一部が、前記分離領域に配置されていてもよい。
以下では、本発明の実施の形態について、添付図面を参照しつつ詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置１の平面図である。図２は、図１に示す半導体装置１を示す平面図であって、ＬＯＣＯＳ膜１２上の構成の図示を省略して内部の構成を示している。図３は、図１に示すIII−III線に沿う断面図である。図４は、図１に示すIV-IV線に沿う断面図である。図１では、明瞭化のため、後述する配線３２，３３をハッチングを付して示している。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置１の平面図である。図２は、図１に示す半導体装置１を示す平面図であって、ＬＯＣＯＳ膜１２上の構成の図示を省略して内部の構成を示している。図３は、図１に示すIII−III線に沿う断面図である。図４は、図１に示すIV-IV線に沿う断面図である。図１では、明瞭化のため、後述する配線３２，３３をハッチングを付して示している。
半導体装置１は、たとえばドレイン・ソース間電圧ＶＤＳが５００Ｖ〜１５００Ｖ程度のＬＤＭＩＳ（Ｌaterally Ｄiffused Ｍetal Ｉnsulator Ｓemiconductor）領域を含む半導体装置である。半導体装置１は、ｐ型（第１導電型）の半導体基板２と、半導体基板２に接するように半導体基板２上に形成されたｎ型（第２導電型）の半導体層の一例としてのエピタキシャル層３とを含む。半導体基板２は、たとえばシリコンからなり、不純物濃度が比較的低い高抵抗基板である。半導体基板２の不純物濃度は、たとえば１．０×１０１３ｃｍ−３〜１．０×１０１４ｃｍ−３であり、エピタキシャル層３の不純物濃度は、たとえば１．０×１０１５ｃｍ−３〜１．０×１０１６ｃｍ−３である。エピタキシャル層３は、たとえば、５μｍ〜１０μｍの厚さを有している。エピタキシャル層３の表面部には、ｐ型のボディ領域４が形成されている。
ボディ領域４は、エピタキシャル層３の表面の法線方向から見た平面視（以下、単に「平面視」という。）において略環状に形成されている。本実施形態では、ボディ領域４は、平面視において、互いに平行な一対の帯状の直線状部分５ａ，５ｂと、一対の直線状部分５ａ，５ｂの両端にそれぞれ連なる一対の帯状の曲線状部分６ａ，６ｂとを有する略長円環状に形成されている。ボディ領域４の具体的な構成については、後に説明する。ボディ領域４の表面部には、ｎ型のソース領域７とｐ型のボディコンタクト領域８とが互いに隣接して形成されている。
ソース領域７は、ボディ領域４の内周縁から間隔を空けて形成されている。本実施形態では、ソース領域７は、ボディ領域４の表面部に複数形成されている。より具体的には、複数のソース領域７は、ボディ領域４における一対の直線状部分５ａ，５ｂにおいて、それぞれ帯状に形成されている。一方、ボディコンタクト領域８は、ボディ領域４に沿って環状に形成されている。ボディコンタクト領域８は、ボディ領域４の不純物濃度よりも高い不純物濃度を有している。エピタキシャル層３の表面部におけるボディ領域４に取り囲まれる領域の中央部には、ボディ領域４から間隔を空けてｎ型のドレイン領域９が形成されている。
ドレイン領域９は、ボディ領域４の一対の直線状部分５ａ，５ｂの対向方向中間部において、当該直線状部分５ａ，５ｂに略平行な帯状に設けられている。ドレイン領域９は、ソース領域７の不純物濃度とほぼ同一の不純物濃度を有している。図３および図４を参照して、ドレイン領域９の直下の領域には、ｎ型のドレインバッファ領域１０が形成されている。
ドレインバッファ領域１０は、半導体基板２とエピタキシャル層３との境界を横切るように形成されており、半導体基板２との間でｐｎ接合を形成している。ドレインバッファ領域１０は、ドレイン領域９に沿って帯状に形成されており、エピタキシャル層３の一部を挟んでドレイン領域９の底部に対向している。ドレインバッファ領域１０は、一対の直線状部分５ａ，５ｂの対向方向に関して、ドレイン領域９の幅Ｗ１よりも広い幅Ｗ２を有している。ドレインバッファ領域１０は、エピタキシャル層３の不純物濃度よりも高く、ドレイン領域９の不純物濃度よりも低い不純物濃度を有している。ドレインバッファ領域１０の不純物濃度は、たとえば１．０×１０１５ｃｍ−３〜１．０×１０１６ｃｍ−３である。
エピタキシャル層３の表面には、ゲート絶縁膜１１と、厚い絶縁膜の一例としてのＬＯＣＯＳ（Local Oxidation of Silicon）膜１２とが一体的に形成されている。ゲート絶縁膜１１は、ドレイン領域９とソース領域７との間でボディ領域４に接するように環状に形成されている。より具体的には、ゲート絶縁膜１１は、ソース領域７のドレイン領域９側の周縁およびボディコンタクト領域８のドレイン領域９側の周縁からボディ領域４の内周縁を横切るように形成されている。ゲート絶縁膜１１は、たとえば窒化膜（ＳｉＮ膜）、シリコン酸化膜（ＳｉＯ２膜）または窒化膜およびシリコン酸化膜の積層膜であってもよい。本実施形態では、ゲート絶縁膜１１は、シリコン酸化膜（ゲート酸化膜）である。
ＬＯＣＯＳ膜１２は、ゲート絶縁膜１１とドレイン領域９との間でエピタキシャル層３を被覆するように、平面視において環状に形成されている。ＬＯＣＯＳ膜１２の内周縁は、ドレイン領域９を取り囲んでいる。ＬＯＣＯＳ膜１２の外周縁は、ボディ領域４の内周縁よりもドレイン領域９側に間隔を隔てた位置に形成されている。ＬＯＣＯＳ膜１２の内周縁から外周縁までの幅Ｗ３は、たとえば８０μｍ〜２００μｍ（本実施形態では、１２０μｍ）である。
図３および図４を参照して、ＬＯＣＯＳ膜１２は、ゲート絶縁膜１１の厚さよりも大きい厚さを有している。ＬＯＣＯＳ膜１２は、たとえば５０００Å〜１５０００Å（本実施形態では、８０００Å）の厚さを有しており、ゲート絶縁膜１１は、たとえば３００Å〜１０００Å（本実施形態では、５００Å）の厚さを有している。
エピタキシャル層３におけるＬＯＣＯＳ膜１２と接する部分には、ｐ型のリサーフ層１３が形成されている。リサーフ層１３は、ＬＯＣＯＳ膜１２に沿う環状に形成されており、エピタキシャル層３との間でｐｎ接合を形成している。リサーフ層１３は、エピタキシャル層３の不純物濃度よりも低い不純物濃度を有している。リサーフ層１３の不純物濃度は、たとえば１．０×１０１５ｃｍ−３〜１．０×１０１６ｃｍ−３である。
エピタキシャル層３におけるＬＯＣＯＳ膜１２と接する部分には、ｐ型のリサーフ層１３が形成されている。リサーフ層１３は、ＬＯＣＯＳ膜１２に沿う環状に形成されており、エピタキシャル層３との間でｐｎ接合を形成している。リサーフ層１３は、エピタキシャル層３の不純物濃度よりも低い不純物濃度を有している。リサーフ層１３の不純物濃度は、たとえば１．０×１０１５ｃｍ−３〜１．０×１０１６ｃｍ−３である。
ゲート絶縁膜１１上には、ゲート電極１４が形成されている。ゲート電極１４は、ソース領域７とドレイン領域９との間でゲート絶縁膜１１を介してボディ領域４に対向するように形成されている。ゲート電極１４は、ゲート絶縁膜１１上からＬＯＣＯＳ膜１２の外周縁上に連続して延び、ＬＯＣＯＳ膜１２の外周縁を被覆する被覆部１５を有している。ゲート電極１４は、たとえば不純物が添加されたポリシリコンであってもよい。
ＬＯＣＯＳ膜１２上には、複数（本実施形態では、８個）のフィールドプレート１６が互いに間隔を空けて形成されている。複数のフィールドプレート１６は、エピタキシャル層３における電界の乱れを抑制する。複数のフィールドプレート１６は、互いに周囲長が異なる相似な環状に形成されている。より具体的には、相対的に長い周囲長を有するフィールドプレート１６が、相対的に短い周囲長を有するフィールドプレート１６を取り囲むように、互いに間隔を空けて配置されている。複数のフィールドプレート１６は、ゲート電極１４と同一の材料により形成されている。最外周に位置するフィールドプレート１６は、ゲート電極１４の被覆部１５と一体的に形成されていてもよい。なお、フィールドプレート１６は、少なくとも一つ以上設けられていればよく、８個以上のフィールドプレート１６が設けられていてもよい。
エピタキシャル層３上には、ＬＯＣＯＳ膜１２、ゲート電極１４およびフィールドプレート１６を被覆するように第１層間絶縁膜２５が形成されている。第１層間絶縁膜２５は、たとえば、酸化シリコンや窒化シリコン等の絶縁体を含む。第１層間絶縁膜２５上には、ソースメタル２６と、ドレインメタル２７と、ゲートメタル２８とが形成されている。
ソースメタル２６、ドレインメタル２７およびゲートメタル２８にそれぞれ対応するコンタクト２９が第１層間絶縁膜２５を貫通している。ソースメタル２６は、対応するコンタクト２９を介してソース領域７およびボディコンタクト領域８に電気的に接続されている。ソースメタル２６は、ソース領域７の少なくとも一部または全部を被覆するように帯状に設けられている。ドレインメタル２７は、対応するコンタクト２９を介してドレイン領域９に電気的に接続されている。ドレインメタル２７は、ドレイン領域９の少なくとも一部または全部を被覆するように帯状に設けられている。ゲートメタル２８は、対応するコンタクト２９を介してゲート電極１４に電気的に接続されている。ゲートメタル２８は、ゲート電極１４の少なくとも一部または全部を被覆するように環状に設けられている。
ソースメタル２６、ドレインメタル２７およびゲートメタル２８にそれぞれ対応するコンタクト２９が第１層間絶縁膜２５を貫通している。ソースメタル２６は、対応するコンタクト２９を介してソース領域７およびボディコンタクト領域８に電気的に接続されている。ソースメタル２６は、ソース領域７の少なくとも一部または全部を被覆するように帯状に設けられている。ドレインメタル２７は、対応するコンタクト２９を介してドレイン領域９に電気的に接続されている。ドレインメタル２７は、ドレイン領域９の少なくとも一部または全部を被覆するように帯状に設けられている。ゲートメタル２８は、対応するコンタクト２９を介してゲート電極１４に電気的に接続されている。ゲートメタル２８は、ゲート電極１４の少なくとも一部または全部を被覆するように環状に設けられている。
第１層間絶縁膜２５上には、さらに、エピタキシャル層３における電界の乱れ等を抑制するためのフィールドメタル３０が形成されている。本実施形態では、フィールドメタル３０は、ゲートメタル２８の内周に沿って環状に設けられている。第１層間絶縁膜２５上には、ソースメタル２６、ドレインメタル２７、ゲートメタル２８およびフィールドメタル３０を被覆するように第２層間絶縁膜３１が形成されている。第２層間絶縁膜３１は、たとえば、酸化シリコンや窒化シリコン等の絶縁体を含む。第２層間絶縁膜３１上には、ソース配線３２およびドレイン配線３３が形成されている。
複数のコンタクト３４が第２層間絶縁膜３１を貫通している。ソース配線３２は、対応するコンタクト３４を介してソースメタル２６およびフィールドメタル３０に電気的に接続されている。図１に示すように、ソース配線３２は、第２層間絶縁膜３１における少なくともドレイン領域９上の部分を露出させるように平面視凹状に形成されている。より具体的には、ソース配線３２は、ボディ領域４の一方側の曲線状部分６ａを横切り、一対の直線状部分５ａ，５ｂ上の領域および他方側の曲線状部分６ｂ上の領域を被覆するように形成されている。
ドレイン配線３３は、対応するコンタクト３４を介してドレインメタル２７に電気的に接続されている。図１に示すように、ドレイン配線３３は、平面視においてソース配線３２から第２層間絶縁膜３１が露出する平面視凹状の部分に入り込むように平面視凸状に形成されている。より具体的には、ドレイン配線３３は、ボディ領域４の一方側の曲線状部分６ａを横切り、ドレイン領域９上の部分を被覆するように形成されている。
図１〜図４を再度参照して、ボディ領域４の構成についてより具体的に説明する。ボディ領域４は、エピタキシャル層３との境界４１ａがゲート絶縁膜１１に接する第１ボディ部分４１（第１部分）と、エピタキシャル層３との境界４２ａがＬＯＣＯＳ膜１２に接する第２ボディ部分４２（第２部分）とを含む。エピタキシャル層３との境界４１ａ，４２ａとは、具体的には、エピタキシャル層３との間に形成されたｐｎ接合部である。以下では、第１ボディ部分４１および第２ボディ部分４２の境界４１ａ，４２ａを、それぞれｐｎ接合部４１ａ，４２ａという。
図１および図３に示すように、ボディ領域４の第１ボディ部分４１は、一対の直線状部分５ａ，５ｂに沿う部分に形成されている。第１ボディ部分４１において、ゲート電極１４がゲート絶縁膜１１を介して対向する部分は、ゲート電極１４に適切な電圧が印加されたときにチャネル４３が形成されるチャネル領域である。第１ボディ部分４１は、チャネル４３の形成によりエピタキシャル層３との間で電流経路を形成する。
図１に示すように、ボディ領域４の第２ボディ部分４２は、第１ボディ部分４１よりもドレイン領域９側に張り出して形成された張り出し部である。第２ボディ部分４２は、一対の曲線状部分６ａ，６ｂに沿って帯状に形成されている。図４に示すように、第２ボディ部分４２は、ＬＯＣＯＳ膜１２を挟んでゲート電極１４の被覆部１５と対向している。第２ボディ部分４２のｐｎ接合部４２ａは、ゲート絶縁膜１１と、ゲート電極１４におけるドレイン領域９側の端部との間に位置している。本実施形態では、第２ボディ部分４２がソース領域７とドレイン領域９との間の領域の外に形成されているので、第２ボディ部分４２は、エピタキシャル層３との間で電流経路を形成しない。
図３および図４を参照して、ボディ領域４は、当該ボディ領域４の表面部から底部に向かう厚さ方向に関して、当該厚さ方向中間部の不純物濃度が最も低くなるような不純物濃度分布を有している。より具体的には、ボディ領域４は、表面部に形成されたｐ型の第１高濃度領域４４と、底部に形成され、第１高濃度領域４４の不純物濃度よりも高い不純物濃度を有するｐ＋型の第２高濃度領域４５とを含む。さらに、ボディ領域４は、第１高濃度領域４４と第２高濃度領域４５との間に介在し、第１高濃度領域４４の不純物濃度よりも低い不純物濃度を有するｐ−型の低濃度領域４６を含む。第１高濃度領域４４の不純物濃度は、たとえば１．０×１０１７ｃｍ−３〜１．０×１０１８ｃｍ−３ｃｍ−３である。第２高濃度領域４５の不純物濃度は、たとえば１．０×１０１８ｃｍ−３〜１．０×１０１９ｃｍ−３ｃｍ−３である。低濃度領域４６の不純物濃度は、たとえば１．０×１０１６ｃｍ−３〜１．０×１０１７ｃｍ−３ｃｍ−３である。
第１高濃度領域４４および低濃度領域４６は、エピタキシャル層３との間でｐｎ接合部を形成するように設けられている。一方、第２高濃度領域４５は、ボディ領域４の厚さ方向に関して、半導体基板２とエピタキシャル層３との境界を横切るように形成されており、エピタキシャル層３の一部との間でｐｎ接合部を形成するように設けられている。このボディ領域４において、第２ボディ部分４２は、第１ボディ部分４１と異なる不純物濃度で形成されている。
より具体的には、第１ボディ部分４１は、図３を参照して、第１高濃度領域４４、第２高濃度領域４５および低濃度領域４６を含む。第１ボディ部分４１では、第１高濃度領域４４、第２高濃度領域４５および低濃度領域４６が、エピタキシャル層３との間でｐｎ接合部４１ａを形成している。第１ボディ部分４１の第１高濃度領域４４は、エピタキシャル層３の一部を挟んでリサーフ層１３と対向している。
一方、第２ボディ部分４２は、図４を参照して、第２高濃度領域４５および低濃度領域４６を含む。第２ボディ部分４２では、第２高濃度領域４５および低濃度領域４６が、エピタキシャル層３との間でｐｎ接合部４２ａを形成している。第２ボディ部分４２の低濃度領域４６は、第１高濃度領域４４と第２高濃度領域４５との間からドレイン領域９側のエピタキシャル層３の表面部に引き出されている。第２ボディ部分４２の低濃度領域４６は、リサーフ層１３に接している。第２ボディ部分４２の第２高濃度領域４５は、低濃度領域４６の底部に接するようにその深さを維持した状態でドレイン領域９側に引き出されている。
図１を参照して、第２ボディ部分４２は、平面視において少なくともソース配線３２の周縁３２ａがボディ領域４を横切る領域に形成されている。さらに、第２ボディ部分４２は、平面視において少なくともドレイン配線３３の周縁３３ａがボディ領域４を横切る領域に形成されている。また、図２の拡大図を参照して、第２ボディ部分４２は、平面視においてボディ領域４における少なくとも直線状部分５ａ，５ｂと曲線状部分６ａ，６ｂとの境界Ｂを跨るように形成されている。
以上、本実施形態によれば、第１ボディ部分４１は、チャネル４３の形成によりエピタキシャル層３との間で電流経路を形成する。一方、第２ボディ部分４２は、ボディ領域４におけるソース領域７とドレイン領域９との間の領域の外に形成されている。そのため、第２ボディ部分４２にはチャネル４３が形成されないので、第２ボディ部分４２は、エピタキシャル層３との間で電流経路を形成しない。つまり、第２ボディ部分４２は、半導体装置１の閾電圧、漏れ電流等の特性に殆ど寄与しない。
エピタキシャル層３では、ドレイン領域９からソース領域７に向けて電位勾配が生じ、相対的にドレイン領域９との距離が近い第２ボディ部分４２のｐｎ接合部４２ａには、第１ボディ部分４１のｐｎ接合部４１ａに印加される電界よりも高い電界が印加される。つまり、第２ボディ部分４２によって、第１ボディ部分４１のｐｎ接合部４１ａにかかる電界強度が相対的に低減されている。
したがって、ドレイン領域９およびソース領域７間にサージ電圧等の高電圧が印加されると、その負荷は第２ボディ部分４２に集中するので、第１ボディ部分４１よりも優先的に第２ボディ部分４２をブレークダウンさせることができる。これにより、ブレークダウンに伴って発生する高電界やホットキャリア等を第２ボディ部分４２に集中させることができる。しかも、第２ボディ部分４２は第１ボディ部分４１から離れて形成されているので、ボディ領域４におけるブレークダウンの発生箇所を、第１ボディ部分４１から遠ざけることができる。その結果、第１ボディ部分４１でのブレークダウンを効果的に回避または抑制できるので、第１ボディ部分４１に接するゲート絶縁膜１１が破損するのを効果的に抑制できる。
一方、第２ボディ部分４２では、ｐｎ接合部４２ａがＬＯＣＯＳ膜１２に接しているので、第２ボディ部分４２に接するゲート絶縁膜１１に負荷が集中するのを抑制できる。これにより、第２ボディ部分４２に接するゲート絶縁膜１１が破損するのも抑制できる。その結果、ブレークダウンによるゲート絶縁膜１１の破損に起因する特性の変動を抑制し、信頼性を向上できる半導体装置１を提供できる。
また、本実施形態によれば、複数の第２ボディ部分４２が形成されている。この構成によれば、複数の第２ボディ部分４２でブレークダウンさせることができるので、ブレークダウンによる負荷を複数の第２ボディ部分４２に分散させることができる。これにより、第２ボディ部分４２一つあたりの負荷を低減できるので、第１ボディ部分４１でのブレークダウンの発生を効果的に回避または抑制しつつ、ブレークダウンによるゲート絶縁膜１１の破損に起因する特性の変動を効果的に抑制できる。
ボディ領域４において、直線状部分５ａ，５ｂと曲線状部分６ａ，６ｂとの境界Ｂを跨る部分では、電界に乱れが生じたり、電界が集中したりする傾向がある。そのため、他の部分に比してブレークダウンが発生し易い。そこで、本実施形態では、少なくとも直線状部分５ａ，５ｂと曲線状部分６ａ，６ｂとの境界Ｂを跨るように第２ボディ部分４２を形成している。これにより、直線状部分５ａ，５ｂと曲線状部分６ａ，６ｂとの境界Ｂを跨る部分でブレークダウンが発生したとしても、そのブレークダウンは、半導体装置１の特性に影響を殆ど与えない第２ボディ部分４２で生じることになる。このように、ブレークダウンが発生し易い箇所に第２ボディ部分４２を設けることにより、第１ボディ部分４１でのブレークダウンの発生を抑制しつつ、ブレークダウンによるゲート絶縁膜１１の破損に起因する特性の変動を効果的に抑制できる。
また、本実施形態では、第２ボディ部分４２のｐｎ接合部４２ａを、ゲート絶縁膜１１と、ゲート電極１４におけるドレイン領域９側の端部との間に位置させているので、第２ボディ部分４２のｐｎ接合部４２ａでの電界強度を高めることができる。これにより、第１ボディ部分４１での電界強度をより一層相対的に低減できる。その結果、第１ボディ部分４１でのブレークダウンの発生を効果的に回避または抑制しつつ、ブレークダウンによるゲート絶縁膜１１の破損に起因する特性の変動を効果的に抑制できる。
また、平面視において、エピタキシャル層３におけるソース配線３２の周縁３２ａおよびドレイン配線３３の周縁３３ａがボディ領域４を横切る部分では、電界に乱れが生じたり、電界が集中したりする傾向がある。そのため、他の部分に比してブレークダウンが発生し易い。そこで、本実施形態では、少なくとも平面視においてソース配線３２の周縁３２ａおよびドレイン配線３３の周縁３３ａがボディ領域４を横切る部分に第２ボディ部分４２を形成している。これにより、ソース配線３２の周縁３２ａおよびドレイン配線３３の周縁３３ａがボディ領域４を横切る部分でブレークダウンが発生したとしても、そのブレークダウンは、半導体装置１の特性に影響を殆ど与えない第２ボディ部分４２で生じることになる。これにより、他の部分でのブレークダウンの発生を抑制しつつ、ブレークダウンに起因する半導体装置１の特性の変動を効果的に抑制できる。
また、本実施形態では、エピタキシャル層３の表面部にリサーフ層１３が形成されている。所定のドレイン・ソース間電圧ＶＤＳが印加されると、リサーフ層１３とエピタキシャル層３との間に形成されたｐｎ接合部から空乏層が拡がり、リサーフ層１３が形成されたエピタキシャル層３の表面部全域を速やかに空乏化できる。これにより、エピタキシャル層３における電界を緩和できるので、第２ボディ部分４２により第１ボディ部分４１でのブレークダウンの発生を効果的に回避または抑制しつつ、半導体装置１全体でブレークダウンの発生を抑制できる。
＜第２実施形態＞
図５は、本発明の第２実施形態に係る半導体装置５１の平面図であって、ＬＯＣＯＳ膜１２上の構成の図示を省略して内部の構成を示している。図５において、前述の図２等に示された各部に対応する構成には同一の参照符号を付して、説明を省略する。
半導体装置５１は、ボディ領域４における一対の直線状部分５ａ，５ｂに形成された第２ボディ部分４２をさらに含む。より具体的には、半導体装置５１は、ボディ領域４におけるソース領域７とドレイン領域９との間の領域に交互に形成された複数の第１ボディ部分４１および平面視矩形状の複数の第２ボディ部分４２を含む。
図５は、本発明の第２実施形態に係る半導体装置５１の平面図であって、ＬＯＣＯＳ膜１２上の構成の図示を省略して内部の構成を示している。図５において、前述の図２等に示された各部に対応する構成には同一の参照符号を付して、説明を省略する。
半導体装置５１は、ボディ領域４における一対の直線状部分５ａ，５ｂに形成された第２ボディ部分４２をさらに含む。より具体的には、半導体装置５１は、ボディ領域４におけるソース領域７とドレイン領域９との間の領域に交互に形成された複数の第１ボディ部分４１および平面視矩形状の複数の第２ボディ部分４２を含む。
第２ボディ部分４２は、平面視における直線状部分５ａ，５ｂに沿う方向に関して、ソース領域７の幅Ｗ４よりも狭い幅Ｗ５で形成されている。この直線状部分５ａ，５ｂに形成された第２ボディ部分４２において、ゲート電極１４がゲート絶縁膜１１を介して対向する領域にはチャネル４３が形成されるが、ゲート電極１４（被覆部１５）がＬＯＣＯＳ膜１２を介して対向する領域にはチャネル４３は殆ど形成されない。したがって、この直線状部分５ａ，５ｂにおいて、第２ボディ部分４２は、エピタキシャル層３との間で電流経路を形成しない。
以上、本実施形態によっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。また、本実施形態によれば、ボディ領域４におけるソース領域７とドレイン領域９との間の領域に、複数の第１ボディ部分４１と、複数の第２ボディ部分４２とが形成されている。この構成によれば、互いに対向するソース領域７とドレイン領域９との間の領域において、第１ボディ部分４１がブレークダウンするリスクを効果的に低減できる。また、直線状部分５ａ，５ｂにおいて、複数の第２ボディ部分４２でブレークダウンさせることができるので、ブレークダウンによる負荷を複数の第２ボディ部分４２に分散させることができる。これにより、第２ボディ部分４２一つあたりの負荷を低減できるので、ブレークダウンに起因するゲート絶縁膜１１の損傷等を効果的に抑制できる。
＜第３実施形態＞
図６は、本発明の第３実施形態に係る半導体装置５２の平面図であって、ＬＯＣＯＳ膜１２上の構成の図示を省略して内部の構成を示している。図５において、前述の図２等に示された各部に対応する構成には同一の参照符号を付して、説明を省略する。
半導体装置５２は、平面視において環状のボディ領域４およびソース領域７を含む。ボディ領域４は、その環状に沿うように配置された複数（本実施形態では、８個）の第１ボディ部分４１と複数（本実施形態では、８個）の第２ボディ部分４２とを含む。そして、複数の第１ボディ部分４１と複数の第２ボディ部分４２とが、それぞれ等間隔に形成されている。平面視において、複数の第１ボディ部分４１は、等しい幅で形成されている。第１ボディ部分４１は、チャネル４３の形成によりエピタキシャル層３との間で電流経路を形成する。
図６は、本発明の第３実施形態に係る半導体装置５２の平面図であって、ＬＯＣＯＳ膜１２上の構成の図示を省略して内部の構成を示している。図５において、前述の図２等に示された各部に対応する構成には同一の参照符号を付して、説明を省略する。
半導体装置５２は、平面視において環状のボディ領域４およびソース領域７を含む。ボディ領域４は、その環状に沿うように配置された複数（本実施形態では、８個）の第１ボディ部分４１と複数（本実施形態では、８個）の第２ボディ部分４２とを含む。そして、複数の第１ボディ部分４１と複数の第２ボディ部分４２とが、それぞれ等間隔に形成されている。平面視において、複数の第１ボディ部分４１は、等しい幅で形成されている。第１ボディ部分４１は、チャネル４３の形成によりエピタキシャル層３との間で電流経路を形成する。
複数の第２ボディ部分４２は、等しい幅（大きさ）で平面視略三角形状に形成されている。第２ボディ部分４２において、ゲート電極１４がゲート絶縁膜１１を介して対向する領域にはチャネル４３が形成されるが、ゲート電極１４（被覆部１５）がＬＯＣＯＳ膜１２を介して対向する領域にはチャネル４３は殆ど形成されない。したがって、第２ボディ部分４２は、エピタキシャル層３との間で電流経路を形成しない。このような第２ボディ部分４２は、少なくとも一つ以上形成されていればよく、上記個数に限定されない。
このような構成によっても、前述の各実施形態において述べた効果と同様の効果を奏することができる。
＜さらに他の実施形態＞
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
＜さらに他の実施形態＞
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、前述の各実施形態では、半導体装置１，５１，５２が、平面視において直線状部分５ａ，５ｂおよび曲線状部分６ａ，６ｂを有する略長円環状のボディ領域４を含む例について説明した。しかし、半導体装置１，５１，５２は、略円環状のボディ領域４を含んでいてもよい。略円環状のボディ領域４を含む例として、図７に示す半導体装置５３が採用されてもよい。図７では、前述の半導体装置５２の変形例として、半導体装置５３を示している。略円環状のボディ領域４の場合、ソース領域７、ボディコンタクト領域８、ドレイン領域９、ＬＯＣＯＳ膜１２等の構成も略円環状のボディ領域４に対応した形状で形成されている。
また、半導体装置１，５１，５２は、略長円環状（すなわち無端状）のボディ領域４に代えて、有端帯状のボディ領域４を含んでいてもよい。有端帯状のボディ領域４を含む例として、図８に示す半導体装置５４が採用されてもよい。図８では、前述の半導体装置５１の変形例として、半導体装置５４を示している。有端帯状のボディ領域４の場合、ソース領域７、ボディコンタクト領域８、ドレイン領域９、ＬＯＣＯＳ膜１２等の構成も有端帯状のボディ領域４に対応した形状で形成されている。
また、前述の各実施形態では、半導体装置１，５１，５２が厚い絶縁膜の一例としてのＬＯＣＯＳ膜１２を含む例について説明した。半導体装置１，５１，５２は、ＬＯＣＯＳ膜１２に代えて、ＳＴＩ（Shallow Trench Isolation）を含んでいてもよい。厚い絶縁膜がＳＴＩである場合、半導体装置１，５１，５２は、ゲート絶縁膜１１とドレイン領域９との間でエピタキシャル層３を掘り下げて形成された平面視環状のトレンチと、トレンチに埋設された絶縁体とを含む。絶縁体は、エピタキシャル層３上で、ゲート絶縁膜１１と一体的に形成されていてもよい。絶縁体としては、酸化シリコンや窒化シリコン等を例示できる。その他、素子分離技術により形成される絶縁膜は「厚い絶縁膜」として適切である。
また、前述の各実施形態では、第２ボディ部分４２が、第２高濃度領域４５と、低濃度領域４６とを含む例について説明した（図４参照）。しかし、第２ボディ部分４２は、第１高濃度領域４４をさらに含んでいてもよい。また、ボディ領域４が一様な不純物濃度で形成されることにより、第１ボディ部分４１および第２ボディ部分４２が同一の一様な不純物濃度を有していてもよい。また、第１ボディ部分４１および第２ボディ部分４２は、互いに異なる一様な不純物濃度を有していてもよい。この場合、第２ボディ部分４２は、第１ボディ部分４１よりも低い不純物濃度を有していてもよい。
また、前述の各実施形態では、半導体装置１，５１，５２が、平面視環状に連続的に形成された一つのボディ領域４を含む例について説明した。しかし、半導体装置１，５１，５２は、複数の部分に分割されて断続的に形成されたボディ領域４を含んでいてもよい。この場合、ボディ領域４は、ＬＯＣＯＳ膜１２の外周縁に沿う帯状の領域において、複数の部分に分割されて断続的に形成されていてもよい。
また、前述の各実施形態において、半導体基板２の導電型をｐ型として説明したが、半導体基板２の導電型を反転してｎ型としてもよい。この場合、半導体基板２の導電型の変更に応じて、その他の領域の導電型も反転すればよい。
また、前述の各実施形態では、半導体装置１，５１，５２が一つの平面視環状のボディ領域４を備える一つのＬＤＭＩＳ領域を含む構成について説明した。しかし、半導体装置１，５１，５２は、互いに間隔を空けて形成された複数の平面視環状のボディ領域４を備えることにより、互いに間隔を空けて形成された複数のＬＤＭＩＳ領域を含んでいてもよい。
また、前述の各実施形態では、半導体装置１，５１，５２が一つの平面視環状のボディ領域４を備える一つのＬＤＭＩＳ領域を含む構成について説明した。しかし、半導体装置１，５１，５２は、互いに間隔を空けて形成された複数の平面視環状のボディ領域４を備えることにより、互いに間隔を空けて形成された複数のＬＤＭＩＳ領域を含んでいてもよい。
また、前述の各実施形態において、半導体装置１，５１，５２は、ＬＤＭＩＳ領域に加えて、ＣＭＩＳ（Complementary MIS）領域、ＢＪＴ（Bipolar Junction Transistor）領域、ＪＦＥＴ（Junction Field Effect Transistor）領域、コンデンサ領域、抵抗領域等の各種半導体素子領域および／または受動素子領域を含んでいてもよい。さらに、半導体装置１，５１，５２は、ＬＤＭＩＳ領域とこれらの半導体素子領域および／または受動素子領域との組み合わせによって、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の集積回路を構成していてもよい。
ＬＤＭＩＳ領域を有する半導体装置の一つの具体例を以下に説明する。
図９は、ＬＤＭＩＳ領域を内蔵する半導体装置の一例であるゲートドライバＩＣ６０を備えた回路（この実施形態では電源回路）を示す。この電源回路は、負荷を駆動するためのパワースイッチング回路６１を含む。パワースイッチング回路６１は、高電圧電源（たとえば６００Ｖ以下）とグランド電位との間に直列に接続されたハイサイドパワーデバイスＱＨ（上アーム）およびローサイドパワーデバイスＱＬ（下アーム）とを含むハーフブリッジ回路からなる。一対のパワーデバイスＱＨ，ＱＬの間の接続点６２に負荷が接続される。パワーデバイスＱＨ，ＱＬは、たとえばパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor）、ＩＧＢＴ(Insulated-Gate Bipolar Transistor)などのスイッチング素子である。ゲートドライバＩＣ６０は、制御電圧電源から与えられる制御電圧Ｖccにより動作し、パワーデバイスＱＨ，ＱＬのゲートにオン／オフ制御信号を入力する。
図９は、ＬＤＭＩＳ領域を内蔵する半導体装置の一例であるゲートドライバＩＣ６０を備えた回路（この実施形態では電源回路）を示す。この電源回路は、負荷を駆動するためのパワースイッチング回路６１を含む。パワースイッチング回路６１は、高電圧電源（たとえば６００Ｖ以下）とグランド電位との間に直列に接続されたハイサイドパワーデバイスＱＨ（上アーム）およびローサイドパワーデバイスＱＬ（下アーム）とを含むハーフブリッジ回路からなる。一対のパワーデバイスＱＨ，ＱＬの間の接続点６２に負荷が接続される。パワーデバイスＱＨ，ＱＬは、たとえばパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor）、ＩＧＢＴ(Insulated-Gate Bipolar Transistor)などのスイッチング素子である。ゲートドライバＩＣ６０は、制御電圧電源から与えられる制御電圧Ｖccにより動作し、パワーデバイスＱＨ，ＱＬのゲートにオン／オフ制御信号を入力する。
ゲートドライバＩＣ６０は、ハイサイドパワーデバイスＱＨのゲートに接続されるハイサイドゲート駆動信号出力端子ＨＯと、ローサイドパワーデバイスＱＬのゲートに接続されるローサイドゲート駆動信号出力端子ＬＯと、ハイサイドゲート駆動信号出力端子ＨＯに対応した論理入力信号Ｈｉｎが入力されるハイサイド駆動信号入力端子ＨＩＮと、ローサイドゲート駆動信号出力端子ＬＯに対応した論理入力Ｌｉｎが入力されるローサイド駆動信号入力端子ＬＩＮとを含む。ゲートドライバＩＣ６０は、さらに、ハイサイドフローティング電源端子ＶＢと、ハイサイドフローティングリターン端子ＶＳと、ローサイド電源端子ＶＣＣと、ローサイドリターン端子ＣＯＭとを備えている。
図１０は、ゲートドライバＩＣ６０の内部に備えられる電気回路の一例を示す。ゲートドライバＩＣ６０の内部回路は、ローサイドゲート駆動信号入力端子ＬＩＮに対応して、シュミットトリガ７１Ｌ、遅延回路７２Ｌ、ＮＯＲゲート７３Ｌ、ローサイド電流バッファ回路７４Ｌおよび低電圧検出回路７５Ｌを含む。さらに、ゲートドライバＩＣ６０の内部回路は、ハイサイドゲート駆動信号入力端子ＨＩＮに対応して、シュミットトリガ７１Ｈ、パルスジェネレータ７６Ｈ、高電圧レベルシフタ７７Ｈ、パルスフィルタ７８Ｈ、ＳＲフリップフロップ７９Ｈ、ハイサイド電流バッファ回路７４Ｈおよび低電圧検出回路７５Ｈを含む。パルスフィルタ７８Ｈ、ＳＲフリップフロップ７９Ｈ、ハイサイド電流バッファ回路７４Ｈおよび低電圧検出回路７５Ｈは、動作電圧が比較的高いハイサイド回路８０Ｈを構成する。一方、シュミットトリガ７１Ｌ，７１Ｈ、遅延回路７２Ｌ、ＮＯＲゲート７３Ｌ、ローサイド電流バッファ回路７４Ｌ、低電圧検出回路７５Ｌおよびパルスジェネレータ７６Ｈは、動作電圧が比較的低いローサイド回路８０Ｌを構成する。ローサイド回路８０Ｌは、０Ｖを基準電位として動作する回路であるのに対して、ハイサイド回路８０Ｈは、基準電位が０〜数百Ｖに変化しながら動作する回路である。高電圧レベルシフタ７７Ｈは、入力側の回路（ローサイド回路８０Ｌに含まれる回路）と、ハイサイド回路８０Ｈとをインタフェースするレベルシフト回路であり、ローサイド回路８０Ｌからハイサイド回路８０Ｈへの信号伝達の機能を担う。
高電圧レベルシフタ７７Ｈには、たとえば２つの高耐圧ＮＤＭＯＳ（Ｎチャンネル型Diffused MOS）８１，８２が用いられる。これらの高耐圧ＮＤＭＯＳ８１，８２を２つのＬＤＭＩＳ領域でそれぞれ構成することができる。
図１１は、ゲートドライバＩＣ６０を構成する半導体チップ９０内の領域配置の一例を示す。半導体チップ９０は、ハイサイド回路８０Ｈが形成されるハイサイド領域９１Ｈと、ローサイド回路８０Ｌが形成されるローサイド領域９１Ｌと、高電圧レベルシフタ７７Ｈを構成する２つのＬＤＭＩＳ領域９２とを含む。ハイサイド領域９１Ｈは、ローサイド領域９１Ｌに取り囲まれるように配置されており、ローサイド領域９１Ｌから電気的に分離されている。具体的には、ハイサイド領域９１Ｈとローサイド領域９１Ｌとの境界部には、それらの領域を互いに分離する分離領域９１Ｉが配置されている。分離領域９１Ｉは、誘電体で構成されていてもよいし、ｐｎ接合で形成されていてもよい。分離領域９１Ｉは、平面視において、ハイサイド領域９１Ｈを取り囲むように連続した環状に形成されている。そして、２つのＬＤＭＩＳ領域９２が、ローサイド領域９１Ｌ内、すなわち、ハイサイド領域９１Ｈの外に互いに近接して配置されている。より具体的には、２つのＬＤＭＩＳ領域９２は、ローサイド領域９１Ｌ内においてハイサイド領域９１Ｈの近傍に配置されている。
図１１は、ゲートドライバＩＣ６０を構成する半導体チップ９０内の領域配置の一例を示す。半導体チップ９０は、ハイサイド回路８０Ｈが形成されるハイサイド領域９１Ｈと、ローサイド回路８０Ｌが形成されるローサイド領域９１Ｌと、高電圧レベルシフタ７７Ｈを構成する２つのＬＤＭＩＳ領域９２とを含む。ハイサイド領域９１Ｈは、ローサイド領域９１Ｌに取り囲まれるように配置されており、ローサイド領域９１Ｌから電気的に分離されている。具体的には、ハイサイド領域９１Ｈとローサイド領域９１Ｌとの境界部には、それらの領域を互いに分離する分離領域９１Ｉが配置されている。分離領域９１Ｉは、誘電体で構成されていてもよいし、ｐｎ接合で形成されていてもよい。分離領域９１Ｉは、平面視において、ハイサイド領域９１Ｈを取り囲むように連続した環状に形成されている。そして、２つのＬＤＭＩＳ領域９２が、ローサイド領域９１Ｌ内、すなわち、ハイサイド領域９１Ｈの外に互いに近接して配置されている。より具体的には、２つのＬＤＭＩＳ領域９２は、ローサイド領域９１Ｌ内においてハイサイド領域９１Ｈの近傍に配置されている。
図１２は、ゲートドライバＩＣ６０を構成する半導体チップ９０内の領域配置の他の例を示す。ハイサイド領域９１Ｈは、ローサイド領域９１Ｌに取り囲むように配置されている。ハイサイド領域９１Ｈとローサイド９１Ｌ領域との境界部には、それらの領域を互いに分離する分離領域９１Ｉが配置されている。分離領域９１Ｉは、誘電体で構成されていてもよいし、ｐｎ接合で形成されていてもよい。分離領域９１Ｉは、平面視において、ハイサイド領域９１Ｈを取り囲むように連続した環状に形成されている。そして、２つのＬＤＭＩＳ領域９２がそれぞれ分離領域９１Ｉを跨ぐように形成されている。たとえば、ＬＤＭＩＳ領域９２は、前述の図８に示した構造を有し、ハイサイド領域９１Ｈ側にドレインを配置し、ローサイド領域９１Ｌ側にソースを配置し、分離領域９１Ｉにソース−ドレイン間の領域を配置して構成されていてもよい。
以上に述べた実施形態の他にも、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 半導体基板
３ エピタキシャル層（半導体層）
４ ボディ領域
５ａ 直線状部分
５ｂ 直線状部分
６ａ 曲線状部分
６ｂ 曲線状部分
７ ソース領域
９ ドレイン領域
１１ ゲート絶縁膜
１２ ＬＯＣＯＳ膜
１３ リサーフ層
１４ ゲート電極
３２ ソース配線
３２ａ ソース配線の周縁
３３ ドレイン配線
３３ａ ドレイン配線の周縁
４１ 第１ボディ部分（第１部分）
４１ａ ｐｎ接合部（境界）
４２ 第２ボディ部分（第２部分）
４２ａ ｐｎ接合部（境界）
４４ 第１高濃度領域
４５ 第２高濃度領域
４６ 低濃度領域
５１ 半導体装置
５２ 半導体装置
５３ 半導体装置
５４ 半導体装置
Ｂ 境界
６０ ゲートドライバＩＣ
６１ パワースイッチング回路
ＱＨ ハイサイドパワーデバイス
ＱＬ ローサイドパワーデバイス
７７Ｈ 高電圧レベルシフタ（レベルシフト回路）
７４Ｈ ハイサイド電流バッファ回路
７４Ｌ ローサイド電流バッファ回路
８０Ｈ ハイサイド回路
８０Ｌ ローサイド回路
８１，８２ 高耐圧ＮＤＭＯＳ
９０ 半導体チップ
９１Ｈ ハイサイド領域
９１Ｌ ローサイド領域
９１Ｉ 分離領域
９２ ＬＤＭＩＳ領域
２ 半導体基板
３ エピタキシャル層（半導体層）
４ ボディ領域
５ａ 直線状部分
５ｂ 直線状部分
６ａ 曲線状部分
６ｂ 曲線状部分
７ ソース領域
９ ドレイン領域
１１ ゲート絶縁膜
１２ ＬＯＣＯＳ膜
１３ リサーフ層
１４ ゲート電極
３２ ソース配線
３２ａ ソース配線の周縁
３３ ドレイン配線
３３ａ ドレイン配線の周縁
４１ 第１ボディ部分（第１部分）
４１ａ ｐｎ接合部（境界）
４２ 第２ボディ部分（第２部分）
４２ａ ｐｎ接合部（境界）
４４ 第１高濃度領域
４５ 第２高濃度領域
４６ 低濃度領域
５１ 半導体装置
５２ 半導体装置
５３ 半導体装置
５４ 半導体装置
Ｂ 境界
６０ ゲートドライバＩＣ
６１ パワースイッチング回路
ＱＨ ハイサイドパワーデバイス
ＱＬ ローサイドパワーデバイス
７７Ｈ 高電圧レベルシフタ（レベルシフト回路）
７４Ｈ ハイサイド電流バッファ回路
７４Ｌ ローサイド電流バッファ回路
８０Ｈ ハイサイド回路
８０Ｌ ローサイド回路
８１，８２ 高耐圧ＮＤＭＯＳ
９０ 半導体チップ
９１Ｈ ハイサイド領域
９１Ｌ ローサイド領域
９１Ｉ 分離領域
９２ ＬＤＭＩＳ領域
Claims (25)
- 第１導電型の半導体基板と、
前記半導体基板に接するように前記半導体基板上に形成された第２導電型の半導体層と、
前記半導体層の表面部に形成された第１導電型のボディ領域と、
前記ボディ領域の表面部に、前記ボディ領域の周縁から間隔を空けて形成された第２導電型のソース領域と、
前記半導体層の表面部に、前記ボディ領域から間隔を空けて形成された第２導電型のドレイン領域と、
前記ドレイン領域と前記ソース領域との間で前記ボディ領域に接するように前記半導体層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜と前記ドレイン領域との間で前記半導体層を被覆するように前記ゲート絶縁膜と一体的に形成され、前記ゲート絶縁膜よりも大きい厚さを有する厚い絶縁膜と、
前記ソース領域と前記ドレイン領域との間で前記ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極とを含み、
前記ボディ領域は、前記半導体層との境界が前記ゲート絶縁膜に接する第１部分と、前記半導体層との境界が前記厚い絶縁膜に接する第２部分とを含み、
前記ボディ領域は、前記半導体層の表面の法線方向から見た平面視において、互いに平行な一対の直線状部分と、前記一対の直線状部分の両端にそれぞれ連なる一対の曲線状部分とを有する長円環状に形成されており、
前記ソース領域は、前記ボディ領域の少なくとも一方の前記直線状部分に沿って形成されており、
前記ボディ領域の前記第２部分は、少なくとも一方の前記曲線状部分に沿って形成されている、半導体装置。 - 前記ボディ領域の前記第２部分が、前記ボディ領域における前記ソース領域と前記ドレイン領域との間の部分以外の部分に形成されている、請求項１に記載の半導体装置。
- 複数の前記第２部分が形成されている、請求項２に記載の半導体装置。
- 前記ボディ領域の前記第１部分および前記第２部分が、前記ボディ領域における前記ソース領域と前記ドレイン領域との間の部分に形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
- 複数の前記第１部分および複数の前記第２部分が、前記ボディ領域における前記ソース領域と前記ドレイン領域との間の部分に交互に形成されている、請求項４に記載の半導体装置。
- 前記ボディ領域は、前記半導体層の表面の法線方向から見た平面視において環状に形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
- 前記ボディ領域の前記第２部分は、前記ボディ領域における少なくとも前記直線状部分と前記曲線状部分との境界を跨るように形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
- 複数の前記ソース領域が前記ボディ領域の表面部に形成されている、請求項１〜７のいずれか一項に記載の半導体装置。
- 前記ボディ領域および前記ソース領域は、前記半導体層の表面の法線方向から見た平面視において環状に形成されている、請求項１に記載の半導体装置。
- 複数の前記第１部分および複数の前記第２部分が形成されている、請求項９に記載の半導体装置。
- 複数の前記第１部分および複数の前記第２部分が、それぞれ、等間隔に配置されるように互いに間隔を空けて形成されている、請求項１０に記載の半導体装置。
- 前記ゲート電極は、前記ゲート絶縁膜上から前記厚い絶縁膜上に至るように連続して形成されており、
前記第２部分における前記半導体層との境界は、前記ゲート絶縁膜と、前記ゲート電極における前記ドレイン領域側の端部との間に位置している、請求項１〜１１のいずれか一項に記載の半導体装置。 - 第１導電型の半導体基板と、
前記半導体基板に接するように前記半導体基板上に形成された第２導電型の半導体層と、
前記半導体層の表面部に形成された第１導電型のボディ領域と、
前記ボディ領域の表面部に、前記ボディ領域の周縁から間隔を空けて形成された第２導電型のソース領域と、
前記半導体層の表面部に、前記ボディ領域から間隔を空けて形成された第２導電型のドレイン領域と、
前記ドレイン領域と前記ソース領域との間で前記ボディ領域に接するように前記半導体層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜と前記ドレイン領域との間で前記半導体層を被覆するように前記ゲート絶縁膜と一体的に形成され、前記ゲート絶縁膜よりも大きい厚さを有する厚い絶縁膜と、
前記ソース領域と前記ドレイン領域との間で前記ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極とを含み、
前記ボディ領域は、前記半導体層との境界が前記ゲート絶縁膜に接する第１部分と、前記半導体層との境界が前記厚い絶縁膜に接する第２部分とを含み、
前記半導体層の表面の法線方向から見た平面視において前記ボディ領域を横切るように形成され、前記ソース領域に電気的に接続されたソース配線をさらに含み、
前記ボディ領域の前記第２部分は、前記平面視において少なくとも前記ソース配線の周縁が前記ボディ領域を横切る部分に形成されている、半導体装置。 - 第１導電型の半導体基板と、
前記半導体基板に接するように前記半導体基板上に形成された第２導電型の半導体層と、
前記半導体層の表面部に形成された第１導電型のボディ領域と、
前記ボディ領域の表面部に、前記ボディ領域の周縁から間隔を空けて形成された第２導電型のソース領域と、
前記半導体層の表面部に、前記ボディ領域から間隔を空けて形成された第２導電型のドレイン領域と、
前記ドレイン領域と前記ソース領域との間で前記ボディ領域に接するように前記半導体層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜と前記ドレイン領域との間で前記半導体層を被覆するように前記ゲート絶縁膜と一体的に形成され、前記ゲート絶縁膜よりも大きい厚さを有する厚い絶縁膜と、
前記ソース領域と前記ドレイン領域との間で前記ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極とを含み、
前記ボディ領域は、前記半導体層との境界が前記ゲート絶縁膜に接する第１部分と、前記半導体層との境界が前記厚い絶縁膜に接する第２部分とを含み、
前記半導体層の表面の法線方向から見た平面視において前記ボディ領域を横切るように形成され、前記ドレイン領域に電気的に接続されたドレイン配線をさらに含み、
前記ボディ領域の前記第２部分は、前記平面視において少なくとも前記ドレイン配線の周縁が前記ボディ領域を横切る部分に形成されている、半導体装置。 - 前記ボディ領域の前記第２部分は、前記ボディ領域の前記第１部分と異なる不純物濃度を有している、請求項１〜１４のいずれか一項に記載の半導体装置。
- 第１導電型の半導体基板と、
前記半導体基板に接するように前記半導体基板上に形成された第２導電型の半導体層と、
前記半導体層の表面部に形成された第１導電型のボディ領域と、
前記ボディ領域の表面部に、前記ボディ領域の周縁から間隔を空けて形成された第２導電型のソース領域と、
前記半導体層の表面部に、前記ボディ領域から間隔を空けて形成された第２導電型のドレイン領域と、
前記ドレイン領域と前記ソース領域との間で前記ボディ領域に接するように前記半導体層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜と前記ドレイン領域との間で前記半導体層を被覆するように前記ゲート絶縁膜と一体的に形成され、前記ゲート絶縁膜よりも大きい厚さを有する厚い絶縁膜と、
前記ソース領域と前記ドレイン領域との間で前記ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極とを含み、
前記ボディ領域は、前記半導体層との境界が前記ゲート絶縁膜に接する第１部分と、前記半導体層との境界が前記厚い絶縁膜に接する第２部分とを含み、
前記ボディ領域は、当該ボディ領域の表面部から底部に向かう厚さ方向に関して、当該厚さ方向中間部の不純物濃度が最も低くなるような不純物濃度分布を有している、半導体装置。 - 第１導電型の半導体基板と、
前記半導体基板に接するように前記半導体基板上に形成された第２導電型の半導体層と、
前記半導体層の表面部に形成された第１導電型のボディ領域と、
前記ボディ領域の表面部に、前記ボディ領域の周縁から間隔を空けて形成された第２導電型のソース領域と、
前記半導体層の表面部に、前記ボディ領域から間隔を空けて形成された第２導電型のドレイン領域と、
前記ドレイン領域と前記ソース領域との間で前記ボディ領域に接するように前記半導体層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜と前記ドレイン領域との間で前記半導体層を被覆するように前記ゲート絶縁膜と一体的に形成され、前記ゲート絶縁膜よりも大きい厚さを有する厚い絶縁膜と、
前記ソース領域と前記ドレイン領域との間で前記ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極とを含み、
前記ボディ領域は、前記半導体層との境界が前記ゲート絶縁膜に接する第１部分と、前記半導体層との境界が前記厚い絶縁膜に接する第２部分とを含み、
前記ボディ領域は、表面部に形成された第１高濃度領域と、底部に形成された第２高濃度領域と、前記第１高濃度領域と前記第２高濃度領域との間に介在し、前記第１高濃度領域の不純物濃度および前記第２高濃度領域の不純物濃度よりも低い不純物濃度を有する低濃度領域とを含む、半導体装置。 - 前記ボディ領域の前記第１部分は、前記第１高濃度領域、前記第２高濃度領域および前記低濃度領域を含み、
前記ボディ領域の前記第２部分は、前記第１高濃度領域と前記第２高濃度領域との間から前記半導体層の表面部に引き出された前記低濃度領域を含む、請求項１７に記載の半導体装置。 - 前記半導体層における前記厚い絶縁膜と接する部分に形成され、前記半導体層の不純物濃度よりも低い不純物濃度を有する第１導電型のリサーフ層をさらに含み、
前記ボディ領域の前記第２部分は、前記リサーフ層に接するように形成されている、請求項１〜１８のいずれか一項に記載の半導体装置。 - 前記ボディ領域の前記第１部分は、前記半導体層の一部を挟んで前記リサーフ層に対向するように形成されている、請求項１９に記載の半導体装置。
- 半導体基板上のローサイド領域に形成されたローサイド回路と、
前記半導体基板上において前記ローサイド領域から分離されたハイサイド領域に形成され、前記ローサイド回路よりも動作電圧が高いハイサイド回路と、
前記半導体基板上に形成され、前記ハイサイド回路に接続されたレベルシフト回路とを含み、
前記レベルシフト回路が、請求項１〜２０のいずれか一項に記載の半導体装置を含む、ゲートドライバ。 - 前記レベルシフト回路が、前記ハイサイド領域の外に配置されている、請求項２１に記載のゲートドライバ。
- 前記半導体基板上に形成され、前記ローサイド領域と前記ハイサイド領域とを分離する分離領域をさらに含み、
前記レベルシフト回路が、前記分離領域の外側に配置されている、請求項２２に記載のゲートドライバ。 - 前記半導体基板上に形成され、前記ローサイド領域と前記ハイサイド領域とを分離する分離領域をさらに含み、
前記レベルシフト回路の少なくとも一部が、前記分離領域に配置されている、請求項２２に記載のゲートドライバ。 - 半導体基板上のローサイド領域に形成されたローサイド回路と、
前記半導体基板上において前記ローサイド領域から分離されたハイサイド領域に形成され、前記ローサイド回路よりも動作電圧が高いハイサイド回路と、
前記半導体基板上に形成され、前記ハイサイド回路に接続されたレベルシフト回路と、
前記半導体基板上に形成され、前記ローサイド領域と前記ハイサイド領域とを分離する分離領域と、を含み、
前記レベルシフト回路が、前記ハイサイド領域の外であって、かつ前記分離領域の外側に配置されており、
前記レベルシフト回路が、半導体装置を含み、
前記半導体装置が、
第１導電型の前記半導体基板と、
前記半導体基板に接するように前記半導体基板上に形成された第２導電型の半導体層と、
前記半導体層の表面部に形成された第１導電型のボディ領域と、
前記ボディ領域の表面部に、前記ボディ領域の周縁から間隔を空けて形成された第２導電型のソース領域と、
前記半導体層の表面部に、前記ボディ領域から間隔を空けて形成された第２導電型のドレイン領域と、
前記ドレイン領域と前記ソース領域との間で前記ボディ領域に接するように前記半導体層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜と前記ドレイン領域との間で前記半導体層を被覆するように前記ゲート絶縁膜と一体的に形成され、前記ゲート絶縁膜よりも大きい厚さを有する厚い絶縁膜と、
前記ソース領域と前記ドレイン領域との間で前記ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極とを含み、
前記ボディ領域は、前記半導体層との境界が前記ゲート絶縁膜に接する第１部分と、前記半導体層との境界が前記厚い絶縁膜に接する第２部分とを含む、ゲートドライバ。
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