KR101602411B1 - 게이트 패드 영역에 액티브셀 배치 구조를 가지는 전력 반도체 장치 - Google Patents

게이트 패드 영역에 액티브셀 배치 구조를 가지는 전력 반도체 장치 Download PDF

Info

Publication number
KR101602411B1
KR101602411B1 KR1020140096561A KR20140096561A KR101602411B1 KR 101602411 B1 KR101602411 B1 KR 101602411B1 KR 1020140096561 A KR1020140096561 A KR 1020140096561A KR 20140096561 A KR20140096561 A KR 20140096561A KR 101602411 B1 KR101602411 B1 KR 101602411B1
Authority
KR
South Korea
Prior art keywords
region
gate
active cell
gate pad
source electrode
Prior art date
Application number
KR1020140096561A
Other languages
English (en)
Other versions
KR20160014837A (ko
Inventor
정은식
박용포
김우택
박태수
Original Assignee
메이플세미컨덕터(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 메이플세미컨덕터(주) filed Critical 메이플세미컨덕터(주)
Priority to KR1020140096561A priority Critical patent/KR101602411B1/ko
Publication of KR20160014837A publication Critical patent/KR20160014837A/ko
Application granted granted Critical
Publication of KR101602411B1 publication Critical patent/KR101602411B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/783—Field effect transistors with field effect produced by an insulated gate comprising a gate to body connection, i.e. bulk dynamic threshold voltage MOSFET

Abstract

본 발명의 일측면에 따르면, 제1 액티브 셀 영역, 상기 제1 액티브 셀 영역 외부를 둘러싸도록 형성된 게이트 배선 영역, 상기 게이트 배선 영역의 외곽에 형성된 종단 필드 링 영역 및 상기 게이트 배선 영역과 연결되며 팩케이지용 와이어 본딩을 위하여 형성되는 게이트 패드가 형성된 게이트 패드 영역을 포함하는 전력 반도체 장치에 있어서, 상기 전력반도체 장치는 상기 게이트 패드 영역의 하부에 제1 피치 간격으로 형성되는 다수 개의 제2 액티브 셀을 포함하는 제2 액티브 셀 영역이 형성되는 것을 특징으로 하는 전력 반도체 장치가 제공된다.

Description

게이트 패드 영역에 액티브셀 배치 구조를 가지는 전력 반도체 장치 {Power semiconductor device having active cell arrangement structure in gate pad region}
본 발명은 게이트 패드 영역에 액티브 셀 배치 구조를 가지는 전력 반도체 장치에 관한 것이다
일반적으로, 전력 MOSFET는 우수한 스위칭 능력과 비교적 큰 입력 임피던스를 갖기 때문에 구동 회로를 단순화할 수 있다는 장점이 있다
이러한 전력용 전계 효과 트랜지스터(MOSFET)와 같은 전력용 반도체 소자는, 드리프트(drift) 영역의 상부 표면과 하부 표면에 각각 소스(source) 영역과 드레인 영역을 포함한다. 그리고 전력용 반도체 소자는 소스(source) 영역에 인접한 드리프트 영역의 상부 표면 상에 게이트 절연막과 상기 게이트 절연막 상에 형성된 게이트 전극을 구비한 구조가 채택된다.
전력용 반도체 소자의 턴-온 상태에서, 드리프트 영역은 드레인 영역으로부터 소스(source) 영역으로 흐르는 드리프트 전류에 대하여 도전성 경로를 제공하고, 턴-오프 상태에서는 인가되는 역바이어스 전압에 의해 수직 방향으로 확장되는 공핍 영역을 제공한다. 상기 드리프트 영역이 제공하는 공핍 영역의 특성에 의하여, 이들 고전압 반도체 소자의 브레이크다운 전압이 결정된다.
이러한 전력용 반도체 소자에서, 턴-온 상태에서 발생하는 전도 손실을 최소화하고 빠른 스위칭 속도를 확보하기 위하여, 상기 드리프트 영역의 턴-온 상태의 저항을 최대한 감소시키는 것이 바람직하다.
도 1은 전력 MOSFET에서 온 상태에서의 드레인과 소스 사이의 저항 성분 구조를 도시한 것이다.
도 1을 참조하면, 전력 MOSFET는 온 상태에서의 전류 경로에, 소스 저항(Rs)채널 영역의 저항(RC), JFET(Junction Field Effect Transistor) 영역의 저항(RJ), 축적영역의 저항(Ra), 에피택셜(epitaxial)층의 저항(Rn), 및 기판(Substrate)의 저항(Rd) 성분을 포함하며, 온 상태에서의 드레인(203)과 소스(201) 사이의 저항(Rds)은 이들의 합으로 정의된다.
이러한 전력 MOSFET는 높은 항복 전압을 가질수록, 소자의 전체 온-저항에서 에피택셜(epitaxial)층의 저항이 차지하는 비율도 크게 증가한다. 즉, MOSFET의 에피택셜(epitaxial)층의 비저항 및 두께가 증가하면, MOSFET의 항복 전압이 증가할 수 있지만, MOSFET의 온-저항도 크게 증가하게 된다.
온-저항이 증가하면 순방향 전도 모드 시에 전력 손실을 증가시키고 온 전류 밀도도 떨어지게 된다.
따라서, 전력 MOSFET의 항복 전압을 규정된 상태로 유지하면서, 온-저항을 감소시킬 수 있는 방안이 요구된다.
본 발명의 배경기술은 대한민국 공개특허공보 제10-2011-0109847호(2011.10.06)에 개시되어 있다.
대한민국 공개특허공보 제10-2011-0109847호(전력 반도체 장치)
본 발명은 온 상태에서 드레인과 소스 사이의 내부 저항을 줄여서 전력 손실을 줄일 수 있는 게이트 패드 영역에 액티브 셀 배치 구조를 가지는 전력 반도체 장치를 제공하는 것이다.
본 발명의 목적은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 명확하게 이해될 수 있다.
본 발명의 일측면에 따르면, 제1 액티브 셀 영역, 상기 제1 액티브 셀 영역 외부를 둘러싸도록 형성된 게이트 배선 영역, 상기 게이트 배선 영역의 외곽에 형성된 종단 필드 링 영역 및 상기 게이트 배선 영역과 연결되며 팩케이지용 와이어 본딩을 위하여 형성되는 게이트 패드가 형성된 게이트 패드 영역을 포함하는 전력 반도체 장치에 있어서, 상기 전력반도체 장치는 상기 게이트 패드 영역의 하부에 가로측이 제1 피치 간격으로 나란하게 배치되도록 형성되는 다수 개의의 제2 액티브 셀을 포함하는 제2 액티브 셀 영역이 형성되는 것을 특징으로 하는 전력 반도체 장치가 제공된다.
또한, 상기 제2 액티브 셀은, 상기 게이트 패드 하부에 형성되는 실리콘 산화막의 게이트 패시베이션층; 상기 게이트 패시베이션층 내에 제2 간격을 가지고 인접한 제1, 2 게이트 전극을 포함하는 형성되는 제1, 2 게이트 전극; 상기 제1, 2게이트 전극 각각의 하부에 상기 게이트 전극 넓이로 형성된 제1, 2 게이트 산화막; 상기 제1, 2 게이트 산화막의 하부 일부 영역과 접촉되도록 형성되며, 상기 제1, 2게이트 전극의 사이 영역의 하부 양단에 형성되는 제1, 2 소스 전극 영역; 제1, 2 소스 전극 영역 사이의 하부 구간을 연장하도록 형성되는 제1 도전형 불순물 영역; 상기 제1, 2 소스 전극 영역 및 상기 제1 도전형 불순물 영역(17)을 포함하도록 감싸는 제2 도전형 P웰 영역; 및 상기 제2 도전형 P웰 영역 하부에 형성되는 J-FET층을 포함하는 것을 특징으로 한다.
또한, 상기 제1 피치 간격은 15~20 ㎛로 형성되는 것을 특징으로 한다.
또한, 상기 제2 간격은 8 ~ 12㎛인 것을 특징으로 한다.
또한, 상기 제1 도전형 불순물 영역은 고농도의 P+ 주입에 의하여 형성되는 것을 특징으로 한다.
또한, 상기 제2 액티브 셀은 2500 ~ 3300 개가 형성되는 것을 특징으로 한다.
또한, 상기 게이트 전극은 5 ~ 7㎛의 길이로 형성되는 것을 특징으로 한다.
또한, 상기 제1, 2 소스 전극 영역 사이 간격은 7 ~ 10㎛ 크기로 형성되는 것을 특징으로 한다.
또한, 제1, 2소스 전극 영역은 각각 1/2영역은 상기 게이트 산화막 하부 영역에 형성되며 나머지 1/2 영역은 상기 게이트 패시베이션층 하부 영역에 형성되는 것을 특징으로 한다.
또한, 상기 제2 도전형 P웰 영역은 3 ~ 5㎛의 높이 크기로 형성되는 반 타원형 형상으로 형성되는 것을 특징으로 한다.
본 발명의 일 실시 예에 의한 전력 반도체 장치에 의하면, 항복 전압을 유지하면서 온-저항을 감소시킬 수 있다.
본 발명의 일 실시 예에 따라 하부에 액티브 셀을 구성한 게이트 패드 구조를 가지는 전력 모스펫 칩은 종래에 비하여 동일한 칩사이즈에서 소스와 드레인 사이의 온-저항이 10% 정도 감소하는 효과를 가진다.
또한, 본 발명의 일시 예에 따르면, 동일한 칩 사이즈에서 전류용량을 증가시킬 수 있다.
본 발명의 일 실시 예에 의한 전력 반도체 장치에 의하면, 게이트 영역에 다수의 액티브 셀을 추가적으로 설치함으로써, 게이트 패드 기능은 종래와 동일하게 수행하면서, 동일한 항복 전압 조건에서 온-저항을 줄일 수 있는 효과를 가진다
도 1은 종래 전력 MOSFET에서 온 상태에서의 드레인과 소스 사이의 저항 성분 구조를 도시한 것이다.
도 2는 전력 모스펫 장치의 레이아웃의 일 예를 도시한 것이다.
도 3은 종래 전력 모스펫의 칩의 평면도 및 단면도를 도시한 것이다.
도 4는 본 발명의 일 실시 예에 따른 전력 모스펫 칩의 평면도 및 단면도를 도시한 것이다.
도 5는 본 발명의 일 실시 예에 따른 게이트 패드 영역의 하부에 구성된 다수 개의 액티브 셀 구조를 도시한 것이다.
도 6은 본 발명의 일 실시 예에 따라 제조된 전력 모스펫 칩의 온-저항을 종래의 동일한 사이즈의 전력 모스펫 칩의 온-저항과 대비하여 측정한 그래프이다
도 7은 본 발명의 일 실시 예에 따라 제조된 전력 모스펫 칩의 항복전압을 종래의 동일한 사이즈의 전력 모스펫 칩의 항복전압과 대비하여 측정한 그래프이다.
도 8은 본 발명의 일 실시 예에 따라 제조된 전력 모스펫 칩의 소스 전극과 드레인 전극 사이의 전압(Vf)을 종래의 동일한 사이즈의 전력 모스펫 칩과 대비하여 측정한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본 발명의 일 실시 예에 따르면 전력 모스펫 소자에서 게이트 패드 영역에 액티브 셀을 구성하는 구조를 채택하여 온-저항에 의한 전력 손실을 줄일 수 있는 전력 반도체 장치가 제공된다.
도 2는 종래 전력 모스펫 장치의 레이아웃의 일 예를 도시한 것이다.
도 2를 참조하면, 종래의 전력 MOSFET, IGBT 등의 게이트 기능을 갖는 고 내압형의 전력 반도체장치는, 제1 액티브 셀 영역인 트랜지스터 셀 영역(210)을 둘러싸도록 형성된 게이트 배선 영역(212)이 설치되어 있다.
또한 한편, 칩의 모서리 부분에 종단 FLR(211, Field Limiting Ring)이 적용된다. 종단 FLR(211)은 공핍 영역의 경계를 확장시키고 곡률 접합에서의 전계를 낮추는 역할을 한다. 즉 상기 게이트 배선 영역(212) 외곽에는 종단 필드 링 영역(211)이 설치된다.
전력 모스펫 장치(200)의 일측 중앙 또는 일측 모서리에는 전력 모스펫 장치(200)의 동작을 위하여 Gate에 on/off 전기적 신호를 전달하는 외이어의 와이어 본딩을 위하여 상기 게이트 배선 영역(212)과 연결된 게이트 패드(213) 영역이 설치된다.
게이트 패드(213) 영역은 Package 조립시 Wire bonding용 Metal선의 직경 굵기에 의해 그 크기가 결정이 된다.
일반적으로 게이트 패드(213) 크기는 500 ~ 1500 um x 500 ~ 1500um 범위에서 형성된다.
도 3은 전력 모스펫의 칩의 평면도 및 단면도를 도시한 것이다.
도 3(a)는 일반적인 전력 모스펫의 칩의 평면도이고, 도 3(b)는 A-A'를 절단한 단면도를 도시한 것이다.
도 3을 참조하면, 종래의 게이트 패드 영역의 하부 일부 구간에는 임플란트 처리된 제 1도전형 JTE층(264)이 형성되며, Gate PAD 영역은 단순히 Gate에 소자의 Turn On/Off 전기적 신호를 주기 위한 수단으로 활용된다.
도 4는 본 발명의 일 실시 예에 따른 전력 모스펫 칩의 평면도 및 단면도를 도시한 것이다.
도 4(a)는 본 발명의 일 실시 예에 따른 전력 모스펫의 칩의 평면도이고, 도 4(b)는 B-B'를 절단한 단면도를 나타낸다.
도 4를 참조하면, 게이트 패드(213) 영역의 하부에 제1, 2 및 n개로 형성되는 다수 개의 액티브 셀(20)을 포함하는 제2 액티브 셀 영역이 형성된다.
본 발명의 일 실시 예에 따른 제2 액티브 셀 영역에 형성되는 액티브 셀(20)의 가로측 사이즈는 15~20㎛로서 500 ⅹ500㎛의 게이트 패드의 하부에 2500 ~ 3300EA 정도의 제2 액티브 셀(20)을 구성하게 된다.
도 4에서 본 발명의 일 실시 예에 따른 상기 제2 액티브 셀(20)의 가로측의 피치 간격은 15~20 ㎛로 형성된다. 여기서 상기 피치 간격은 인접한 제2 액티브셀 간의 중심선과 중심선 사이의 간격을 의미한다.
게이트 패드(213) 영역의 하부에 형성되는 액티브 셀(20)의 상기 피치 간격이 15㎛ 보다 적게 되면 온- 저항에 대한 감소 폭이 적어져서 비효율적이다. 또한, 피치 간격이 20㎛ 보다 크게 형성되면, 전계 집중 현상에 의해 누설이 발생될 수 있다.
이와 같은 본 발명의 일 실시 예 따른 전력 반도체 장치는, 추가적인 제2 액티브 셀 영역에 설치되는 n개의 액티브 셀(20)에 의하여 제1 액티브 셀 영역 외에 추가적으로 제2 액티브 셀 영역에 의한 전류 경로가 더 형성하게 되므로 전체 전력 반도체 장치의 온- 저항을 감소시킬 수 있으며, 또한, 전류 용량을 증가시킬 수 있다.
도 5는 본 발명의 일 실시 예에 따른 게이트 패드(213) 영역의 하부에 제2 액티브 셀 영역에 구성된 다수 개의 제2 액티브 셀(20) 구조를 도시한 것이다.
도 5를 참조하면, 제2 액티브 셀(20)은 게이트 패드(213) 영역의 하부에 실리콘 산화막(SiO2)의 게이트 패시베이션층(17)을 포함한다.
본 발명의 일 실시 예에 따르면, 제2 액티브 셀(20)은 게이트 패시베이션층(17) 내에 일정 간격(b: 8 ~ 12㎛)을 가지는 제1, 2게이트 전극(12)을 포함한다.
만약 제1, 2게이트 전극 간의 최소 간격이 8㎛ 이하로 되면, 공정 불량 및 전계 집중 현상에 의한 전극간 단락이 발생될 수 있다.또한, 게이트 전극 간의 간격이 12㎛ 를 초과하게 되면, 온- 저항 감소 폭이 10% 미만으로 줄어들게 되어 공정을 추가함에 따른 효과가 줄어들게 되어 비효율적이 된다.
본 발명의 일 실시 예에 따르면 제2 액티브 셀 영역에 형성되는 각 게이트 전극(12)의 가로 길이(a)는 5 ~ 7㎛로 형성된다.
각 게이트 전극(12) 하부에는 게이트 전극과 소스 전극을 절연시키기 위한 게이트 산화막(29)이 형성된다.
게이트 패시베이션층(17) 및 각 게이트 산화막(29) 하부에는 제1 게이트 전극(12) 과 제2 게이트 전극(12') 사이 영역의 양단에 상기 제1, 2 게이트 전극(12, 12')의 하부 일부 영역을 포함하는 구조로 형성되는 제1, 2 소스 전극 영역(16, 16')이 형성된다.
본 발명의 일 실시 예에 따르면, 상기 소스 전극 영역은 각각 1㎛ 폭으로 형성된다.
상기 제1, 2 소스 전극 영역(16, 16')의 각 1/2 영역은 게이트 전극(12)의 하부 영역에 형성되며 나머지 1/2 영역은 게이트 패시베이션층(17) 하부 영역을 공유하도록 형성된다.
상기 제1, 2 소스 전극 영역(16, 16') 사이 간격(C)은 7 ~ 10㎛ 크기로 형성된다.
본 발명의 일 실시 예에 따르면, 상기 제1, 2 소스 전극 영역(16, 16')의 높이(e)는 0.5㎛의 크기로 형성된다.
상기 제1, 2 소스 전극 영역(16, 16') 의 하부에는 상기 제1, 2 소스 전극 영역 사이의 하부 구간을 연장하도록 형성되는 제1 도전형 불순물 영역(17)이 형성된다.
본 발명의 일 실시 예에 따르면, 상기 제1 도전형 불순물 영역(31)은 고농도의 P+ 주입에 의하여 형성된다.
또한, 상기 게이트 전극(12) 과 게이트 전극(12') 사이 영역의 양단에 상기 게이트 전극(12)의 하부 일부 영역을 포함하면서, 상기 제1, 2 소스 전극 영역(16, 16') 및 상기 제1 도전형 불순물 영역(17)을 포함하도록 감싸는 제2 도전형 P웰 영역(32)이 형성된다.
본 발명의 일 실시 예에 따르면 상기 제2 도전형 P웰 영역(32)의 높이(g)는 3 ~ 5㎛의 크기이며, 반 타원형 형상으로 형성된다.
상기 제2 도전형 P웰 영역(32)의 하부는 전체적으로 J-FET층(15)이 형성되고, 상기 J-FET층(15) 하부에는 에피층(13), 기판(19) 및 드레인 영역(25)이 형성된다.
도 6은 본 발명의 일 실시 예에 따라 제조된 전력 모스펫 칩의 온-저항을 종래의 동일한 사이즈의 전력 모스펫 칩의 온-저항과 대비하여 측정한 그래프이다.
도 6에서 웨이퍼 넘버의 홀수는 종래의 게이트 패드 구조를 가지는 전력 모스펫 칩을 나타낸 것이고, 웨이퍼 넘버의 짝수는 본 발명의 일 실시 예에 따라 하부에 액티브 셀을 구성한 게이트 패드 구조를 가지는 전력 모스펫 칩을 나타낸 것이다.
도 6을 참조하면, 종래의 게이트 패드 구조를 가지는 전력 모스펫 칩의 온-저항은 평균적으로 4.6Ω으로 측정되었으며, 본 발명의 일 실시 예에 따라 하부에 제2 액티브 셀을 구성한 게이트 패드 구조를 가지는 전력 모스펫 칩의 온-저항(Rds)은 평균적으로 4.15Ω으로 측정되었다.
즉, 본 발명의 일 실시 예에 따라 하부에 액티브 셀을 구성한 게이트 패드 구조를 가지는 전력 모스펫 칩은 종래에 비하여 동일한 칩 사이즈에서 소스와 드레인 사이의 온-저항이 10% 감소하였음을 알 수 있다.
도 7은 본 발명의 일 실시 예에 따라 제조된 전력 모스펫 칩의 항복전압을 종래의 동일한 사이즈의 전력 모스펫 칩의 항복전압과 대비하여 측정한 그래프이다.
도 7에서 웨이퍼 넘버의 홀수는 종래의 게이트 패드 구조를 가지는 전력 모스펫 칩을 나타낸 것이고, 웨이퍼 넘버의 짝수는 본 발명의 일 실시 예에 따라 하부에 제2 액티브 셀을 구성한 게이트 패드 구조를 가지는 전력 모스펫 칩을 나타낸 것이다.
도 7을 참조하면, 종래의 게이트 패드 구조를 가지는 전력 모스펫 칩의 항복전압(BVdss)은 590 ~ 670 V로 측정되었으며, 본 발명의 일 실시 예에 따라 하부에 제2 액티브 셀을 구성한 게이트 패드 구조를 가지는 전력 모스펫 칩의 항복전압(BVdss)은 640 ~ 670 V로 측정되었다.
본 발명의 일 실시 예에 따라 하부에 액티브 셀을 구성한 게이트 패드 구조를 가지는 전력 모스펫 칩의 항복전압은 종래와 유사하게 640 ~ 670 V에서 그 중심값이 형성됨을 알 수 있다.
본 발명의 일 실시 예에 따라 하부에 액티브 셀을 구성한 게이트 패드 구조를 가지는 전력 모스펫 칩의 항복전압은 종래와 그 중심값은 동일하게 된다.
도 8은 본 발명의 일 실시 예에 따라 제조된 전력 모스펫 칩의 소스 전극과 드레인 전극 사이의 전압(Vf)을 종래의 동일한 사이즈의 전력 모스펫 칩과 대비하여 측정한 그래프이다.
도 8에서 웨이퍼 넘버의 홀수는 종래의 게이트 패드 구조를 가지는 전력 모스펫 칩을 나타낸 것이고, 웨이퍼 넘버의 짝수는 본 발명의 일 실시 예에 따라 하부에 제2 액티브 셀을 구성한 게이트 패드 구조를 가지는 전력 모스펫 칩을 나타낸 것이다.
도 8을 참조하면, 본 발명의 일 실시 예에 따라 하부에 제2 액티브 셀을 구성한 게이트 패드 구조를 가지는 전력 모스펫 칩의 소스 전극과 드레인 전극 사이의 전압(Vf)의 중심값은 종래와 별 다른 변화가 없는 것을 알 수 있다.
본 발명의 일 실시 예에 의한 전력 반도체 장치에 의하면, 게이트 영역에 다수의 액티브 셀을 추가적으로 설치함으로써, 게이트 패드 기능은 종래와 동일하게 수행하면서, 동일한 항복 전압 조건에서 온-저항을 10% 감소시킬 수 있는 효과를 가진다.
12, 12': 게이트 전극
16, 16': 소스 전극 영역
17: 게이트 패시베이션층
20: 제2 액티브 셀
29; 게이트 산화막
31; 제1도전형 불순물 영역
32: 제2 도전형 P웰 영역
200: 전력 모스펫 장치
201: 소스 단자
202: 게이트 단자
203: 드레인 단자
210: 트랜지스터 셀 영역
211: 종단 필드 링 영역
212: 게이트 배선 영역
213: 게이트 패드

Claims (10)

  1. 삭제
  2. 제1 액티브 셀 영역, 상기 제1 액티브 셀 영역 외부를 둘러싸도록 형성된 게이트 배선 영역, 상기 게이트 배선 영역의 외곽에 형성된 종단 필드 링 영역 및 상기 게이트 배선 영역과 연결되며 팩케이지용 와이어 본딩을 위하여 형성되는 게이트 패드가 형성된 게이트 패드 영역을 포함하는 전력 반도체 장치에 있어서,
    상기 전력반도체 장치는 상기 게이트 패드 영역의 하부에 가로측이 제1 피치 간격으로 나란하게 배치되도록 형성되는 다수 개의 제2 액티브 셀을 포함하는 제2 액티브 셀 영역;
    - 여기서 상기 제1 피치 간격은 인접한 제2 액티브셀 간의 중심선과 중심선 사이의 간격을 의미함-
    이 형성되는 것을 특징으로 하며,
    상기 제2 액티브 셀은,
    상기 게이트 패드 하부에 형성되는 실리콘 산화막의 게이트 패시베이션층;
    상기 게이트 패시베이션층 내에 제2 간격을 가지고 인접한 제1, 2 게이트 전극을 포함하는 형성되는 제1, 2 게이트 전극;
    상기 제1, 2게이트 전극 각각의 하부에 상기 게이트 전극 넓이로 형성된 제1, 2 게이트 산화막;
    상기 제1, 2 게이트 산화막의 하부 일부 영역과 접촉되도록 형성되며, 상기 제1, 2게이트 전극의 사이 영역의 하부 양단에 형성되는 제1, 2 소스 전극 영역;
    제1, 2 소스 전극 영역 사이의 하부 구간을 연장하도록 형성되는 제1 도전형 불순물 영역;
    상기 제1, 2 소스 전극 영역 및 상기 제1 도전형 불순물 영역(17)을 포함하도록 감싸는 제2 도전형 P웰 영역; 및
    상기 제2 도전형 P웰 영역 하부에 형성되는 J-FET층을 포함하는 것을 특징으로 하는 전력 반도체 장치
  3. 제2 항에 있어서,
    상기 제1 피치 간격은 15 ~ 20㎛로 형성되는 것을 특징으로 하는 전력 반도체 장치
  4. 제2 항에 있어서,
    상기 제2 간격은 8 ~ 12㎛인 것을 특징으로 하는 전력 반도체 장치
  5. 제2 항에 있어서,
    상기 제1 도전형 불순물 영역은 고농도의 P+ 주입에 의하여 형성되는 것을 특징으로 하는 전력 반도체 장치
  6. 제2 항에 있어서,
    상기 제2 액티브 셀은 2500 ~ 3300 개가 형성되는 것을 특징으로 하는 전력 반도체 장치
  7. 제2 항에 있어서,
    상기 게이트 전극은 5 ~ 7㎛의 길이로 형성되는 것을 특징으로 하는 전력 반도체 장치
  8. 제2 항에 있어서,
    상기 제1, 2 소스 전극 영역 사이 간격은 7 ~ 10㎛ 크기로 형성되는 것을 특징으로 하는 전력 반도체 장치
  9. 제2 항에 있어서,
    제1, 2 소스 전극 영역은 각각 1/2 영역은 상기 게이트 산화막 하부 영역에 형성되며 나머지 1/2 영역은 상기 게이트 패시베이션층 하부 영역에 형성되는 것을 특징으로 하는 전력 반도체 장치
  10. 제2 항에 있어서,
    상기 제2 도전형 P웰 영역의 3 ~ 5㎛의 높이 크기로 형성되는 반 타원형 형상으로 형성되는 것을 특징으로 하는 전력 반도체 장치
KR1020140096561A 2014-07-29 2014-07-29 게이트 패드 영역에 액티브셀 배치 구조를 가지는 전력 반도체 장치 KR101602411B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140096561A KR101602411B1 (ko) 2014-07-29 2014-07-29 게이트 패드 영역에 액티브셀 배치 구조를 가지는 전력 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140096561A KR101602411B1 (ko) 2014-07-29 2014-07-29 게이트 패드 영역에 액티브셀 배치 구조를 가지는 전력 반도체 장치

Publications (2)

Publication Number Publication Date
KR20160014837A KR20160014837A (ko) 2016-02-12
KR101602411B1 true KR101602411B1 (ko) 2016-03-11

Family

ID=55354854

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140096561A KR101602411B1 (ko) 2014-07-29 2014-07-29 게이트 패드 영역에 액티브셀 배치 구조를 가지는 전력 반도체 장치

Country Status (1)

Country Link
KR (1) KR101602411B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200133159A (ko) 2019-05-18 2020-11-26 정주은 전동을 이용한 국기게양기

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009105177A (ja) * 2007-10-23 2009-05-14 Shindengen Electric Mfg Co Ltd 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100347226B1 (ko) * 1999-11-24 2002-08-03 엘지전자주식회사 플라즈마 디스플레이 패널
JP5601863B2 (ja) 2010-03-29 2014-10-08 三菱電機株式会社 電力半導体装置
KR101201382B1 (ko) * 2010-12-02 2012-11-14 (주) 트리노테크놀로지 감소된 셀 피치를 가지는 전력 반도체 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009105177A (ja) * 2007-10-23 2009-05-14 Shindengen Electric Mfg Co Ltd 半導体装置

Also Published As

Publication number Publication date
KR20160014837A (ko) 2016-02-12

Similar Documents

Publication Publication Date Title
US11749675B2 (en) Semiconductor device
US9437728B2 (en) Semiconductor device
US8450800B2 (en) Semiconductor device
KR101128716B1 (ko) 반도체 장치
US8963242B2 (en) Power semiconductor device
US20130181328A1 (en) Semiconductor device
JP5701913B2 (ja) 半導体装置
JP6356803B2 (ja) 絶縁ゲートバイポーラトランジスタ
JP2009532879A (ja) パワーデバイスのチャージバランス技術
CN111712926B (zh) 碳化硅半导体装置
US11469318B2 (en) Superjunction semiconductor device having parallel PN structure with column structure and method of manufacturing the same
JP2019503591A (ja) パワー半導体デバイス
JP5694285B2 (ja) 半導体装置
US8680606B2 (en) Power semiconductor device
KR101602411B1 (ko) 게이트 패드 영역에 액티브셀 배치 구조를 가지는 전력 반도체 장치
US20220344455A1 (en) Semiconductor device
US8853775B2 (en) Insulated gate bipolar transistor having control electrode disposed in trench
KR101127501B1 (ko) 트렌치 게이트 구조를 가지는 전력 반도체 소자
US20210083061A1 (en) High Density Power Device with Selectively Shielded Recessed Field Plate
JP7251454B2 (ja) スイッチング素子
KR20120004954A (ko) 반도체 장치
US20160268421A1 (en) Semiconductor device
JP2005150348A (ja) 半導体装置
KR20150142220A (ko) 전력 반도체 소자
KR20160098385A (ko) 전력용 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee