CN111712926B - 碳化硅半导体装置 - Google Patents

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Abstract

碳化硅半导体装置(701)在元件区域(RE)以及非元件区域(RN)在碳化硅半导体基板(11)上包括具有第1导电类型的漂移层(10)。碳化硅半导体装置(701)在元件区域(RE)具有：第1沟槽(12)，到达漂移层(10)；以及栅极电极(1)，在第1沟槽(12)内隔着栅极绝缘膜(2)设置，与栅极焊盘电极(4)电连接。碳化硅半导体装置(701)在非元件区域(RN)具有：第2沟槽(112)，底面到达漂移层；第2缓和区域(103)，配置于第2沟槽(112)的下方，具有第2导电类型；内表面绝缘膜(102)，设置于第2沟槽(112)的侧面上及底面上；以及低电阻区域(101)，在第2沟槽(112)内隔着内表面绝缘膜(102)设置，与栅极焊盘电极(14)电绝缘。

Description

碳化硅半导体装置
技术领域
本发明涉及碳化硅半导体装置。
背景技术
作为用于逆变器电路等的开关元件，广泛使用纵型的电力用半导体装置，特别是广泛使用具有金属-氧化物-半导体(Metal Oxide Semiconductor：MOS)构造的例子。典型地，使用绝缘栅极双极性晶体管(Insulated Gate Bipolar Transistor：IGBT)以及金属-氧化物-半导体场效应型晶体管(Metal Oxide Semiconductor Field EffectTransistor：MOSFET)。例如，在国际公开第2010/098294号(专利文献1)中公开了MOSFET，在日本特开2004-273647号公报(专利文献2)中公开了IGBT。特别是前者公开了作为半导体材料使用碳化硅(SiC)的纵型n沟道MOSFET。另外，以进一步降低使用碳化硅的纵型n沟道MOSFET的导通电压为目的，在国际公开第2012/077617号(专利文献3)中公开了沟槽栅极型的MOSFET。
n沟道MOSFET具有n型漂移层和设置于其上的p型阱。在MOSFET从导通状态向截至状态开关时，MOSFET的漏极电压、即漏极电极的电压从大致0V急剧上升到几百V。此时，经由在p型阱与n型漂移层之间存在的寄生电容发生位移电流。在漏极电极侧发生的位移电流流向漏极电极，在源极电极侧发生的位移电流经由p型阱流向源极电极。
在此，在纵型n沟道MOSFET中，典型地，除了构成作为MOSFET实际发挥功能的MOSFET单元的p型阱以外，在芯片的外周区域还设置有其他p型阱。作为这些其他p型阱，例如有位于栅极焊盘的正下方的例子。这些外周区域的p型阱相比于MOSFET单元的p型阱，通常具有非常大的横剖面积(平面布局中的面积)。因此，在外周区域的p型阱中，上述位移电流需要在到达源极电极以前流过长的路径。因此，该p型阱作为位移电流的电流路径，具有高的电阻。其结果，在该p型阱中，可能发生大到无法忽略的程度的电位下降。因此，在该p型阱中，在从与源极电极连接的部位在面内方向远离的部位，针对源极电位而产生比较大的电位差。因此，担心由于该电位差发生绝缘破坏。
近来，开始将使用相比于作为最一般的半导体材料的硅的带隙具有约3倍大的带隙的碳化硅的半导体装置用作逆变器电路的开关元件，特别是应用n沟道MOSFET。通过使用具有宽带隙的半导体，能够降低逆变器电路的损耗。为了进一步降低损耗，要求更高速地驱动开关元件。换言之，为了降低损耗，要求更进一步增大作为相对时间t的漏极电压V的变动的dV/dt。在该情况下，经由寄生电容流入到p型阱内的位移电流也变大。进而，相比于硅，难以针对碳化硅通过掺杂降低电阻，因此，在使用碳化硅的情况下，p型阱的寄生电阻易于变大。该大的寄生电阻易于导致p型阱中的大的电位下降。由于以上情况，在使用碳化硅的情况下，上述绝缘破坏的担心进一步变大。
在上述国际公开第2010/098294号的技术中，在外周区域，在位于栅极焊盘的下方的p型阱的上表面上整面或者部分性地设置低电阻的p型半导体层。由此，由于位移电流在位于栅极焊盘的下方的p型阱内流过时的电位下降引起的该p型阱内的电压分布被抑制。因此，p型阱与栅极电极之间的电位差被抑制。因此，防止栅极绝缘膜的破坏。
现有技术文献
专利文献
专利文献1：国际公开第2010/098294号
专利文献2：日本特开2004-273647号公报
专利文献3：国际公开第2012/077617号
发明内容
在平面型的MOSFET和沟槽型的MOSFET中，通常外周区域(更一般而言非元件区域)的结构不同。上述国际公开第2010/098294号的技术涉及平面型的MOSFET，未必适合于沟槽型。
本发明是为了解决如以上那样的课题而完成的，其目的在于提供能够通过抑制流过位移电流时的电位下降而防止开关时的元件破坏的、沟槽型的碳化硅半导体装置。
本发明的碳化硅半导体装置具有：元件区域，设置于碳化硅半导体基板上；以及非元件区域，设置于元件区域的外侧，连接到外部而从外部被供给栅极电压的栅极焊盘电极配置于非元件区域。在碳化硅半导体装置中，在元件区域以及非元件区域具有设置于碳化硅半导体基板上的具有第1导电类型的漂移层。在碳化硅半导体装置中，在元件区域具备：第1沟槽，底面到达漂移层；以及栅极电极，在第1沟槽内隔着栅极绝缘膜设置，与栅极焊盘电极电连接。在碳化硅半导体装置中，在非元件区域具有：至少1个第2沟槽，底面到达漂移层；至少1个第2缓和区域，配置于第2沟槽的下方，具有第2导电类型；内表面绝缘膜，设置于第2沟槽的侧面上及底面上；以及低电阻区域，在第2沟槽内隔着内表面绝缘膜设置，与栅极焊盘电极电绝缘。
根据本发明，通过在第2沟槽内隔着内表面绝缘膜设置低电阻区域，形成电容。由此，在碳化硅半导体装置的高速开关时，通过第2沟槽下方的第2缓和区域的位移电流经由电容耦合向低电阻区域分支。因此，能够抑制位移电流所引起的电位下降的大小。
本发明的目的、特征、方式以及优点通过以下的详细的说明和附图将变得更加明确。
附图说明
图1是概略地示出本发明的实施方式1中的碳化硅装置的结构的俯视图。
图2是沿着图1的线II-II的概略性的部分剖面图。
图3是沿着图1的线III-III的概略性的部分剖面图。
图4是沿着图1的线IV-IV的概略性的部分剖面图。
图5是概略地示出本发明的实施方式1的变形例中的碳化硅装置的结构的、沿着图6的线V-V的部分剖面图。
图6是将上表面侧的结构省略一部分而概略地示出本发明的实施方式1的变形例中的碳化硅装置的结构的部分剖面立体图。
图7是概略地示出本发明的实施方式2中的碳化硅装置的结构的俯视图。
图8是沿着图7的线VIII-VIII的概略性的部分剖面图。
图9是在与图7的线VIII-VIII同样的剖面中示出本发明的实施方式3中的碳化硅装置的结构的部分剖面图。
图10是在与图7的线VIII-VIII同样的剖面中示出本发明的实施方式4中的碳化硅装置的结构的部分剖面图。
图11是示出本发明的实施方式5中的碳化硅装置的非元件区域中的结构的部分剖面图。
图12是示出本发明的实施方式6中的碳化硅装置的非元件区域中的结构的部分剖面图。
图13是在与图7的线VIII-VIII同样的剖面中示出本发明的实施方式6的变形例中的碳化硅装置的结构的部分剖面图。
图14是示出本发明的实施方式7中的碳化硅装置的非元件区域中的结构的部分剖面图。
图15是示出本发明的实施方式8中的碳化硅装置的非元件区域中的碳化硅半导体层的结构的部分俯视图。
图16是沿着图15的线XVI-XVI的部分剖面图。
图17是示出本发明的实施方式9中的碳化硅装置的非元件区域中的碳化硅半导体层的结构的部分俯视图。
图18是沿着图17的线XVIII-XVIII的部分剖面图。
图19是示出本发明的实施方式9的变形例中的碳化硅装置的非元件区域中的碳化硅半导体层的结构的部分俯视图。
图20是示出本发明的实施方式10中的碳化硅装置的非元件区域中的碳化硅半导体层的结构的部分俯视图。
(符号说明)
RC：接触区域；RE：元件区域；RN：非元件区域；1：栅极电极；2：栅极绝缘膜；3：第1缓和区域；4：源极焊盘电极；5：层间绝缘膜；6：高浓度区域；7：基极区域；8：源极区域；109：连接区域；10：漂移层；11：基板(碳化硅半导体基板)；12：第1沟槽；14：栅极焊盘电极；30：外延层；101：低电阻区域；102：内表面绝缘膜；103：第2缓和区域；104：漏极电极；107：第1杂质区域；108：第2杂质区域；112：第2沟槽；203：第3缓和区域；212：第3沟槽；701～710、701V、706V、709V：MOSFET(碳化硅半导体装置)。
具体实施方式
以下，根据附图，说明本发明的实施方式。此外，在以下的附图中，对同一或者相当的部分附加同一参照编号，不反复其说明。
<实施方式1>
(结构)
图1是概略地示出本实施方式1中的MOSFET701(碳化硅半导体装置)的结构的俯视图。MOSFET701具有设置于基板11(碳化硅半导体基板)上的元件区域RE和设置于元件区域RE的外侧的非元件区域RN。在MOSFET701中，连接到外部而从外部被供给栅极电压的栅极焊盘电极14配置于非元件区域RN。对栅极焊盘电极14通过超声波接合等连接由铝等金属构成的线。非元件区域RN也可以包括MOSFET701的终端区域。元件区域RE包括配置有通过栅极电极控制的沟道的区域，典型地是配置有作为MOSFET实际发挥功能的MOSFET单元的区域。
在图2以及图3各自中，沿着图1的线II-II以及线III-III概略性地示出元件区域RE中的不同的部分剖面。在图4中，沿着图1的线IV-IV概略性地示出非元件区域RN中的部分剖面。此外，在这些剖面图以及后述其他剖面图中，对具有p型(第2导电类型)的区域赋予点花纹。
MOSFET701在元件区域RE以及非元件区域RN具有设置于基板11上的具有n型(第1导电类型)的漂移层10。另外，MOSFET701在元件区域RE具有底面到达漂移层10的第1沟槽12和在第1沟槽12内隔着栅极绝缘膜2设置且与栅极焊盘电极14电连接的栅极电极1。另外，MOSFET701在非元件区域RN具有：至少1个第2沟槽112，底面到达漂移层；至少1个第2缓和区域103，配置于第2沟槽112的下方，具有p型(第2导电类型)；内表面绝缘膜102，设置于第2沟槽112的侧面上及底面上；以及低电阻区域101，在第2沟槽112内隔着内表面绝缘膜102设置，与栅极焊盘电极14电绝缘。在基板11上设置有外延层30(碳化硅半导体层)。外延层30具有漂移层10、基极区域7、源极区域8、高浓度区域6、第1缓和区域3、第2缓和区域103以及连接区域9。在外延层30设置有第1沟槽12(图2以及图3)和第2沟槽112(图4)。另外，MOSFET701具有源极焊盘电极4、漏极电极104、层间绝缘膜5以及低电阻区域101。
基板11跨越元件区域RE以及非元件区域RN。基板11具有n型(第1导电类型)。外延层30通过基板11上的外延生长设置，跨越元件区域RE以及非元件区域RN。
漂移层10跨越元件区域RE以及非元件区域RN而设置于基板11上。漂移层10包含碳化硅。漂移层10具有n型，具有1×1014cm-3～1×1017cm-3的施主浓度。漂移层10的施主浓度优选低于基板11的施主浓度。
基极区域7配置于元件区域RE，设置于漂移层10上。基极区域7具有p型(与第1导电类型不同的第2导电类型)，优选具有1×1014cm-3～1×1018cm-3的受主浓度。此外，基极区域7的受主浓度以及厚度也可以不均匀。源极区域8配置于元件区域RE，设置于基极区域7上。源极区域8具有n型，具有比漂移层10的施主浓度高的施主浓度，具体而言具有1×1018cm-3～1×1020cm-3的施主浓度。高浓度区域6配置于元件区域RE，贯通源极区域8而到达基极区域7。高浓度区域6具有p型，具有比基极区域7的受主浓度高的受主浓度，具体而言具有1×1019cm-3～1×1021cm-3的受主浓度。
在本实施方式中，如图2所示，多个第1沟槽12隔开间隔而配置于元件区域RE。此外，如图2所示的、在某个剖面中出现的多个第1沟槽12也可以在平面布局中相互连接。第1沟槽12具有侧面以及底面。第1沟槽12的侧面贯通源极区域8以及基极区域7。第1沟槽12的侧面在图2的剖面中到达漂移层10。由此，在图2的剖面中，构成MOSFET的沟道。第1缓和区域3配置于第1沟槽12的下方，与漂移层10相接。典型地，第1缓和区域3与第1沟槽12的底面相接。第1缓和区域3具有p型，优选具有1×1014cm-3～1×1018cm-3的受主浓度。此外，第1缓和区域3的受主浓度以及厚度也可以不均匀。
栅极绝缘膜2设置于第1沟槽12的侧面上以及底面上。第1沟槽12的侧面上的栅极绝缘膜2的厚度(图2以及图3中的横向的尺寸)例如是10nm以上且300nm以下。第1沟槽12的底面上的栅极绝缘膜2的厚度(图2以及图3中的纵向的尺寸)例如是10nm以上且300nm以下。栅极绝缘膜2例如主要包含二氧化硅。栅极电极1的至少一部分在第1沟槽12内隔着栅极绝缘膜2设置。
源极焊盘电极4通过欧姆接合或者肖特基接合与源极区域8以及高浓度区域6电连接。为了得到该电连接，源极焊盘电极4与源极区域8以及高浓度区域6接触。此外，源极焊盘电极4中的、与源极区域8以及高浓度区域6接触的部分也可以硅化物化。换言之，源极焊盘电极4可以包含与源极区域8以及高浓度区域6接触的硅化物层。源极焊盘电极4通过层间绝缘膜5从栅极电极1隔开。
源极焊盘电极4与第1缓和区域3电连接。在本实施方式中，源极焊盘电极4仅经由具有p型的半导体区域与具有p型的第1缓和区域3连接。具体而言，如图3所示，源极焊盘电极4经由高浓度区域6、基极区域7以及连接区域9与第1缓和区域3连接。为了得到这样的电连接，连接区域9在基极区域7与第1沟槽12的底面之间与第1沟槽12的侧面邻接。连接区域9如上所述具有p型，优选具有1×1014cm-3～1×1018cm-3的受主浓度。此外，连接区域9的受主浓度以及厚度也可以不均匀。也可以设置在平面布局中相互离开的多个连接区域9。另外，连接区域9在图3中设置于第1沟槽12的两侧，但也可以仅设置于单侧。另外，也可以设置于第1沟槽12的一方侧的连接区域9的配置和设置于第1沟槽12的另一方侧的连接区域9的配置在第1沟槽12的长度方向不同。
栅极焊盘电极14配置于非元件区域RN，通过欧姆接合或者肖特基接合与栅极电极1电连接。为了得到该电连接，例如栅极电极1包括从元件区域RE延伸至非元件区域RN的部分，该延伸的部分在非元件区域RN中与栅极焊盘电极14接触。由此，在栅极焊盘电极14与栅极电极1之间设置欧姆连接或者肖特基连接。
在非元件区域RN，外延层30的上表面(设置有第2沟槽112的面)通过层间绝缘膜5从栅极焊盘电极14绝缘。
第2沟槽112(图4)配置于非元件区域RN。第2沟槽112具有侧面以及底面。在本实施方式中，第2沟槽112的侧面可以仅面对漂移层10。第2沟槽112可以具有与第1沟槽12的深度相同的深度。在本实施方式中，如图4所示，隔开间隔而配置有多个第2沟槽112。此外，如图4所示的、在某个剖面中出现的多个第2沟槽112也可以在平面布局中相互连接。优选，配置第2沟槽112的间隔等于或者小于配置第1沟槽12的间隔。
第2缓和区域103配置于第2沟槽112的下方，与漂移层10相接。典型地，第2缓和区域103与第2沟槽112的底面相接。第2缓和区域103具有p型，优选具有1×1014cm-3～1×1018cm-3的受主浓度。此外，第2缓和区域103的受主浓度以及厚度也可以不均匀。第2缓和区域103可以具有与第1缓和区域3的受主浓度相同的受主浓度。此外，在本实施方式中，第2缓和区域103优选与源极焊盘电极4电连接，但也可以绝缘。另外，第2缓和区域103优选与第1缓和区域3电连接，但也可以绝缘。另外，第2缓和区域103也可以与第1缓和区域3直接连接。
内表面绝缘膜102设置于第2沟槽112的侧面上以及底面上。第2沟槽112的侧面上的内表面绝缘膜102的厚度(图4中的横向的尺寸)例如是10nm以上且300nm以下。第2沟槽112的底面上的内表面绝缘膜102的厚度(图4中的纵向的尺寸)例如是10nm以上且300nm以下。内表面绝缘膜102例如主要包含二氧化硅。内表面绝缘膜102的材料也可以与栅极绝缘膜2(图2：实施方式1)相同。另外，设置于第2沟槽112的侧面的内表面绝缘膜102的厚度也可以与设置于第1沟槽12的侧面的栅极绝缘膜2的厚度相同。另外，第2沟槽112的底面上的内表面绝缘膜102的厚度也可以与第1沟槽12的底面上的栅极绝缘膜2的厚度相同。
低电阻区域101的至少一部分在第2沟槽112内隔着内表面绝缘膜102设置。低电阻区域101由金属或者掺杂的半导体构成。换言之，低电阻区域101由导电体构成。因此，低电阻区域101能够具有低的电阻率。低电阻区域101的材料也可以与栅极电极1(图2：实施方式1)相同。低电阻区域101通过层间绝缘膜5与栅极焊盘电极14电绝缘。此外，在本实施方式中，低电阻区域101优选与源极焊盘电极4电连接，但也可以绝缘。在后者的情况下，也可以通过将低电阻区域101不与其他部件连接，将低电阻区域101的电位设为浮置电位。
漏极电极104设置于基板11的与设置有漂移层10的面相反的面(图2～图4中的下表面)上。由此，漏极电极104经由具有n型的基板11与具有n型的漂移层10电连接。具体而言，在漏极电极104与漂移层10之间设置有至少1个(在本实施方式中2个)形成欧姆接合的界面或者形成肖特基接合的界面。此外，漏极电极104也可以在与漂移层10的接合部包含硅化物。
此外，在本实施方式中，第1导电类型是n型且第2导电类型是p型，但作为变形例，这些导电类型也可以反过来。在该情况下，关于杂质浓度的上述说明中的“施主浓度”以及“受主浓度”的用语相互替换。另外，图1所示的平面布局是例示，平面布局中的非元件区域RN的配置是任意的。
(效果)
根据本实施方式，通过在第2沟槽112内隔着内表面绝缘膜102设置低电阻区域101，形成电容。第2沟槽112内的内表面绝缘膜102能够维持绝缘可靠性并且以小的厚度形成。由此，能够提高每单位面积的电容。因此，在MOSFET701的高速开关时，能够使通过第2沟槽112下方的第2缓和区域103的位移电流经由充分的电容耦合充分地向低电阻区域101分支。由此，对于该位移电流的实效的薄层电阻被降低。因此，起因于位移电流的电位下降的大小被抑制。因此，起因于该电位下降的、第2缓和区域103的电位与栅极电位之间的电压的大小被抑制。因此，防止第2缓和区域103与具有栅极电位的区域、具体而言栅极焊盘电极14之间的绝缘破坏。
根据上述观点，优选由内表面绝缘膜102形成的电容高。因此，内表面绝缘膜102的厚度优选在可靠性允许的范围内尽可能小。在与栅极绝缘膜2共同的工艺中形成内表面绝缘膜102的情况下，能够形成具有高的可靠性和小的厚度的内表面绝缘膜102。另外，能够通过工艺的共同化来降低制造成本。在该情况下，内表面绝缘膜102的厚度与栅极绝缘膜2的厚度大致相同。
另外，为了提高由内表面绝缘膜102形成的电容，内表面绝缘膜102的介电常数优选高。按照该目的，作为内表面绝缘膜102的材料，也可以选择具有比二氧化硅的介电常数高的介电常数的材料。另外，作为内表面绝缘膜102的材料，也可以选择具有比栅极绝缘膜2的材料的介电常数高的介电常数的材料。
(变形例)
图5是概略地示出本实施方式1的变形例中的MOSFET701V(碳化硅装置)的结构的、沿着图6的线V-V的部分剖面图。图6是将上表面侧的结构省略一部分而概略地示出MOSFET701V的结构的部分剖面立体图。
为了得到源极焊盘电极4与第1缓和区域3之间的电连接，在MOSFET701(图3)中，源极焊盘电极4与第1缓和区域3之间通过连接区域9等p型的半导体区域相互连接，但在本变形例(图5)中，源极焊盘电极4与第1缓和区域3接触。通过该接触，在源极焊盘电极4与第1缓和区域3之间设置有欧姆接合或者肖特基接合。通过在源极焊盘电极4设置以到达第1缓和区域3的方式在层间绝缘膜5中延伸的接触部15，得到该接触。接触部15也可以配置于设置在外延层30的沟槽中。该沟槽可以配置于元件区域RE，如图所示可以与第1沟槽12一体化。
此外，在图5所示的剖面中，出现相互分离的多个第1缓和区域3，但它们在平面布局中相互连接。
<实施方式2>
图7是概略地示出本实施方式2中的MOSFET702(碳化硅半导体装置)的结构的俯视图。MOSFET702在俯视时在元件区域RE与非元件区域RN之间具有接触区域RC。
图8是沿着图7的线VIII-VIII的概略性的部分剖面图。在接触区域RC设置有：漂移层10，设置于基板11上，具有n型(第1导电类型)；第3沟槽212，底面到达漂移层1；以及第3缓和区域203。在本实施方式中，在接触区域RC的至少一部分，在外延层30设置有第3沟槽212。第3沟槽212具有侧面以及底面。第3沟槽212可以具有与第1沟槽12的深度相同的深度。
MOSFET702具有配置于接触区域RC的第3缓和区域203。具体而言，第3缓和区域203配置于第3沟槽212的下方，与漂移层10相接。典型地，第3缓和区域203与第3沟槽212的底面相接。第3缓和区域203具有p型。第3缓和区域203可以具有与第1缓和区域3的受主浓度相同的受主浓度。第3缓和区域203与第2缓和区域103电连接。具体而言，第3缓和区域203在图8的剖面中从第2缓和区域103分离地出现，但在平面布局中与第2缓和区域103连接。此外，第3缓和区域203优选在平面布局中与第1缓和区域3连接，但也可以不连接。
第3缓和区域203与源极焊盘电极4电连接。为了得到该电连接，典型地，在第3沟槽212，源极焊盘电极4包括在层间绝缘膜5中延伸至第3缓和区域203的接触部215。通过接触部215与第3缓和区域203接触，源极焊盘电极4和第3缓和区域203被欧姆接合或者肖特基接合。此外，源极焊盘电极4可以在与第3缓和区域203的接合部包含硅化物。
通过上述结构，第2缓和区域103与源极焊盘电极4电连接。具体而言，具有p型的第2缓和区域103仅经由具有p型的第3缓和区域203与源极焊盘电极4连接。
此外，可以在第3沟槽212内以使栅极电极1的一部分和栅极焊盘电极14的一部分相互相接的方式配置。由此，得到栅极电极1与栅极焊盘电极14之间的电连接。
上述以外的结构与上述实施方式1的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。
根据本实施方式，第2缓和区域103经由第3缓和区域203与源极焊盘电极4连接。由此，能够使在高速开关时在第2缓和区域103中流过的位移电流向源极焊盘电极4或者从源极焊盘电极4充分地流过。因此，起因于位移电流的电位下降的大小被进一步抑制。因此，起因于该电位下降的、第2缓和区域103的电位与栅极电位之间的电压的大小被进一步抑制。因此，更可靠地防止第2缓和区域103与具有栅极电位的区域、具体而言栅极焊盘电极14之间的绝缘破坏。
此外，图7所示的平面布局是例示，平面布局中的非元件区域RN的配置是任意的。另外，用于得到源极焊盘电极4与第2缓和区域103之间的电连接的结构不限定于图8所示的例子，例如它们也可以相互接触。
<实施方式3>
图9是在与图7的线VIII-VIII同样的剖面中示出本实施方式3中的MOSFET703(碳化硅半导体装置)的结构的部分剖面图。MOSFET703在俯视时(图7参照)在元件区域RE与非元件区域RN之间具有配置有低电阻区域101(图9)的一部分的接触区域RC。在图9的结构中，低电阻区域101具有在设置于接触区域RC的第3沟槽212内配置的部分，该部分与低电阻区域101中的配置于第2沟槽112内的部分连接。在接触区域RC，低电阻区域101和源极焊盘电极4被电连接。为了得到该电连接，典型地，源极焊盘电极4在接触区域RC包括在层间绝缘膜5中向低电阻区域101延伸的接触部216。通过接触部216与低电阻区域101接触，在源极焊盘电极4与低电阻区域101之间设置有欧姆接合或者肖特基接合。由此，在接触区域RC低电阻区域101和源极焊盘电极4被电连接。此外，在本实施方式中，未设置接触部215(图8：实施方式2)。此外，与实施方式2同样地，第3缓和区域203与第2缓和区域103电连接。具体而言，第3缓和区域203在图9的剖面中从第2缓和区域103分离地出现，但在平面布局中与第2缓和区域103连接。此外，第3缓和区域203优选在平面布局中与第1缓和区域3连接，但也可以不连接。
上述以外的结构与上述实施方式1或者2的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。
根据本实施方式，低电阻区域101与源极焊盘电极4电连接。由此，在高速开关时在第2缓和区域103流过的位移电流经由内表面绝缘膜102的电容耦合流过低电阻区域101时，能够使该电流向源极焊盘电极4或者从源极焊盘电极4充分地流过。因此，起因于位移电流的电位下降的大小被进一步抑制。因此，起因于该电位下降的、第2缓和区域103的电位与栅极电位之间的电压的大小被进一步抑制。因此，更可靠地防止第2缓和区域103与具有栅极电位的区域、具体而言栅极焊盘电极14之间的绝缘破坏。
<实施方式4>
图10是在与图7的线VIII-VIII同样的剖面中示出本实施方式4中的MOSFET704(碳化硅半导体装置)的结构的部分剖面图。在MOSFET704中，与MOSFET703(图8：实施方式3)同样地，低电阻区域101的一部分配置于接触区域RC。通过在接触区域RC接触部216与低电阻区域101接触，在源极焊盘电极4与低电阻区域101之间设置有欧姆接合或者肖特基接合。另外，在MOSFET704(图10)中，在接触区域RC低电阻区域101和源极焊盘电极4通过接触部215电连接。这样，在MOSFET704设置有在实施方式2中说明的接触部215和在实施方式3中说明的接触部216这两方。由此，得到实施方式2以及3这两方的效果。此外，上述以外的结构与上述实施方式2或者3的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。
<实施方式5>
图11是示出本实施方式5中的MOSFET705(碳化硅装置)的非元件区域RN中的结构的部分剖面图。MOSFET705具有对实施方式1(图4)的结构附加有具有p型的第1杂质区域107的结构。第1杂质区域107在非元件区域RN配置于漂移层10上。在本实施方式中，第1杂质区域107配置于外延层30的表面上，被层间绝缘膜5覆盖。第1杂质区域107优选与源极焊盘电极4连接，但也可以不连接。另外，第1杂质区域107优选与基极区域7连接，但也可以不连接。第1杂质区域107优选具有1×1014cm-3～1×1018cm-3的受主浓度。此外，第1杂质区域107的受主浓度以及厚度也可以不均匀。上述以外的结构与上述实施方式1～4的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。
根据本实施方式，通过设置第1杂质区域107，能够在MOSFET705的截止时抑制施加到层间绝缘膜5以及内表面绝缘膜102的电场。因此，能够防止它们的绝缘破坏。
另外，在MOSFET705的高速开关时，在低电阻区域101以及第2缓和区域103流过的位移电流经由内表面绝缘膜102的电容耦合还流到第1杂质区域107。因此，沿着第2缓和区域103的电位下降的大小被抑制。因此，起因于该电位下降的、第2缓和区域103的电位与栅极电位之间的电压的大小被抑制。因此，防止第2缓和区域103与具有栅极电位的区域、具体而言栅极焊盘电极14之间的绝缘破坏。
<实施方式6>
图12是示出本实施方式6中的MOSFET706(碳化硅半导体装置)的非元件区域RN中的结构的部分剖面图。MOSFET706具有连接区域109。连接区域109与第2沟槽112的侧面邻接，与第2缓和区域103和第1杂质区域107连接。连接区域109具有p型，优选具有1×1014cm-3～1×1018cm-3的受主浓度。此外，在MOSFET706中，如图12所示，可以存在未设置连接区域109的剖面。另外，连接区域109在图12中设置于第2沟槽112的两侧，但也可以仅设置于单侧。另外，也可以设置于第2沟槽112的一侧的连接区域109的配置和设置于第2沟槽112的另一侧的连接区域109的配置在第2沟槽112的长度方向不同。连接区域109的受主浓度以及厚度也可以不均匀。此外，上述以外的结构与上述实施方式5的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。
根据本实施方式，得到与实施方式5同样的效果。进而，在MOSFET706的高速开关时，在低电阻区域101以及第2缓和区域103流过的位移电流还流到连接区域109。因此，沿着第2缓和区域103的电位下降的大小被抑制。因此，起因于该电位下降的、第2缓和区域103的电位与栅极电位之间的电压的大小被抑制。因此，防止第2缓和区域103与具有栅极电位的区域、具体而言栅极焊盘电极14之间的绝缘破坏。
图13是在与图7的线VIII-VIII同样的剖面中示出本实施方式6的变形例中的MOSFET706V(碳化硅装置)的结构的部分剖面图。在本变形例中，上述图12的结构应用于实施方式2(图8)，并且设置有连接区域109V。连接区域109V设置于第3沟槽212的面对非元件区域RN的侧面。连接区域109V将第3缓和区域203和第1杂质区域107相互连接。连接区域109V具有p型。连接区域109V的受主浓度优选为1×1014cm-3～1×1018cm-3的范围，可以与连接区域109相同。此外，连接区域109V的受主浓度以及厚度也可以不均匀。
根据本变形例，在第2缓和区域103流过的位移电流能够经由连接区域109、第1杂质区域107以及连接区域109V流向第3缓和区域203。因此，该电流能够在与第3缓和区域203相接的接触部215流向源极焊盘电极4。因此，能够进一步抑制沿着第2缓和区域103的电位下降的大小。
<实施方式7>
图14是示出本实施方式7中的MOSFET707(碳化硅装置)的非元件区域RN中的结构的部分剖面图。MOSFET707具有对实施方式5(图11)的结构附加有具有n型的第2杂质区域108的结构。第2杂质区域108设置于第1杂质区域107上。换言之，第1杂质区域107在第2杂质区域108的正下方配置于漂移层10上。第2杂质区域108优选具有1×1018cm-3～1×1020cm-3的施主浓度。此外，第2杂质区域108的施主浓度以及厚度也可以不均匀。另外，第2杂质区域108优选与源极焊盘电极4连接，但也可以不连接。上述以外的结构与上述实施方式5或者6的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。
根据本实施方式，能够使在MOSFET707的高速开关时在低电阻区域101以及第2缓和区域103流过的位移电流经由内表面绝缘膜102的电容耦合流到第1杂质区域107以及第2杂质区域108。具体而言，在第2杂质区域108与源极焊盘电极4连接的情况下，电子能够从第2杂质区域108流到源极焊盘电极4。另外，即使在第2杂质区域108未与源极焊盘电极4连接的情况下，电子也能够依次通过第2杂质区域108和第1杂质区域107而流到源极焊盘电极4。因此，能够进一步抑制沿着第2缓和区域103的电位下降的大小。因此，起因于该电位下降的、第2缓和区域103的电位与栅极电位之间的电压的大小被进一步抑制。因此，更可靠地防止第2缓和区域103与具有栅极电位的区域、具体而言栅极焊盘电极14之间的绝缘破坏。
<实施方式8>
图15是示出本实施方式8中的MOSFET708(碳化硅装置)的非元件区域RN中的外延层30的结构的部分俯视图。图16是沿着图15的线XVI-XVI的部分剖面图。
在本实施方式中，隔开间隔而配置有多个第2沟槽112。具体而言，在图15中，它们分别在纵向延伸，而且它们在横向相互隔开间隔而分离。第2缓和区域103配置于第2沟槽112的下方、具体而言其底面上。由此，相互分离地配置有多个第2缓和区域103。在图15中，它们分别在纵向延伸，它们在横向通过漂移层10相互分离。此外，上述以外的结构与上述实施方式1～7的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。
根据本实施方式，如图15所示，作为非元件区域RN的平面布局，能够使用简单的平面布局。具体而言，能够使用在一个方向(图15中的横向)排列的线和空间的平面布局。由此，能够提高MOSFET的可靠性。
<实施方式9>
图17是示出本实施方式9中的MOSFET709(碳化硅装置)的非元件区域RN中的外延层30的结构的部分俯视图。图18是沿着图17的线XVIII-XVIII的部分剖面图。
在MOSFET709中，第2缓和区域103包括多个延伸缓和区域103X和至少1个连接缓和区域103Y。多个延伸缓和区域103X相互分离，其各自在一个方向(在图中纵向)延伸。连接缓和区域103Y将多个延伸缓和区域103X中的相邻的延伸缓和区域相互连接。在MOSFET709中，连接缓和区域103Y设置于延伸缓和区域103X中的相互相邻的全部对。
图19是以与图17同样的视野示出本实施方式9的变形例中的MOSFET709V(碳化硅装置)的非元件区域RN中的外延层30的结构的部分俯视图。在MOSFET709V中，连接缓和区域103Y仅设置于延伸缓和区域103X中的相互相邻的对的一部分。
上述以外的结构与上述实施方式8的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。
根据本实施方式，在第2缓和区域103设置有连接缓和区域103Y。由此，在高速开关时在低电阻区域101以及第2缓和区域103流过的位移电流在非元件区域RN内的分布的不均匀性被抑制。因此，沿着第2缓和区域103的电位下降的大小的分布的不均匀性被抑制。因此，起因于该电位下降的第2缓和区域103与栅极焊盘电极14之间的电压局部地增大的情况被抑制。因此，更可靠地防止第2缓和区域103与栅极焊盘电极14之间的绝缘破坏。
<实施方式10>
图20是示出本实施方式10中的MOSFET710(碳化硅装置)的非元件区域RN中的外延层30的结构的部分俯视图。在本实施方式中，延伸缓和区域103X各自具有在其延伸方向(在图中纵向)相互分离的多个部分。换言之，延伸缓和区域103X各自并非连续而离散地延伸。上述以外的结构与上述实施方式9(图19)的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。通过本实施方式，也能够通过设置连接缓和区域103Y而得到接近实施方式9的效果。
此外，本发明能够在该发明的范围内，自由地组合各实施方式或者将各实施方式适当地变形、省略。虽然详细说明了本发明，但上述说明在所有方面为例示，本发明不限于此。应理解为不脱离本发明的范围而能够想到未例示的无数的变形例。

Claims (11)

1.一种碳化硅半导体装置，具有：
元件区域，设置于碳化硅半导体基板上；以及
非元件区域，设置于所述元件区域的外侧，
连接到外部而从外部被供给栅极电压的栅极焊盘电极配置于所述非元件区域，其中，
在所述元件区域以及所述非元件区域具备设置于所述碳化硅半导体基板上的具有第1导电类型的漂移层，
在所述元件区域具备：
第1沟槽，底面到达所述漂移层；以及
栅极电极，在所述第1沟槽内隔着栅极绝缘膜设置，与所述栅极焊盘电极电连接，
在所述非元件区域具备：
至少1个第2沟槽，底面到达所述漂移层；
至少1个第2缓和区域，配置于所述第2沟槽的下方，具有第2导电类型；
内表面绝缘膜，设置于所述第2沟槽的侧面上及底面上；以及
低电阻区域，在所述第2沟槽内隔着所述内表面绝缘膜设置，与所述栅极焊盘电极电绝缘，
在所述元件区域与所述非元件区域之间还具有接触区域，
所述低电阻区域的一部分配置于所述接触区域，在所述接触区域所述低电阻区域和源极焊盘电极电连接。
2.根据权利要求1所述的碳化硅半导体装置，其中，
在所述元件区域具备：
基极区域，设置于所述漂移层上，具有第2导电类型；
源极区域，设置于所述基极区域上，具有第1导电类型；
第1缓和区域，配置于所述第1沟槽的下方，具有第2导电类型；以及
所述源极焊盘电极，与所述源极区域及所述第1缓和区域电连接，
所述第1沟槽贯通所述源极区域以及所述基极区域。
3.根据权利要求2所述的碳化硅半导体装置，其中，
在所述接触区域还具备：
漂移层，设置于所述碳化硅半导体基板上，具有第1导电类型；
第3沟槽，底面到达所述漂移层；以及
第3缓和区域，配置于所述第3沟槽的下方，与所述源极焊盘电极及所述第2缓和区域各自电连接，具有所述第2导电类型。
4.根据权利要求1至3中的任意一项所述的碳化硅半导体装置，其中，
设置于所述第1沟槽的侧面的所述栅极绝缘膜的厚度和设置于所述第2沟槽的侧面的所述内表面绝缘膜的厚度相同。
5.根据权利要求1至3中的任意一项所述的碳化硅半导体装置，其中，
在所述非元件区域还具备第1杂质区域，该第1杂质区域设置于所述漂移层上，具有所述第2导电类型。
6.根据权利要求5所述的碳化硅半导体装置，其中，
还具备连接区域，该连接区域与所述第2沟槽的侧面邻接，与所述第2缓和区域和所述第1杂质区域连接，具有第2导电类型。
7.根据权利要求5所述的碳化硅半导体装置，其中，
还具备第2杂质区域，该第2杂质区域设置于所述第1杂质区域上，具有第1导电类型。
8.根据权利要求1至3中的任意一项所述的碳化硅半导体装置，其中，
所述第2缓和区域相互分离地设置有多个。
9.根据权利要求1至3中的任意一项所述的碳化硅半导体装置，其中，
所述第2缓和区域包括：
相互分离的多个延伸缓和区域；以及
连接缓和区域，将所述多个延伸缓和区域中的相邻的延伸缓和区域相互连接。
10.根据权利要求1至3中的任意一项所述的碳化硅半导体装置，其中，
所述第1沟槽以及所述第2沟槽具有相同的深度。
11.根据权利要求1至3中的任意一项所述的碳化硅半导体装置，其中，
所述第2沟槽在所述非元件区域设置有多个。
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