KR20050006283A - 트렌치-게이트 반도체 디바이스와 그의 작동 방법 및트렌치-게이트 반도체 디바이스를 포함하는 모듈 및 장치 - Google Patents

트렌치-게이트 반도체 디바이스와 그의 작동 방법 및트렌치-게이트 반도체 디바이스를 포함하는 모듈 및 장치 Download PDF

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루테르필립
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

예를 들면, MOSFET 또는 IGBT 등과 같은 트렌치-게이트 반도체 디바이스(trench-gate semiconductor device)는, 드레인 드리프트 영역(4a)과 드레인 컨택트 영역(4b)을 포함하는 드레인 영역(4)을 갖는 반도체 몸체(20)를 포함한다. 절연 필드 플레이트(insulated field plate)(24)는 게이트(8)와 드레인 컨택트 영역(4b) 사이에 있는 트렌치(10) 내에 포함되고, 이 필드 플레이트(24)는 게이트 전위보다 더 크고, 드레인 드리프트 영역(4a)의 벌크 브레이크다운 전압(bulk breakdown voltage)에 근접하는 바이어스 전위(bias potential)로 접속된다. 이러한 필드 플레이트(24)는 특히, 인가된 전압이 벌크 브레이크다운 전압보다 더 큰 경우에 드레인 드리프트 영역 양단의 전압 강하(voltage drop)가 비교적 더욱 균일하게 분포되어, 이 디바이스의 브레이크다운 전압이 실질적으로 증가된다는 것을 확인하였다.

Description

트렌치-게이트 반도체 디바이스와 그의 작동 방법 및 트렌치-게이트 반도체 디바이스를 포함하는 모듈 및 장치{TRENCH-GATE SEMICONDUCTOR DEVICE, CORRESPONDING MODULE AND APPARATUS, AND METHOD OF OPERATING THE DEVICE}
종래 기술의 트렌치-게이트 반도체 디바이스는 게이트에 인접한 채널-수용 영역(channel-accommodating region)에 의해 격리된 제 1 도전 타입의 소스 영역 및 드레인 영역을 갖는 것으로 알려져 있다. US-A-5998833에는 게이트 전극과 트렌치의 바닥 사이에 트렌치 기반의 소스 전극을 포함하는 타입의 종형 디바이스(vertical device)에 관해 개시되어 있다. 트렌치 기반의 소스 전극은 이러한 디바이스의 소스 전극에 전기적으로 접속되어 있다. 또한, 디바이스의 온-상태 비저항(specific on-state resistance)에 대한 영향을 최소화하면서 디바이스의 브레이크다운(breakdown) 및 고주파수 스위칭 특성을 향상시키는 것으로 제시되어 있다.
EP-A-1170803에는 US-A-5998833과 관련하여 앞서 언급된 구조물과 유사한 구조물에 관해 개시되어 있다. "차폐 게이트(shield gate)"는 게이트 전극 아래에, 트렌치의 바닥에 가깝게 위치된다. 특히, 이 특허는 차폐 게이트가 소스 영역에 접속되어 있는 디바이스에 관하여 개시하고 있다. US-A-5998833 및 EP-A-1170803의 내용은 본 명세서에 참조 문헌으로서 인용되어 있다.
본 발명은 예를 들면 절연형 게이트 전계 효과 파워 트랜지스터(insulated-gate field effect power transistors)(통상적으로는 "MOSFET"로 지칭됨), 또는 절연형 게이트 바이폴라 트랜지스터(insulated-gate bipolar transistor)(통상적으로는 "IGBT"로 지칭됨) 등과 같은 트렌치-게이트 반도체 디바이스(trench-gate semiconductor devices)에 관한 것이다.
도 1은 본 발명을 구현하는 반도체 몸체의 트랜지스터 셀 영역에 대한 단면도이다.
도 2는 도 1에 도시된 반도체 몸체를 도 1에 표시된 A-A선을 따라서 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 몸체의 트랜지스터 셀 영역에 대한 단면도이다.
도 4(a), 도 4(b) 및 도 4(c)는 본 발명을 구현하는 반도체 몸체의 트랜지스터 셀 영역의 일부분에 대한 단면도로서, 등전위선을 나타내는 도면이다.
도 5는 본 발명을 구현하는 이산 디바이스의 패키지에 대한 내부 평면도이다.
도 6은 본 발명을 구현하는 모듈의 패키지에 대한 내부 평면도이다.
도 7은 본 발명을 구현하는 횡형 디바이스의 반도체 몸체의 트랜지스터 셀 영역을 나타내는 사시도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 몸체의 트랜지스터 셀 영역에 대한 단면도이다.
본 발명의 목적은 개선된 성능을 갖는 트렌치-게이트 반도체 디바이스를 제공하는 것으로서, 보다 구체적으로는 개선된 브레이크다운 특성을 갖는 트렌치-게이트 반도체 디바이스를 제공하는 것이다.
본 발명은 트렌치-게이트 반도체 디바이스를 제공하는데, 이 트렌치-게이트 반도체 디바이스는,
절연 게이트를 내부에 갖는 트렌치(trench)를 규정하는 반도체 몸체-반도체 몸체는 게이트에 인접한 채널-수용 영역(channel-accommodating region)에 의해 격리되는 제 1 도전 타입의 소스 영역 및 드레인 영역을 포함하는데, 드레인 영역은 드레인 드리프트 영역(drain drift region)과 드레인 컨택트 영역(drain contact region)을 포함하고, 드레인 드리프트 영역은 채널-수용 영역과 드레인 컨택트 영역 사이에 있으며, 드레인 드리프트 영역은 드레인 컨택트 영역에 비해 더 약하게도핑되어 있음-과,
게이트와 드레인 컨택트 영역 사이에 있는 트렌치 내의 절연 필드 플레이트(insulated field plate)-필드 플레이트는 게이트 전위보다 더 크고, 드레인 드리프트 영역의 벌크 브레이크다운 전압(bulk breakdown voltage)에 근접하는 바이어스 전위(bias potential)로 접속됨-를 포함한다.
당업자라면, 본 명세서에서 사용된 "벌크 브레이크다운 전압"이라는 용어는, 상온에서 소정의 도핑 레벨을 갖는 반도체 재료로 이루어진 일측 계단 1D p-n 접합(one-sided abrupt 1D p-n junction)을 이용하여 애벌런치 브레이크다운(avalanche breakdown)을 발생시키지 않고 견딜 수 있는 마이크론 당 최대 전압을 지칭한다는 것을 이해할 것이다.
본 발명의 발명자들은 이러한 절연형 필드 플레이트를 드레인 드리프트 영역의 벌크 브레이크다운 전압에 가까운 전위로 접속시키면, 특히, 인가된 전압이 벌크 브레이크다운 전압보다 더 큰 경우에 드레인 드리프트 영역 양단의 전위 강하(voltage drop)가 비교적 더욱 균일하게 분포되어, 이 디바이스의 브레이크다운 전압이 실질적으로 증가된다는 것을 확인하였다. 이는 필드 플레이트가 동일한 브레이크다운 특성을 갖지 않는 경우에도, 디바이스에 비해서 드레인 드리프트 영역에 이용되는 도핑(doping) 레벨을 더 높게 할 수 있고, 이것에 의해 디바이스에 더 낮은 온-상태 비저항(specific on-state resistance)을 제공할 수 있다.
또한, 필드 플레이트가 존재하면 디바이스의 게이트-드레인 캐패시턴스(gate-to-drain capacitance)가 감소된다. 그에 따라, 게이트를 통과하여 흐르는전하량을 감소시키는 것에 의해 스위칭 속도를 향상시키고, 스위칭동안에 발생되는 전력 손실량을 감소시킨다. 이는 고주파수 스위칭을 요구하는 애플리케이션에서 특히 유리하다.
바람직하게는, 트렌치 및/또는 필드 플레이트는 실질적으로 드레인 드리프트 영역과 드레인 컨택트 영역 사이의 접합부를 향해 연장되어, 드레인 드리프트 영역 양단의 전계를 균일하게 하는 기능을 최대한 활용한다. 바람직한 실시예에서, 트렌치 및/또는 필드 플레이트는 드레인 드리프트 영역과 드레인 컨택트 영역 사이의 전이 영역까지 연장된다. 트렌치 및/또는 필드 플레이트가 이러한 전이 영역 내부 또는 그 이상으로 연장되면, 트렌치의 코너에 집중되는 전계가 증가될 것이다.
본 발명에 따른 디바이스는 게이트와 트렌치의 바닥 사이의 트렌치 내에 위치된 필드 플레이트를 갖는 종형 디바이스(vertical device)일 수 있다. 이와 다르게, 게이트와 트렌치의 측벽 사이에 필드 플레이트가 마련되는 횡형 디바이스(lateral device)일 수도 있다.
또한, 본 발명은 하나 이상의 다른 반도체 디바이스와 함께 앞서 정의된 구성을 갖는 디바이스를 포함하는 모듈을 제공하는데, 여기에서 필드 플레이트는 모듈의 내부 전압 라인에 접속되는 것이 편리하다. 이와 다르게, 디바이스(이산 디바이스인 경우에) 또는 모듈 위에, 필드 플레이트에 전기적으로 접속된 추가 외부 단자를 제공할 수 있다. 이는 필드 플레이트용으로 전용 전압 레벨을 인가할 수 있게 한다.
본 발명자들은 드레인 드리프트 영역의 벌크 브레이크다운 전압에 대해 대략60 내지 100%인 바이어스 전위를 필드 플레이트에 인가하는 것이 바람직하다는 것을 확인하였다. 보다 구체적으로, 바이어스 전위는 드레인 드리프트 영역의 벌크 브레이크다운 전압에 대해 대략 80%인 것이 바람직한데, 이렇게 하면 트렌치의 바닥 주위의 드레인 드리프트 영역 내의 도핑 레벨에 변동을 유발할 수 있는 드레인 드리프트 영역과 드레인 컨택트 영역 사이의 전이 영역의 폭의 변동에 대하여 어느 정도의 공차를 허용할 수 있기 때문이다.
다른 측면에 따르면, 본 발명은 상술된 바와 같이 트렌치 내에 필드 플레이트를 갖는 트렌치-게이트 반도체 디바이스의 작동 방법을 제공하는데, 이 방법은 디바이스의 필드 플레이트를 게이트 전위 보다 더 크고 드레인 드리프트 영역의 벌크 브레이크다운 전압에 가까운 바이어스 전위로 접속시키는 단계를 포함한다.
다음으로 첨부된 개략적인 도면을 참조하여 본 발명의 실시예를 예로서 설명할 것이다.
도면은 개략적으로 도시되었으며, 실제 축적대로 도시되지 않았다는 것을 유의해야 한다. 이러한 도면에서 부품의 상대적 치수 및 비율은, 도면의 명확성 및 편리성을 위해서 그 크기가 과장되거나 축소되었다. 일반적으로, 동일한 참조 부호는 수정된 실시예 및 서로 다른 실시예 내에서 대응되거나 동일한 피처를 지칭하기 위해 사용되었다.
도 1은 본 발명에 따른 파워 반도체 디바이스에 대한 예시적인 실시예를 나타낸다. 제각기 제 1 도전 타입(이 예에서는 n형임)인 소스 및 드레인 영역(2, 4)은, 그와 반대되는 제 2 도전 타입(이 예에서는 p형임)인 채널-수용 영역(6)에 의해 격리되어 있다.
예로서, 도 1은 종형 디바이스 구조물을 도시하는데, 여기에서 영역(4a)은 기판 상에서 더 높은 비저항(resistivity)(약한 도핑)을 갖는 에피택셜층에 의해 형성되는 드레인 드리프트 영역이고, 드레인 컨택트 영역(4b)은 비교적 높은 도전율(conductivity)을 갖는다. 드레인 드리프트 및 컨택트 영역(4a, 4b)은 그 사이에 접합부(4c)를 형성한다. 드레인 컨택트 영역(4b)과 영역(4a)을 동일한 도전 타입(이 예에서는 n형임)으로 형성하여 종형 MOSFET를 제조하거나, 반대의 도전 타입(이 예에서는 p형임)으로 형성하여 종형 IGBT를 제공할 수 있다.
게이트(8)는 영역(2, 6)을 통과하고, 드레인 드리프트 영역(4a)의 아래 부분으로 연장되는 트렌치(10) 내에 존재한다. 디바이스의 온-상태에서 공지된 방식으로 게이트(8)에 전압 신호를 인기하면 영역(6) 내에 도전 채널(16)이 유도되고, 소스 및 드레인 영역(2, 4) 사이의 이러한 도전 채널(16) 내에서 전류 흐름을 제어할 수 있게 된다.
MOSFET의 경우에, 소스 영역(2)은 디바이스의 반도체 몸체(20)(전형적으로는 단결정 실리콘으로 이루어짐)의 상부 주요 표면(20a)에서 소스 전극(18)에 의해 접속된다. MOSFET의 경우에, 드레인 컨택트 영역(4b)은 디바이스 반도체 몸체(20)의 바닥 주요 표면(20b)에서 드레인 전극으로 지칭되는 전극(22)에 의해서 접속된다. 소스 및 드레인 전극(18, 22)은 IGBT에서 제각기 에미터 및 콜렉터로 알려져 있다.
필드 플레이트(24)는 게이트(8)와 트렌치의 바닥(10a) 사이의 트렌치(10) 내에 마련된다. 필드 플레이트는 제 1 도전 타입의 도핑된 다결정 실리콘으로 형성되는 것이 바람직하다. 이와 다르게, 필드 플레이트는 예를 들면 금속으로 이루어질 수 있다. 필드 플레이트(24)와 게이트(8)는 모두 절연 재료(26)에 의해 서로에 대해 절연되어 있고, 소스 전극(28) 및 주위의 반도체 몸체(20)로부터 절연되어 있다. 이 절연층은 예를 들면 실리콘 이산화물로 이루어질 수 있다.
도 1에 도시된 실시예에서, 트렌치(10)와 필드 플레이트(24)는 드레인 드리프트 영역(4a)과 드레인 컨택트 영역(4b) 사이의 접합부(4c)에 근접할 정도의 깊이까지 반도체 몸체(20)의 내부로 연장된다. 본 기술 분야에서 잘 알려져 있는 바와 같이, 실제적으로, 영역(4a)과 영역(4b) 사이에는 도핑 전이 영역(doping transition region)이 존재하는데, 이 영역에서는 보다 강하게 도핑된 드레인 컨택트 영역으로부터 드레인 드리프트 영역으로 도펀트 원자가 우세하게 확산된다. 전형적으로, 이러한 외부 확산부(out-diffusion)는 접합부(4c) 위에서 1㎛ 내지 1.5㎛로 연장된다. 트렌치(10)는 전이 영역 바로 위의 깊이까지 연장되는 것이 바람직하다.
필드 플레이트(24)는 두께가 t1인 절연 재료층(26)에 의해 트렌치의 바닥으로부터 이격되어 있다. 이와 유사하게, 두께가 t2인 절연 재료층(26)에 의해 게이트로부터 이격되어 있다. 게이트 및 필드 플레이트의 측벽은 제각기 두께가 t3 및 t4인 절연 재료층(26)에 의해 반도체 몸체로부터 절연되어 있다. 예를 들면, 두께 t3 및 t4는 38㎚ 정도일 수 있고, 두께 t1은 0.2㎛ 정도일 수 있다. 특히 드레인 드리프트 영역(4a) 내에 더 높은 레벨로 도핑이 되어 있는 경우에, 필드 플레이트 하부에 상대적으로 두꺼운 층(즉, t1)을 위치시켜서, 트렌치의 코너에서 생성되는 높은 전계를 견딜 수 있게 하는 것이 바람직하다. 두께 t2는 두께 t3 및 t4보다더 큰 것이 바람직하다. 사용 중에, (이하에서 보다 상세하게 설명되는 바와 같이) 드레인 드리프트 영역(4a)의 벌크 브레이크다운 전압에 가까운 바이어스 전위를 필드 플레이트(24)에 인가한다. 그러므로, 필드 플레이트와 게이트 사이에 비교적 두꺼운 절연층(예를 들면 0.2㎛ 등)을 위치시켜 그 사이의 전위차를 견딜 수 있게 하는 것이 유리하다.
약하게 도핑된 드레인 드리프트 영역(4a)은 전형적으로 제 1 도전 타입의 에피택셜층으로서 성장된다. 드리프트 영역의 도핑 농도는 그 깊이 방향에 걸쳐 실질적으로 균일할 수 있다. 그럼에도, 드리프트 영역에 걸쳐 농도가 변화하는 것이 바람직할 수도 있다. 특히, 드레인 컨택트 영역(4b)으로부터 채널-수용 영역(6)을 향하는 방향으로 농도가 감소되는(예를 들면 선형으로) 도핑 프로파일을 제공하면, 디바이스의 온-저항을 감소시킬 수 있다.
도 2는 도 1에 도시된 디바이스에서 A-A선을 따라 절단한 단면도를 도시한다. 이 도면은 게이트 및 소스 전극에 무관하게, 반도체 몸체(20)의 외부로부터 필드 플레이트(24)로의 접속을 형성하는 방법의 예를 나타낸다.
도핑된 다결정 실리콘 컨택트층(39)은 트렌치의 한 쪽 단(end)(10a)에 마련되고, 필드 플레이트(24)에 전기적으로 접속되어 있다. 이 층은 필드 플레이트로부터 디바이스 반도체 몸체(20)의 상부 주요 표면(20a)까지 연장되어, 필드 플레이트 컨택트 전극(32)에 의해 접속되어 있다. 게이트(8)는 트렌치(10)의 다른 하나의 단에서 게이트 컨택트 전극(34)에 전기적으로 접속되어 있다.
EP-A-1170803에서 그의 도 9 내지 도 13을 참조하여 설명된 공정 흐름은, 금속층을 패터닝하여 반도체 몸체 위에 컨택트 전극을 제공하는 단계를 제외하면, 본 발명을 구현하는 디바이스를 제조하는 적절한 방법의 일례이다. 특히, 금속층은 본 특허의 도 2에 도시된 3개의 별도의 컨택트 전극, 즉 소스 전극(18), 필드 플레이트 컨택트 전극(32) 및 게이트 컨택트 전극(34)을 제공하도록 패터닝되어야 한다.
도 3은 도 1에 도시된 것과 유사하게 본 발명의 다른 실시예에서의 단면도를 도시한다. 도 3에서 게이트(8)는 트렌치(10)에 인접한 드레인 드리프트 영역(4a)의 상부 경계선(14) 위에 있는 반면, 도 1에서, 게이트(8)는 이 경계선 아래에서 채널-수용 영역을 넘어, 드레인 드리프트 영역으로 연장된다는 점에서 도 3의 실시예는 도 1의 실시예와는 다르다. 도 3에 도시된 디바이스에서, 게이트 전극이 드레인 드리프트 영역 내부로 연장되기 않기 때문에 드레인 드리프트 영역에 대한 게이트 전극의 노출이 더욱 감소되어, 이 디바이스의 게이트-드레인 캐패시턴스가 더욱 더 감소된다. 도 3에 도시된 바와 같이, 필드 플레이트(24)는 드레인 드리프트 영역 경계선(14) 위로 확장되어, 드레인 드리프트 영역으로부터 게이트를 차폐(shielding)하는 기능을 더욱 강화시킬 수 있다.
도 3에 도시된 실시예에서, 필드 플레이트에 접속된 바이어스 전위는 필드 플레이트에 나란하게 채널을 유도하기에 충분하기 때문에, 온-상태(on-state)에서 게이트(8)의 동작과 필드 플레이트의 바이어싱을 동시에 수행함으로써 디바이스의 소스 영역과 드레인 영역 사이에 게이트와 필드 플레이트 모두에 대해 나란히 연장되는 도전 채널(16)을 생성할 수 있다.
도 4(a) 내지 도 4(c)는 본 발명을 구현하는 반도체 몸체의 트랜지스터 셀 영역의 일부분에 대한 단면도로서, 드레인 드리프트 영역의 벌크 브레이크다운 전압에 가깝게 바이어싱된 필드 플레이트가 디바이스 상에서 브레이크다운 특성을 갖는다는 유용한 효과를 나타낸다.
시뮬레이션된 등전위선은 실선으로 나타내었다. 예로서, 이 시뮬레이션은 대략 30V의 벌크 브레이크다운 전압을 갖는 실리콘을 이용한 결과에 기초한다. 도 4(a) 내지 도 4(c)는 제각기 0V, 29V 및 33V로 유지되는 필드 플레이트(24)를 이용하여 브레이크다운의 개시 시점에서, 순방향 블로킹 모드(forward blocking mode)로 전위 분포를 나타낸 것이다. 각 경우에 공핍 영역(depletion region)의 범위를 점선으로 표시하였다. 각 도면의 좌측 에지를 따르는 축은, 디바이스의 상부 주요 표면으로부터의 거리(d)이다. 반도체 몸체는 ㎛ 단위로 표시되었다.
도 4(a) 내지 도 4(c)를 비교하면, 필드 플레이트가 29V(도 4(b))일 때, 다른 2개의 예에 비해서 실질적으로 더 균일하게 전위가 분포된다는 것을 알 수 있다. 도 4(a) 및 도 4(c)에서는 상당한 전계 집중이 명확히 관찰되는데, 이는 훨씬 더 낮은 전압에서 브레이크다운이 발생되게 한다.
도 5는 본 발명의 일실시예에 따른 이산 디바이스의 패키지에 대한 내부 평면도를 나타낸다. MOSFET 다이(die)(40)는, 각각에 대해 독립적인 바이어스 전압을 인가하기 위해 그의 게이트 컨택트 전극에 접속된 게이트 본드 패드(gate bond pad)(42)와, 그의 소스 컨택트 전극에 접속된 소스 본드 패드(48)와, 그의 필드 플레이트 컨택트 전극에 접속된 필드 플레이트 본드 패드(44)를 포함한다. MOSFET은드레인 패드(46) 위에 탑재되고, 이 드레인 패드(46)는 MOSFET 다이의 바닥 주요 표면 위에 있는 드레인 전극(22)에 전기적으로 접속되어 있다. 본드 와이어(bond wires)(50)는 본드 패드(42, 44, 48)를 제각기의 단자 또는 핀(52, 54, 58)과 접속시킨다. 드레인 패드(46)는 제각기의 핀(56)과 직접적으로 접속된다. 패키징 공정은 공지된 방식으로 완료될 수 있다.
본 발명의 바람직한 실시예에서, 상술된 바와 같은 반도체 디바이스는 그 필드 플레이트(들)가 내부 전압 라인 또는 모듈의 레벨에 접속된 상태로 모듈 내에 포함되어 있다. 이에 대한 예로서, 도 6은 상술된 형태로 바이어싱된 필드 플레이트를 갖는 2개의 반도체 디바이스를 포함하는 모듈(60)의 패키지에 대한 내부 평면도를 도시한다. 이러한 모듈은 DC-DC 컨버터(converter)이고, 예를 들면, PC 마더보드(motherboard) 내에서 VRM으로서 이용된다. 알려진 DC-DC 컨버터 회로 및 그 작동은 본 출원인에 의한 미국 특허 출원 제 US-B-6175225 호(대리인 서류 제출 번호 제 PHB34370 호)에 개시되어 있으며, 그 내용은 본 명세서에 참조 문서로서 인용되어 있다. 도 6에 도시된 구성은 US-13-6175225의 도 3에 도시된 회로의 수정된 실시예이다.
도 6에 도시된 모듈은 제어 MOSFET(control MOSFET)(62), "싱크(sync)" MOSFET(64) 및 구동 IC(66)를 포함한다. MOSFET들은 제각기 US-B-6175225의 도 3에 도시된 제 1 및 제 2 스위치(5, 6)에 대응된다. 이들은 DC 입력단(VDD)과 접지(VSS) 사이에서 직렬로 접속된다. 스위치들은 구동 IC(66)에 입력되는 스위칭 신호(PWMIN)에 응답하여 교번적으로 닫힌다. 이러한 타입의 회로에 대한 추가적인 동작은 US-B-6175225에 개시되어 있다.
본 발명에 따르면, 각각의 MOSFET(62, 64)는 각각의 MOSFET의 제각기의 필드 플레이트 컨택트 전극에 접속된 필드 플레이트 본드 패드(68)를 포함한다. 싱크 MOSFET(64)의 필드 플레이트 본드 패드는 구동 IC를 통해서 전원 전압(power supply voltage)(VCC)(예를 들면, 전형적으로 5V 또는 12V임)으로 접속된다. US-B-6175225의 도 3에 도시된 회로에서, 게이트 드라이브는 부스트 단자(33)와 Vout 사이에 접속된 부스트(boost) 또는 저장 캐패시터(37)를 경유하여 제어 MOSFET("제 1 스위치(5)")에 접속된다. 이 경우에, 제어 MOSFET(62)의 필드 플레이트 본드 패드는 부스트 단자(33)에 접속될 것이다.
VCC가 12V인 예에서, MOSFET(62, 64)용으로 선택된 실리콘은 예를 들면, 대략 15V 이상의 벌크 브레이크다운 전압을 가질 수 있다.
MOSFET의 필드 플레이트 본드 패드로의 접속을 위해서 예를 들면, 모듈의 외부 핀을 이용하거나, 모듈 내에 추가 회로를 포함함으로써 모듈 내에 다른 전위를 제공할 수 있다는 것을 이해할 것이다.
본 명세서의 도 1 내지 도 4를 참조하여 종형 트렌치-게이트 디바이스가 설명되어 있다. 그러나, 본 발명에 따르면 횡형 트렌치-게이트 디바이스도 가능하고, 그에 대한 일싱시예의 절단 사시도가 도 7에 도시되어 있다. 명료성을 위해서 해당 도면 내에서 소스 및 드레인 전극을 생략하였다.
도 7에 도시된 디바이스에서, 필드 플레이트(24)는 상술된 바와 같이 게이트(8)와 드레인 컨택트 영역(4b) 사이의 트렌치(10) 내에 제공되지만, 이 경우에는, 게이트의 하부가 아니라 게이트와 나란히 위치되어 디바이스의 드레인 드리프트 영역(4a) 양단의 전계 분포를 조정한다. 이 디바이스는 반대 타입인 제 2 도전 타입의 도펀트(즉, 상술된 예에서는 p형)로 강하게 도핑된 기판(70) 상에 제조된다.
도 7에서 게이트(8)는 드레인 드리프트 영역(4a) 내부로 연장되는 것으로 도시되어 있으나, 다른 바람직한 실시예에서는, 도 3에 도시된 실시예와 동일하게 게이트가 채널-수용 영역(6)을 넘어서 연장되지 않는다. 그 대신에 게이트는 드레인 드리프트 영역의 경계선으로부터 측면으로 이격되어 있다. 도 3의 실시예에서와 같이, 이는 디바이스의 게이트-드레인 캐패시턴스를 더욱 감소시키는 역할을 한다.
본 발명의 범주 내에서 여러 변경 및 수정이 이뤄질 수 있다는 것은 명백하다. 앞서 설명된 특정한 예는 n-채널 디바이스인데, 여기에서 소스 및 드레인 영역(2, 4)은 n형 도전 타입을 갖고, 채널-수용 몸체 영역(6)은 p형 도전 타입을 가지며, 게이트(8)에 의해 전자 반전 채널(electron inversion channel)(16)이 영역(6) 내에 유도된다. 반대되는 도전 타입을 갖는 도펀트를 이용함으로써, p-채널 디바이스를 제조할 수 있다. 이 경우에, 영역(2, 4)은 p형이고, 영역(6)은 n형이며, 게이트(8)에 의해 정공 반전 채널(hole inversion channel)이 영역(6) 내에 유도된다.
또한, 본 발명에 따르면 누적 모드 디바이스(accumulation-mode device)가 제조될 수 있다. 이러한 p-채널 타입을 갖는 디바이스는 p형 소스 및 드레인 영역(2, 4)과, p형 채널-수용 영역(6)을 가질 수 있다. 또한, 각 셀 내에는 n형 딥 편재화 영역(n-type deep localised region)이 존재할 수 있다. 게이트(8)를 위해 n형 다결정 실리콘을 이용할 수 있다. 작동 중에, 온 상태에서 게이트(8)에 의해 영역(6) 내에 정공 누적 채널(hole accumulation channel)(16)이 유도된다. 절연 게이트(8) 및 딥 n형 영역에서의 공핍층(depletion layers)에 의해, 오프 상태에서 약하게 도핑된 p형 영역(6)은 전체적으로 공핍될 수 있다.
도 1, 도 3 및 도 7에 도시된 실시예에서, 트렌치(10)는 반도체 몸체 내에서 드레인 드리프트 영역(4a)과 드레인 컨택트 영역(4b) 사이의 접합부에 가까운 곳까지 연장된다. 드레인 컨택트 영역을 향하는 트렌치의 길이가 감소된다고 해도, 디바이스의 브레이크다운 특성 향상 및 게이트-드레인 캐패시턴스의 감소와 관련된 이점을 계속 제공할 수 있다는 것을 이해할 수 있을 것이다.
도 8에 도시된 실시예에서, 트렌치(10)는 비교적 얕고, 드레인 드리프트 영역(4a)을 거쳐서 드레인 컨택트 영역(4b)을 향하는 거리의 작은 부분만큼만 연장된다.
도 3에 도시된 실시예와 유사한 방식으로, 도 8의 구조물 내의 게이트(8)는 드레인 드리프트 영역(4a) 내부로 연장되지 않고, 다시 말해, 트렌치(10)에 인접한 드레인 드리프트 영역의 상부 경계선 위에 있다. 트렌치 내에서 게이트 아래에 있는 필드 플레이트 또는 하부 전극(24)은 채널 수용 영역(6) 내부로 연장된다.
도 8에 도시된 필드 플레이트 또는 하부 전극(24)이 드레인 드리프트 영역을 통과하는 거리의 작은 부분만큼만 연장되기 때문에, 디바이스의 브레이크다운 특성에 대한 그의 영향은 결과적으로 감소될 수 있지만, 이 필드 플레이트가 적절한 고정 전위로 접속된다면 게이트를 위한 효과적인 차폐 기능을 여전히 제공할 수 있다. 도 3 실시예에서와 같이, 이 바이어스 전위는 게이트 임계 전압보다 더 높아서 디바이스의 온-상태에서 필드 플레이트 또는 하부 전극과 나란하게 채널이 유도될 수 있게 해야 한다.
따라서, (도 8에 예시된 바와 같은) 새로운 트렌치-게이트 반도체 디바이스가 제시되는데, 이 트렌치-게이트 반도체 디바이스는 절연 게이트를 내부에 갖는 트렌치를 규정하는 반도체 몸체-반도체 몸체는 게이트에 인접한 채널-수용 영역에 의해 격리되는 제 1 도전 타입의 소스 영역 및 드레인 영역을 포함하는데, 드레인 영역은 드레인 드리프트 영역과 드레인 컨택트 영역을 포함하고, 드레인 드리프트 영역은 채널-수용 영역과 드레인 컨택트 영역 사이에 있으며, 드레인 드리프트 영역은 드레인 컨택트 영역에 비해 더 약하게 도핑되어 있음-과, 게이트와 드레인 컨택트 영역 사이에 있는 트렌치 내의 절연 하부 전극-이 하부 전극은 적어도 게이트 전위와 같고, 드레인 드리프트 영역의 벌크 브레이크다운 전압보다 더 작은 바이어스 전위로 접속됨-를 포함하는데, 게이트는 트렌치에 인접한 드레인 드리프트 영역의 상부 경계선보다 더 얕고, 필드 플레이트는 상부 경계선 위에서 연장된다.
종형 이산 디바이스는 도 1 내지 도 4를 참조하여 도시되어 있는데, 종형 이산 디바이스의 드레인 전극(22)은 몸체(20)의 후면(back surface)(20b)에서 영역(4b)과 접속되어 있다. 그러나, 본 발명에 따르면 일체형 디바이스도 가능할 것이다. 이 경우에, 영역(4b)은 디바이스 기판과, 약하게 도핑된 에피택셜 드레인 영역(4a) 사이에 있는 도핑된 매립층(doped buried layer)일 수 있다. 이 매립층 영역(4b)은, 전방 주요 표면(front major surface)(20a)으로부터 매립층의 깊이 방향으로 연장되는 도핑된 주변 컨택트 영역(doped peripheral contact region)을 거쳐 전방 주요 표면(20a)에서 전극에 의해 접속될 수 있다.
본 발명에 따른 디바이스를 위해서, 예를 들면, 실리콘 탄화물(silicon carbide) 등과 같은 실리콘 이외의 반도체 재료를 이용할 수 있다.
본 발명은 알려진 셀 형상과는 아주 다르게 적용될 수 있기 때문에, 도면 내에서 종형 디바이스에 대한 셀형 레이아웃 형상에 대한 평면도를 제시하지 않았다. 그러므로, 예를 들면 이러한 셀은 사각형 형상을 갖거나, 밀집된 육각형 형상을 갖거나, 가늘고 긴 스트라이프 형상을 가질 수 있다. 각 경우에, 트렌치(10)(그 게이트(8)와 함께)는 각 셀의 주변 둘레로 연장된다. 도 1은 오직 1개의 셀만을 나타내었으나, 전형적으로 이러한 디바이스는 전극(18, 22) 사이에 수백 개의 이러한 병렬 셀을 포함한다. 이와 유사하게, 예시를 위해 도 7에는 오직 하나의 셀만을 도시하였다.
당업자라면, 본 개시 내용을 판독함으로써 다른 변동 및 수정이 명확해질 것이다. 이러한 변동 및 수정은 본 기술 분야에서 이미 알려져 있고, 본 명세서에서 상술된 특징에 대체하여 또는 추가하여 이용될 수 있는 등가물 또는 다른 피처를 포함할 수 있다.
본 특허에서 청구항은 특정한 특징의 조합으로 형성되었으나, 본 발명의 개시 내용의 범주는, 임의의 청구항에서 현재 청구된 것과 동일한 발명에 관련되는지여부에 관계없이, 또한 본 발명에서 해결된 것과 동일한 기술적 문제의 일부 또는 전부를 해결하는지 여부에 관계없이, 본 명세서에서 명시적 또는 암시적으로 설명된 임의의 새로운 특징 또는 임의의 새로운 특징의 조합을 포함하거나 그 일반화된 형태를 포함할 수 있다는 것을 이해할 수 있을 것이다.
또한, 별개의 실시예와 관련하여 설명된 특징은 단일 실시예로 통합시켜 제시될 수 있을 것이다. 이와 반대로, 간략한 설명을 위해 단일 실시예와 관련하여 설명된 여러 특징은 개별적으로 제시되거나 임의의 적절한 하부 조합으로서 제시될 수 있을 것이다. 본 출원인은 본 특허 또는 본 특허로부터 도출된 임의의 다른 특허의 실행 중에 이러한 특징 및/또는 이러한 특징의 조합으로 새로운 청구항이 형성될 수 있음을 언급하였다.

Claims (12)

  1. 트렌치-게이트 반도체 디바이스(trench-gate semiconductor device)로서,
    절연 게이트(8)를 내부에 갖는 트렌치(trench)(10)를 규정하는 반도체 몸체(20)-상기 반도체 몸체(20)는 게이트에 인접한 채널-수용 영역(channel-accommodating region)(6)에 의해 격리되는 제 1 도전 타입의 소스 영역(2) 및 드레인 영역(4)을 포함하는데, 상기 드레인 영역(4)은 드레인 드리프트 영역(drain drift region)(4a)과 드레인 컨택트 영역(drain contact region)(4b)을 포함하고, 상기 드레인 드리프트 영역(4a)은 상기 채널-수용 영역(6)과 상기 드레인 컨택트 영역(4b) 사이에 있으며, 상기 드레인 드리프트 영역(4a)은 상기 드레인 컨택트 영역(4b)에 비해 더 약하게 도핑되어 있음-과,
    상기 게이트(8)와 상기 드레인 컨택트 영역(4b) 사이에 있는 상기 트렌치(10) 내의 절연 필드 플레이트(insulated field plate)(24)-상기 필드 플레이트(24)는 게이트 전위보다 더 크고, 상기 드레인 드리프트 영역(4a)의 벌크 브레이크다운 전압(bulk breakdown voltage)에 근접하는 바이어스 전위(bias potential)로 접속됨-
    를 포함하는 트렌치-게이트 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 트렌치(10)는 실질적으로 상기 드레인 드리프트 영역(4a)과 상기 드레인 컨택트 영역(4b) 사이의 접합부(junction)(4c)를 향해 연장되는 트렌치-게이트 반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트(8)는 상기 트렌치(10)에 인접한 상기 드레인 드리프트 영역(4a)의 상부 경계선보다 더 얕고, 상기 필드 플레이트(24)는 상기 상부 경계선 위까지 연장되는 트렌치-게이트 반도체 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 드레인 드리프트 영역(4a)의 도핑 레벨은 상기 드레인 컨택트 영역(4b)에 가까워질수록 증가하는 트렌치-게이트 반도체 디바이스.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 디바이스를 포함하는 모듈(module)(60)로서,
    상기 필드 플레이트(24)는 상기 모듈(60)의 내부 전압 라인(internal voltage line)에 접속되는 모듈.
  6. 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 디바이스 또는 청구항 5에 기재된 모듈에 있어서,
    상기 필드 플레이트(24)에 전기적으로 접속된 추가 외부 단자(54)를 제공하는 디바이스 또는 모듈.
  7. 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 디바이스 또는 청구항 5에 기재된 모듈(60)을 포함하는 장치로서,
    상기 필드 플레이트(24)는 상기 게이트 전위보다 더 크고, 상기 드레인 드리프트 영역(4a)의 상기 벌크 브레이크다운 전압에 근접하는 상기 바이어스 전위로 접속되는 장치.
  8. 청구항 5에 기재된 모듈(60) 또는 청구항 7에 기재된 장치에 있어서,
    상기 바이어스 전위는 상기 드레인 드리프트 영역(4a)의 상기 벌크 브레이크다운 전압에 대해 대략 60 내지 100%인 모듈 또는 장치.
  9. 제 8 항에 있어서,
    상기 바이어스 전위는 상기 드레인 드리프트 영역(4a)의 상기 벌크 브레이크다운 전압에 대해 대략 80%인 모듈 또는 장치.
  10. 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 트렌치-게이트 반도체 디바이스를 작동시키는 방법으로서,
    상기 디바이스의 상기 필드 플레이트(24)를 상기 게이트 전위보다 더 크고, 상기 드레인 드리프트 영역(4a)의 상기 벌크 브레이크다운 전압에 근접하는 바이어스 전위로 접속시키는 단계를 포함하는 트렌치-게이트 반도체 디바이스의 작동 방법.
  11. 제 10 항에 있어서,
    상기 바이어스 전위는 상기 드레인 드리프트 영역(4a)의 상기 벌크 브레이크다운 전압에 대해 대략 60 내지 100%인 트렌치-게이트 반도체 디바이스의 작동 방법.
  12. 제 11 항에 있어서,
    상기 바이어스 전위는 상기 드레인 드리프트 영역(4a)의 상기 벌크 브레이크다운 전압에 대해 대략 80%인 트렌치-게이트 반도체 디바이스의 작동 방법.
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