CN117425965A - 碳化硅半导体装置 - Google Patents

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Abstract

本公开涉及碳化硅半导体装置，具备：碳化硅基板的第1主面上的第1导电类型的半导体层；条状的第2导电类型的第1阱区域，设置于半导体层的上层部；第1导电类型的第1杂质区域，设置于第1阱区域的上层部；第2导电类型的第1阱接触区域，设置于第1阱区域的上层部，在侧面与第1杂质区域接合；第1接触部，与第1杂质区域以及第1阱接触区域电连接，与设置于半导体层的上方的第1主电极电连接；条状的第2阱区域，与第1阱区域隔开间隔地设置；第2导电类型的第2阱接触区域，设置于第2阱区域的上层部；第2接触部，与第2阱接触区域电连接，与设置于半导体层的上方的第1主电极电连接；以及碳化硅基板的第2主面上的第2主电极。

Description

碳化硅半导体装置
技术领域
本公开涉及碳化硅半导体装置，特别是涉及抑制了切换损失的碳化硅半导体装置。
背景技术
作为在电力变换电路等中使用的切换元件，广泛使用纵型的电力用半导体装置，特别是广泛使用具有MOS(Metal Oxide Semiconductor，金属氧化物半导体)构造的电力用半导体装置。典型地是，使用绝缘栅双极性晶体管(Insulated Gate Bipolar Transistor：IGBT)以及MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。关于作为将具有比硅(Si)的带隙约大3倍的带隙的碳化硅用作半导体材料的碳化硅半导体装置之一的n型MOSFET，通过用作逆变器电路的切换元件而能够降低电力变换电路的电力损失。
然而，例如在以超过几十kHz的频率来驱动的电力变换电路中采用使用了碳化硅的n型MOSFET的情况下，其切换损失在全部电力损失中占据较大的比值，所以重要的是进一步降低切换损失。
典型地是，n型MOSFET具有n型漂移层和设置于其上的p型阱，在MOSFET从导通状态切换到截止状态时，MOSFET的漏极电压、即漏电极的电压急剧上升，从大致0V变化为几百V。于是，经由存在于p型阱与n型漂移层之间的寄生电容而发生位移电流。在漏电极侧发生的位移电流流向漏电极，在源电极侧发生的位移电流经由p型阱而流向源电极、或者经由栅极绝缘膜电容而流向栅电极。另外，在MOSFET从截止状态切换到导通状态时，经由p型阱而流过与从导通状态切换到截止状态的情况相反的方向的位移电流。
为了进一步降低切换损失，要求更高速地驱动切换元件。换言之，为了降低损失，要求进一步增大作为漏极电压V相对时间t的变动的dV/dt以及作为漏极电流I相对时间t的时间变动的dI/dt。其结果，在切换动作时，易于产生由寄生电容以及寄生电感引起的栅极-源极间的电压振荡，电磁噪声增大。
切换动作时的电磁噪声增大有可能会引发外部机器的误动作以及故障，所以要求抑制它。
现有技术文献
专利文献1：日本特开2019-71384号公报
发明内容
根据专利文献1公开的技术，在超结(SJ)构造的MOSFET中，具备在第1方向上延伸的第1p柱区域、设置于第1p柱区域与第1面之间的第1阱区域、以及相对于第1阱区域在第1方向上隔开间隔地设置的第2阱，在第1阱区域以及第2阱区域的表面侧构成MOSFET。在第1阱区域与第2阱区域之间的第1p柱区域上设置栅极绝缘膜和栅电极，构成不作为晶体管发挥功能的区域。由此，抑制切换动作时的栅极-源极间的电压振荡。
然而，在切换动作时在第1p柱区域内产生的位移电流的一部分经由形成于第1p柱区域上的第1阱区域和第2阱区域，进而经由形成于第1阱区域以及第2阱区域上的接触区域而流向源电极，所以在第1阱区域和第2阱区域中产生电压变动。由此，由于第1阱区域以及第2阱区域与栅电极之间的位移电流、以及衬底效应，切换动作被阻碍，存在切换损失增大的问题。
本公开是为了解决如上所述的问题而完成的，其目的在于，提供一种抑制切换动作时的栅极-源极间的电压振荡、并且抑制切换损失增大的碳化硅半导体装置。
本公开所涉及的碳化硅半导体装置是在碳化硅基板的厚度方向上流过主电流的碳化硅半导体装置，具备：第1导电类型的半导体层，设置于所述碳化硅基板的第1主面上；条状的第2导电类型的第1阱区域，设置于所述半导体层的上层部，在第1方向上延伸；第1导电类型的第1杂质区域，设置于所述第1阱区域的上层部；第2导电类型的至少1个第1阱接触区域，设置于所述第1阱区域的上层部，在侧面与所述第1杂质区域接合；第1接触部，与所述第1杂质区域以及所述至少1个第1阱接触区域电连接，与设置于所述半导体层的上方的第1主电极电连接；条状的第2导电类型的第2阱区域，在与所述第1方向正交的第2方向上与所述第1阱区域隔开间隔地设置，在所述第1方向上延伸，在内部没有第1导电类型的杂质区域；第2导电类型的至少1个第2阱接触区域，设置于所述第2阱区域的上层部；第2接触部，与所述至少1个第2阱接触区域电连接，与设置于所述半导体层的上方的所述第1主电极电连接；以及第2主电极，设置于所述碳化硅基板的与所述第1主面相反的一侧的第2主面上，在所述第1阱区域和所述第2阱区域相邻的区域中，隔着在所述第1杂质区域的端缘部上、所述第1阱区域上、所述半导体层上、所述第2阱区域的端缘部上设置的栅极绝缘膜而设置栅电极。
根据本公开所涉及的碳化硅半导体装置，在切换动作时能够抑制第1阱区域的电位变动，所以能够抑制栅极-源极间的电压振荡，并且抑制切换损失增大。
附图说明
图1是示意性地示出实施方式1的碳化硅半导体装置的结构的平面图。
图2是示意性地示出实施方式1的碳化硅半导体装置的结构的剖面图。
图3是示意性地示出实施方式1的碳化硅半导体装置的结构的剖面图。
图4是说明实施方式1的碳化硅半导体装置的效果的示意图。
图5是说明实施方式1的碳化硅半导体装置的效果的示意图。
图6是说明实施方式1的碳化硅半导体装置的效果的示意图。
图7是说明实施方式1的碳化硅半导体装置的效果的示意图。
图8是说明实施方式1的碳化硅半导体装置的效果的示意图。
图9是说明实施方式1的碳化硅半导体装置的效果的图。
图10是说明实施方式1的碳化硅半导体装置的效果的图。
图11是示意性地示出实施方式1的碳化硅半导体装置的变形例1的结构的平面图。
图12是示意性地示出实施方式1的碳化硅半导体装置的变形例1的结构的剖面图。
图13是示意性地示出实施方式1的碳化硅半导体装置的变形例1的结构的剖面图。
图14是示意性地示出实施方式1的碳化硅半导体装置的变形例2的结构的剖面图。
图15是示意性地示出实施方式2的碳化硅半导体装置的结构的平面图。
图16是示意性地示出实施方式2的碳化硅半导体装置的结构的剖面图。
图17是示意性地示出实施方式3的碳化硅半导体装置的结构的剖面图。
图18是示意性地示出实施方式4的碳化硅半导体装置的结构的平面图。
图19是示意性地示出实施方式5的碳化硅半导体装置的结构的平面图。
图20是示意性地示出实施方式5的碳化硅半导体装置中的位移电流的路径的图。
图21是示意性地示出实施方式6的碳化硅半导体装置的结构的剖面图。
图22是示意性地示出实施方式7的碳化硅半导体装置的结构的剖面图。
图23是示意性地示出实施方式7的碳化硅半导体装置的变形例的结构的剖面图。
图24是示意性地示出实施方式8的碳化硅半导体装置的结构的剖面图。
图25是示意性地示出实施方式9的碳化硅半导体装置的结构的剖面图。
图26是示意性地示出实施方式10的碳化硅半导体装置的结构的剖面图。
具体实施方式
<开头>
附图是示意性地示出的图，在不同的附图中分别示出的图像的尺寸以及位置的相互关系未必被准确地记载，而可能被适当变更。另外，在以下的说明中，对同样的构成要素附加相同的符号来图示，它们的名称以及功能也相同。因此，有时省略关于它们的详细的说明。另外，在本说明书中，在称为“～上”以及“将～覆盖”的情况下，不妨碍在构成要素之间存在介入对象。例如，在记载为“设置于A上的B”或者“A将B覆盖”的情况下，既可以表示在A与B之间设置有其他构成要素C的结构，也可以表示在A与B之间未设置有其他构成要素C的结构。另外，在以下的说明中，有时使用“上”、“下”、“侧”、“底”、“表”或者“背”等意味着特定的位置以及方向的用词，但这些用词是为了便于容易地理解实施方式的内容而使用的用词，与实际上实施时的方向无关。
另外，“MOS”这样的用词以前用于金属-氧化物-半导体的接合构造，但特别是在具有MOS构造的MOS场效应晶体管(MOSFET)中，根据近年来的集成化以及制造工艺的改进等观点，栅极绝缘膜以及栅电极的材料得到改进。
例如，在MOSFET中，主要根据自对准地形成源极、漏极的观点，作为栅电极的材料，采用多晶硅来代替金属。另外，根据改进电特性的观点，作为栅极绝缘膜的材料采用高介电常数的材料，但该材料未必限定于氧化物。
因此，“MOS”这样的用词未必仅限定于金属-氧化物-半导体的层叠构造来采用，在本说明书中也未将这样的限定作为前提。即，鉴于技术常识，在此“MOS”并非仅仅是起因于其词源的缩写，而是广义地具有还包括导电体-绝缘体-半导体的层叠构造的含义。
另外，在以下的记载中，关于杂质的导电类型，将n型定义为“第1导电类型”，并将与n型相反的导电类型的p型定义为“第2导电类型”，但也可以相反地将“第1导电类型”定义为p型，将“第2导电类型”定义为n型。
以下，根据附图来说明实施方式。此外，在以下的附图中对相同或者相当的部分附加同一参照符号，不重复其说明。
另外，在以下说明的实施方式1～12中，作为碳化硅半导体装置的一个例子，使用在基板的厚度方向上流过主电流的纵型的n型MOSFET来进行说明。
<实施方式1>
在本公开中，作为碳化硅半导体装置的一个例子，主要说明在基板的厚度方向上流过主电流的纵型的n型碳化硅MOSFET。
图1是示意性地示出本公开所涉及的实施方式1的n型碳化硅MOSFET100的结构的平面图。如图1所示，在n型碳化硅MOSFET100中，在作为第1方向的y方向上延伸的条状的p型(第2导电类型)的阱区域3(第1阱区域)和条状的p型的阱区域13(第2阱区域)被交替地形成在作为第2方向的x方向上。在作为排列方向的x方向上，相互隔开间隔地形成有阱区域3以及阱区域13。
在阱区域3内形成有比较高浓度地含有n型(第1导电类型)的杂质的源极区域4，在源极区域4内还形成有比较高浓度地含有p型杂质的阱接触区域5(第1阱接触区域)。另外，在阱区域13内，形成有比较高浓度地含有p型杂质的阱接触区域15(第2阱接触区域)。
在源极区域4以及阱接触区域5上设置有源极接触部6(第1源极接触部)，源极区域4以及阱接触区域5经由源极接触部6而与未图示的源电极电连接。在阱接触区域15上设置有源极接触部16(第2源极接触部)，阱接触区域15经由源极接触部16而与未图示的源电极电连接。
图2是图1中的A-A线处的箭头所示方向剖面图，示意性地示出了单位单元(unitcell)的结构。如图2所示，n型碳化硅MOSFET100设置于比较高浓度地含有n型杂质的碳化硅基板1上。
在碳化硅基板1的第1主面上，设置有作为比较低浓度地含有n型杂质的半导体层的漂移层2。漂移层2是通过例如外延生长而形成的外延生长层。
在漂移层2的上层部设置有p型的阱区域3，在阱区域3的上层部选择性地设置有p型的阱接触区域5。并且，以与阱接触区域5的2个侧面相接的方式设置有n型的源极区域4。
此外，阱区域3的从漂移层2的最表面起的深度形成得比源极区域4的从漂移层2的最表面起的深度更深。另外，阱接触区域5的从漂移层2的最表面起的深度与源极区域4的从漂移层2的最表面起的深度相等、或者形成得比源极区域4的从漂移层2的最表面起的深度更深，但形成为不超过阱区域3的深度。
另外，在漂移层2的上层部，与阱区域3隔开间隔地设置有阱区域13，在阱区域13的上层部选择性地设置有阱接触区域15。另外，阱接触区域15的从漂移层2的最表面起的深度形成为不超过阱区域13的深度。
阱区域3以及阱区域13优选为直至到达元件外缘部为止分离地形成，但仅在元件外缘部相互连接也不会大幅有损效果。
在漂移层2上形成有栅极绝缘膜7，在栅极绝缘膜7上设置有栅电极103。栅电极103设置于漂移层2、阱区域3、阱区域13以及源极区域4的端缘部的上方。
并且，在包含栅电极103上的漂移层2上设置有层间绝缘膜17，但以贯通层间绝缘膜17的方式设置有源极接触部6以及源极接触部16。在源极接触部6以及源极接触部16的底部，例如设置有由镍硅化物构成的硅化物膜SD，在源极接触部6的底部，阱接触区域5的全部和源极区域4的一部分被硅化物膜SD覆盖，在源极接触部6的底部，阱接触区域15的全部和阱区域13的一部分被硅化物膜SD覆盖。
阱接触区域5以及源极区域4经由硅化物膜SD以及源极接触部6而与源电极101电连接。阱接触区域15经由硅化物膜SD以及源极接触部16而与源电极101电连接。即，阱区域3和阱区域13经由源电极101电连接。
另外，在碳化硅基板1的与第1主面相反的一侧的第2主面上，设置有漏电极102。
硅化物膜SD不限定于镍硅化物，还能够使用铝硅化物、钛硅化物。能够通过在形成源电极101时向接触孔内埋入成为源电极101的材料的金属、例如镍、铝、钛，从而形成源极接触部6以及源极接触部16。
漂移层2的n型杂质的杂质浓度优选为是1.0×1014cm-3以上且1.0×1017cm-3以下。阱区域3的p型杂质的杂质浓度优选为是1.0×1016cm-3以上且1.0×1020cm-3以下。阱区域13的p型杂质的杂质浓度优选为是1.0×1016cm-3以上且1.0×1020cm-3以下。源极区域4的n型杂质的杂质浓度优选为是1.0×1017cm-3以上且1.0×1021cm-3以下。阱接触区域5的p型杂质的杂质浓度优选为是1.0×1018cm-3以上且1.0×1022cm-3以下。阱接触区域15的p型杂质的杂质浓度优选为是1.0×1018cm-3以上且1.0×1022cm-3以下。
图3是图1中的B-B线处的箭头所示方向剖面图，示意性地示出了单位单元的结构。在图3中，碳化硅基板1、漂移层2、阱区域3、源极区域4、阱接触区域5、源极接触部6、阱区域13以及阱接触区域15的结构与图2相同。
如图3所示，在B-B线处的剖面中，以跨越与阱区域13相邻的左右的阱区域3的端缘部之间的方式在漂移层2上形成有栅极绝缘膜7，并在栅极绝缘膜7上设置有栅电极103。栅电极103设置于漂移层2、阱区域3、阱区域13、阱接触区域15以及源极区域4的端缘部上方。在B-B线处的剖面中，未形成有在图2中以与阱接触区域15的一部分接触的方式设置的源极接触部16。
此外，能够在漂移层2上使n型或者p型的外延层以10～500nm的厚度外延生长，并在其内部设置形成沟道的外延沟道层，但并非是必须的结构，在本公开中省略说明以及图示。
图4是说明实施方式1的n型碳化硅MOSFET100的效果的示意图。在此，Cgs是栅电极103与源电极101之间的电容(以下记载为栅极-源极间电容)，Cgd是栅电极103与漏电极102之间的电容(以下记载为栅极-漏极间电容)，Cds是漏电极102与源电极101之间的电容(以下记载为漏极-源极间电容)，Cgp是栅电极103与阱区域13之间的电容(以下记载为栅极-阱间电容)，Cdp是漏电极102与阱区域13之间的电容(以下记载为漏极-阱间电容)。另外，Rp表示阱区域13的电阻分量，ρa表示针对阱接触区域5的接触电阻，ρd表示针对阱接触区域15的接触电阻。另外，如图4所示，将包含阱区域13的区域称为虚设区域，并将其以外的区域称为晶体管区域。
图5是晶体管区域的等效电路图。为便于说明，省略了接触电阻ρa。
图6是将晶体管区域和虚设区域合起来的等效电路图。为便于说明，省略了接触电阻ρa、ρb。
图7是在图6中使MOSFET100低速地切换的情况的等效电路图。从图6去掉了栅极-阱间电容Cgp。在切换时，由于漏极-阱间电容Cdp的充放电，在阱区域13中产生位移电流，但在低速地切换的情况下，图6中的栅极-阱间电容Cgp的阻抗充分大，所以位移电流主要经由阱区域13的电阻分量Rp而流向源电极101。
图8是在图6中使MOSFET100高速地切换的情况的等效电路图。从图6去掉了阱区域13的电阻分量Rp。在切换时，由于漏极-阱间电容的充放电，在阱区域13中产生位移电流，但在高速地切换的情况下，图6中的栅极-阱间电容Cgp的阻抗比Rp充分小，所以位移电流主要经由Cgp而流向栅电极103。即，在高速切换中，相比于低速切换的情况，漏电极102和栅电极103的电容耦合有效地变大。
图9是示出没有虚设区域的通常的MOSFET中的栅极-漏极间电容Cgd的漏极电压依赖性的仿真结果的图。在图9中，横轴表示漏极电压Vds(V)，纵轴表示栅极-漏极间电容Cgd(nF/cm2)。
在图9中，用实线、单点划线以及虚线分别表示切换频率为10MHz、100MHz以及1GHz的情况的特性。从图9可知，栅极-漏极间电容Cgd成为0.1nF/cm2的附近的值。
图10是示出具有虚设区域的n型碳化硅MOSFET100中的栅极-漏极间电容Cgd的漏极电压依赖性的仿真结果的图。在图10中，横轴表示漏极电压Vds(V)，纵轴表示栅极-漏极间电容Cgd(nF/cm2)。在图10中，用实线、单点划线以及虚线分别表示切换频率为10MHz、100MHz以及1GHz的情况的特性。在本仿真中，通过阱区域3和阱区域13的设计、阱接触区域5和阱接触区域15的设计，设定成使接触电阻ρa以及ρb的值分别相同。
在比较图9以及图10时可知，在高频即1GHz下，图9和图10都具有相同程度的栅极-漏极间电容Cgd，但另一方面，在低频即10MHz、100MHz下，图10中的Cgd更小。
在高频下的栅极-漏极间电容Cgd大时，高频分量的电压变动被抑制，能够抑制栅极-源极间的电压振荡来降低电磁噪声，在低频下的栅极-漏极间电容Cgd大时，切换损失增大。即，从图9以及图10的比较可知，通过使用本实施方式1的n型碳化硅MOSFET100，能够将电磁噪声保持为同等，并且降低切换损失。换言之，能够抑制切换损失增大，抑制栅极-源极间的电压变动来降低电磁噪声。
<变形例1>
图11是示意性地示出实施方式1的变形例1的n型碳化硅MOSFET101的结构的平面图。另外，图12是图11中的A-A线处的箭头所示方向剖面图，示意性地示出单位单元的结构。另外，图13是图11中的B-B线处的箭头所示方向剖面图，示意性地示出单位单元的结构。
如图2所示在n型碳化硅MOSFET100中，阱接触区域5和源极区域4在同一剖面中与源极接触部6相接，但在图11、图12以及图13所示的n型碳化硅MOSFET101中，构成为在源极区域4内在阱区域3的延伸方向(y方向)上不连续地形成阱接触区域5，从而阱接触区域5和源极区域4在阱区域3的延伸方向上相互有差异地存在，分别构成为与源极接触部6相接。即使在采用这样的结构的情况下，也能够抑制切换损失增大，降低电磁噪声。
<变形例2>
图14是示意性地示出实施方式1的变形例2的n型碳化硅MOSFET102的结构的剖面图，是与图1所示的A-A线处的箭头所示方向剖面图相当的剖面图。在图1以及图2所示的n型碳化硅MOSFET100中，是在阱区域13中仅设置有阱接触区域15的结构，但在图14所示的n型碳化硅MOSFET102中，是在阱区域13中设置有俯视时的面积比源极区域4小的n型的杂质区域14(第2杂质区域)的结构。通过采用这个结构，可得到降低导通电阻的效果。另一方面，通过设置杂质区域14，从而即便在阱区域13中形成有MOSFET，但只要针对阱区域3的存在MOSFTE的区域和在阱区域13中部分地形成的存在MOSFET的区域的合计，有阱区域13的未形成n型区域的部分的栅极-漏极间电容Cgd以及栅极-阱间电容Cgp，就与在阱区域13中未形成n型区域的结构同样地可得到降低电磁噪声的效果。
此外，杂质区域14的n型杂质的杂质浓度与源极区域4同样地优选为是1.0×1017cm-3以上且1.0×1021cm-3以下。
<实施方式2>
图15是示意性地示出本公开所涉及的实施方式2的n型碳化硅MOSFET200的结构的平面图。另外，图16是图15中的B-B线处的箭头所示方向剖面图，示意性地示出单位单元的结构。此外，图15中的A-A线处的箭头所示方向剖面图与图2相同。
如图15所示，在n型碳化硅MOSFET200中，并非以阱区域13的延伸方向的整体的长度来形成阱接触区域15，而是部分地形成阱接触区域15，仅在形成有阱接触区域15的部分形成有源极接触部16。因此，如图16所示，能够增加在栅电极103的下方未形成阱接触区域15的区域。因此，能够使阱区域13的电阻分量Rp增大，能够使高频区域中的漏电极102和栅电极103的电容耦合进一步增大，能够提高降低电磁噪声的效果。
<实施方式3>
图17是示意性地示出本公开所涉及的实施方式3的n型碳化硅MOSFET300的结构的剖面图，是与图1所示的A-A线处的箭头所示方向剖面图相当的剖面图。
在图17所示的n型碳化硅MOSFET300中，构成虚设区域的阱区域131的杂质浓度形成为小于构成晶体管区域的阱区域3的杂质浓度。
因此，能够使阱区域13的电阻分量Rp增大，能够使高频区域中的漏电极102和栅电极103的电容耦合进一步增大，能够提高降低电磁噪声的效果。
阱区域131的杂质浓度比阱区域3的杂质浓度稍小即可，即便仅小几％～10％程度也能得到效果。
通过使阱区域131的电阻分量Rp增大，从而在阱区域131中与栅电极103对置的部位，能够增大源极接触部16的电阻，能够在高频区域中使漏电极102和栅电极103的电容耦合进一步增大，能够提高降低电磁噪声的效果。
<实施方式4>
图18是示意性地示出本公开所涉及的实施方式4的n型碳化硅MOSFET400的结构的平面图。
在图18所示的n型碳化硅MOSFET400中，阱区域13的宽度、即阱区域3以及阱区域13的排列方向(x方向)的阱区域13的长度形成为小于阱区域3的宽度。
阱区域13的宽度比阱区域3的宽度稍小即可，即便仅小几％～10％程度也能得到效果。
通过减小阱区域13的宽度，能够使阱区域13的电阻分量Rp增大，能够使高频区域中的漏电极102和栅电极103的电容耦合进一步增大，能够提高降低电磁噪声的效果。
<实施方式5>
图19是示意性地示出本公开所涉及的实施方式5的n型碳化硅MOSFET500的结构的平面图。
在图19所示的n型碳化硅MOSFET500中成为如下结构：在源极区域4内在阱区域3的延伸方向(y方向)上不连续地形成阱接触区域5，从而阱接触区域5和源极区域4在阱区域3的延伸方向上相互有差异地存在。另外，在阱区域13的延伸方向(y方向)上不连续地形成阱接触区域15，并且将阱接触区域15的区域间隔L1形成得比阱接触区域5的区域间隔L2长。
通过采用这样的结构，位移电流从阱区域13经由阱接触区域15流入源电极101的路径长度形成得比从阱区域3经由阱接触区域5流入源电极101的路径长度长。
图20是示意性地示出位移电流的路径的图，示出从阱区域13经由阱接触区域15流入源电极101的位移电流的路径CP1以及从阱区域3经由阱接触区域5流入源电极101的位移电流的路径CP2。
通过使阱接触区域15的区域间隔L1比阱接触区域5的区域间隔L2长，从而路径CP1变得比路径CP2长，能够使阱区域13的电阻分量Rp增大，能够使高频区域中的漏电极102和栅电极103的电容耦合进一步增大，能够提高降低电磁噪声的效果。
<实施方式6>
图21是示意性地示出本公开所涉及的实施方式6的n型碳化硅MOSFET600的结构的剖面图，是与图1所示的B-B线处的箭头所示方向剖面图相当的剖面图。此外，在图21中，为便于说明而省略了阱接触区域15，但有无阱接触区域15并不影响本实施方式的效果。
在图21所示的n型碳化硅MOSFET600中，具有阱区域132的剖面形状向漏电极102侧部分地突出的凸形状。
通过采用这样的结构，能够增大阱区域13和漂移层2的pn结界面的面积，所以能够增大漏极-阱间电容Cdp，能够使高频区域中的漏电极102和栅电极103的电容耦合进一步增大，能够提高降低电磁噪声的效果。
<实施方式7>
图22是示意性地示出本公开所涉及的实施方式7的n型碳化硅MOSFET700的结构的剖面图，是与图1所示的B-B线处的箭头所示方向剖面图相当的剖面图。此外，在图22中，为便于说明而省略了阱接触区域15，但有无阱接触区域15并不影响本实施方式的效果。
在图22所示的n型碳化硅MOSFET700中，在阱区域13的正下方设置有比较高浓度地具有n型杂质的杂质区域12(第3杂质区域)。杂质区域12的杂质浓度优选为低于阱区域13的p型杂质的杂质浓度。这是为了使由杂质区域12和阱区域13形成的pn结所致的耗尽层更向杂质区域12侧延伸。
另外，杂质区域12的杂质浓度高于漂移层2的n型杂质的杂质浓度。由此，能够增大漏极-阱间电容Cdp，能够使高频区域中的漏电极102和栅电极103的电容耦合进一步增大，能够提高降低电磁噪声的效果。
<变形例>
图23是示意性地示出实施方式7的变形例的n型碳化硅MOSFET701的结构的剖面图。在图23所示的n型碳化硅MOSFET701中，杂质区域12被设置为不仅是阱区域13的正下方，而且还到达设置于漂移层2的上层部的各杂质区域之间以及各杂质区域的正下方。
在该情况下，杂质区域12的杂质浓度优选为低于阱区域3的杂质浓度。这是为了使由杂质区域12和阱区域3形成的pn结所致的耗尽层更向杂质区域12侧延伸。
由此，能够增大漏极-阱间电容Cdp，能够使高频区域中的漏电极102和栅电极103的电容耦合进一步增大，能够提高降低电磁噪声的效果。
<实施方式8>
图24是示意性地示出本公开所涉及的实施方式8的n型碳化硅MOSFET800的结构的剖面图，是与图1所示的B-B线处的箭头所示方向剖面图相当的剖面图。此外，在图24中，为便于说明而省略了阱接触区域15，但有无阱接触区域15并不影响本实施方式的效果。
在图24所示的n型碳化硅MOSFET800中，以跨越与阱区域13相邻的左右的阱区域3的端缘部之间的方式在漂移层2上形成有栅极绝缘膜7，并在栅极绝缘膜7上设置有栅电极103。栅电极103设置于漂移层2、阱区域3、阱区域13、阱接触区域15以及源极区域4的端缘部上方，但设置于漂移层2的上方的栅电极103如图24所示，具有向阱区域3的上方延伸的部分1031(第1部分)和向阱区域13的上方延伸的部分1032(第2部分)，部分1031和部分1032是分离的。
通过采用这样的结构，能够增大栅极-阱间电容相对栅极-漏极间电容Cgd的比值，能够使高频区域中的漏电极102和栅电极103的电容耦合进一步增大，能够提高降低电磁噪声的效果。
<实施方式9>
图25是示意性地示出本公开所涉及的实施方式9的n型碳化硅MOSFET900的结构的平面图。
在图25所示的n型碳化硅MOSFET900中，将构成晶体管区域的阱区域3和构成虚设区域的阱区域13的俯视时的每单位面积的形成比例，并非设为图1所示的1对1，而是设为2对1。即，成为如下结构：在以相互相邻的方式形成的2条阱区域3与以相互相邻的方式形成的2条阱区域3之间形成有1条阱区域13。
通过采用这样的结构，能够增加晶体管区域来提高作为MOSFET的功能，并且通过形成虚设区域，还可得到抑制切换损失增大并降低电磁噪声的效果。
另外，在图25中，将阱区域3和阱区域13的每单位面积的形成比例设为2对1，但能够任意地设定形成比例，能够任意地设计晶体管区域和虚设区域的每单位面积的形成比例。因此，能够任意地设定切换损失降低的效果和电磁噪声降低的效果。另外，如果增加虚设区域的比值，则能够进一步提高降低电磁噪声的效果。
此外，任意地设定阱区域3和阱区域13的每单位面积的形成比例这能够应用于实施方式2～8的n型碳化硅MOSFET200～800中的任一个。
<实施方式10>
图26是示意性地示出本公开所涉及的实施方式10的n型碳化硅MOSFET1000的结构的平面图。
在图26所示的n型碳化硅MOSFET1000中，在阱区域3的延伸方向(y方向)上不连续地形成有源极区域4。
通过采用这样的结构，能够任意地设定MOSFET的导通特性和电压耐量的折衷关系。即，通过设置不形成源极区域4的部分，能够提高电压耐量，通过设置形成源极区域4的部分，能够提高MOSFET的导通特性，所以通过调整不形成源极区域4的部分和形成源极区域4的部分的比例，能够任意地设定MOSFET的导通特性和电压耐量的折衷关系。
<基于接触电阻的特性的改进>
在实施方式1～10中，阱接触区域5以及阱接触区域15的p型杂质的杂质浓度设为相同，但在该情况下，接触电阻率(Ωcm2)也相同，所以例如如图1所示，通过使源极接触部16的开口面积小于源极接触部6的开口面积，能够使阱接触区域15的接触电阻大于阱接触区域5的接触电阻。
因此，能够使针对阱接触区域15的接触电阻ρd(图4)增大，能够使高频区域中的漏电极102和栅电极103的电容耦合进一步增大，能够提高降低电磁噪声的效果。
此外，在阱区域13中产生的位移电流是流到源电极101还是流到栅电极103，这如先前所说明那样是由电阻分量和电容分量的阻抗的相对的大小关系来决定的。即，使接触电阻ρd增大这具有与在实施方式1中使阱区域13的电阻分量Rp增大同样的效果。
<基于接触电阻率的特性的改进>
在实施方式1～10中，阱接触区域5以及阱接触区域15的p型杂质的杂质浓度设为相同，接触电阻率(Ωcm2)也设为相同，但也能够将源极接触部16相对阱接触区域15的接触电阻率形成得大于源极接触部6相对阱接触区域5的接触电阻率。
例如，能够通过使阱接触区域15的p型杂质的最表面的杂质浓度小于阱接触区域5的p型杂质的最表面的杂质浓度来实现。为此，例如可以列举在相同的注入能量下减少向阱接触区域15的剂量的方法。
或者，通过将源极接触部16的开口时的过蚀刻量设为与源极接触部6的开口时的过蚀刻量不同的量，并改变阱接触区域15和阱接触区域5的最表面的高度位置，从而能够通过使阱接触区域15的最表面的杂质浓度小于阱接触区域5的最表面的杂质浓度来实现。即，在向阱接触区域15以及阱接触区域5导入杂质时，在相同的注入能量下设为相同的剂量。具有杂质浓度在杂质区域的表面附近低的可能性。因此，通过使源极接触部16的开口时的过蚀刻量小于源极接触部6的开口时的过蚀刻量，从而能够使阱接触区域15的最表面的杂质浓度小于阱接触区域5的最表面的杂质浓度。
由此，能够使阱接触区域15的接触电阻ρd增大，能够使高频区域中的漏电极102和栅电极103的电容耦合进一步增大，能够提高降低电磁噪声的效果。
在此，由碳化硅半导体构成的切换元件的电力损失小，耐热性也高。因此，在构成具备冷却部的功率模块的情况下，能够使散热器的散热片小型化，所以能够使半导体模块进一步小型化。
另外，由碳化硅半导体构成的切换元件适合高频切换动作。因此，在应用于高频化的要求大的转换器电路的情况下，还能够通过切换频率的高频化，将与转换器电路连接的电抗器或者电容器等进行小型化。
虽然详细地说明了本公开，但上述说明在所有方面只是例示，本公开不被限定于此。应理解能够不脱离本公开的范围而设想未例示的无数的变形例。
此外，本公开能够在其公开的范围内自由地组合各实施方式、或者将各实施方式适当地进行变形、省略。

Claims (15)

1.一种碳化硅半导体装置，在碳化硅基板的厚度方向上流过主电流，其中，所述碳化硅半导体装置具备：
第1导电类型的半导体层，设置于所述碳化硅基板的第1主面上；
条状的第2导电类型的第1阱区域，设置于所述半导体层的上层部，在第1方向上延伸；
第1导电类型的第1杂质区域，设置于所述第1阱区域的上层部；
第2导电类型的至少1个第1阱接触区域，设置于所述第1阱区域的上层部，在侧面与所述第1杂质区域接合；
第1接触部，与所述第1杂质区域以及所述至少1个第1阱接触区域电连接，与设置于所述半导体层的上方的第1主电极电连接；
条状的第2导电类型的第2阱区域，在与所述第1方向正交的第2方向上与所述第1阱区域隔开间隔地设置，在所述第1方向上延伸，在内部没有第1导电类型的杂质区域；
第2导电类型的至少1个第2阱接触区域，设置于所述第2阱区域的上层部；
第2接触部，与所述至少1个第2阱接触区域电连接，与设置于所述半导体层的上方的所述第1主电极电连接；以及
第2主电极，设置于所述碳化硅基板的与所述第1主面相反的一侧的第2主面上，
在所述第1阱区域和所述第2阱区域相邻的区域中，
隔着在所述第1杂质区域的端缘部上、所述第1阱区域上、所述半导体层上、所述第2阱区域的端缘部上设置的栅极绝缘膜而设置栅电极。
2.一种碳化硅半导体装置，在碳化硅基板的厚度方向上流过主电流，其中，所述碳化硅半导体装置具备：
第1导电类型的半导体层，设置于所述碳化硅基板的第1主面上；
条状的第2导电类型的第1阱区域，设置于所述半导体层的上层部，在第1方向上延伸；
第1导电类型的第1杂质区域，设置于所述第1阱区域的上层部；
第2导电类型的至少1个第1阱接触区域，设置于所述第1阱区域的上层部，在侧面与所述第1杂质区域接合；
第1接触部，与所述第1杂质区域以及所述至少1个第1阱接触区域电连接，与设置于所述半导体层的上方的第1主电极电连接；
条状的第2导电类型的第2阱区域，在与所述第1方向正交的第2方向上与所述第1阱区域隔开间隔地设置，在所述第1方向上延伸；
第2导电类型的至少1个第2阱接触区域，设置于所述第2阱区域的上层部；
第1导电类型的第2杂质区域，设置于所述第2阱区域的上层部，与所述至少1个第2阱接触区域的侧面接合，俯视时的面积小于所述第1杂质区域；
第2接触部，与所述至少1个第2阱接触区域电连接，与设置于所述半导体层的上方的所述第1主电极电连接；以及
第2主电极，设置于所述碳化硅基板的与所述第1主面相反的一侧的第2主面上，
在所述第1阱区域和所述第2阱区域相邻的区域中，
隔着在所述第1杂质区域的端缘部上、所述第1阱区域上、所述半导体层上、所述第2阱区域的端缘部上设置的栅极绝缘膜而设置栅电极。
3.根据权利要求1或者2所述的碳化硅半导体装置，其中，
所述至少1个第2阱接触区域未设置于在所述第2阱区域上未设置所述第2接触部的部分。
4.根据权利要求1或者2所述的碳化硅半导体装置，其中，
所述第2阱区域的杂质浓度小于所述第1阱区域。
5.根据权利要求1或者2所述的碳化硅半导体装置，其中，
所述第2阱区域的所述第2方向的长度小于所述第1阱区域的所述第2方向的长度。
6.根据权利要求1或者2所述的碳化硅半导体装置，其中，
所述至少1个第1阱接触区域以及所述至少1个第2阱接触区域分别在所述第1方向上隔开间隔地形成有多个，
相邻的第2阱接触区域间隔比相邻的第1阱接触区域间隔长。
7.根据权利要求1或者2所述的碳化硅半导体装置，其中，
所述第2阱区域的剖面形状具有向所述第2主电极侧部分地突出的凸形状。
8.根据权利要求1或者2所述的碳化硅半导体装置，其中，
所述碳化硅半导体装置还具备第1导电类型的第3杂质区域，该第3杂质区域至少设置于所述第2阱区域的正下方，杂质浓度高于所述半导体层、且杂质浓度低于所述第2阱区域。
9.根据权利要求1或者2所述的碳化硅半导体装置，其中，
在所述第1阱区域和所述第2阱区域相邻、并且未设置有所述第2接触部的区域中，将所述栅电极分离为从所述半导体层上延伸到所述第1阱区域以及所述第1杂质区域的所述端缘部的第1部分以及从所述半导体层上延伸到所述第2阱区域的第2部分而形成。
10.根据权利要求1或者2所述的碳化硅半导体装置，其中，
所述第1阱区域以及所述第2阱区域的俯视时的每单位面积的形成比例被设定为不同的比例。
11.根据权利要求1或者2所述的碳化硅半导体装置，其中，
在所述第1方向上不连续地形成所述第1杂质区域。
12.根据权利要求1或者2所述的碳化硅半导体装置，其中，
所述第2接触部的针对所述至少1个第2阱接触区域的接触电阻大于所述第1接触部的针对所述至少1个第1阱接触区域的接触电阻。
13.根据权利要求1或者2所述的碳化硅半导体装置，其中，
所述至少1个第2阱接触区域的杂质浓度低于所述至少1个第1阱接触区域的杂质浓度。
14.根据权利要求1或者2所述的碳化硅半导体装置，其中，
所述至少1个第1阱接触区域的最表面的高度位置与所述至少1个第2阱接触区域的最表面的高度位置不同。
15.根据权利要求1或者2所述的碳化硅半导体装置，其中，
所述至少1个第1阱接触区域沿着所述第1方向而被设置为条状，
局部地设置所述至少1个第2阱接触区域。
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