JP4785334B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、短絡電流抑制、ゲート容量低減および短絡時の発振抑制を同時に達成可能な高耐圧半導体装置に関するものである。
【０００２】
【従来の技術】
数百Ｖを超える電圧を制御する高耐圧半導体装置の分野では、その取扱う電流も大きなことから、発熱、すなわち損失を抑えた素子特性が要求される。また、それらの電圧・電流を制御するゲートの駆動方式としては、駆動回路が小さく、そこでの損失の小さな電圧駆動素子が望ましい。
【０００３】
近年、上記のような理由で、この分野では電圧駆動が可能で、損失の少ない素子として、絶縁ゲートバイポーラトランジスタ、すなわちＩＧＢＴ（Insulated Gate Bipolar Transistor）が主流となってきている。このＩＧＢＴの構造は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのドレインの不純物濃度を低くして耐圧を保たせるとともに、ドレイン抵抗を低くするためにドレイン側をダイオードとしたものとみなすことができる構造である。
【０００４】
このようにＩＧＢＴにおいてはダイオードがバイポーラ動作をするため、本願においては、ＩＧＢＴのＭＯＳトランジスタのソースをエミッタと呼び、ドレイン側をコレクタ側と呼ぶ。
【０００５】
電圧駆動素子であるＩＧＢＴでは一般に、コレクタとエミッタ間に数百Ｖの電圧が印加され、その電圧が±数Ｖ〜数十Ｖのゲート電圧によって制御される。また、ＩＧＢＴはインバータとして用いられることが多く、ゲートがオン状態にある場合にはコレクタ・エミッタ間の電圧は低いが、大電流が流れ、ゲートがオフ状態にある場合には電流は流れないがコレクタ・エミッタ間の電圧は高くなっている。
【０００６】
通常は、上記のようなモードでＩＧＢＴの動作が行なわれるため、損失はオン状態での電流・電圧積である定常損失と、オン状態とオフ状態とが切替わる過渡時のスイッチング損失とに分けられる。オフ状態でのリーク電流・電圧積は非常に小さいため無視することができる。
【０００７】
一方、たとえば負荷が短絡した場合など異常な状態にあっても、素子の破壊を防ぐことも重要である。この場合は、コレクタ・エミッタ間に数百Ｖの電源電圧が印加されたまま、ゲートがオンし、大電流が流れることになる。
【０００８】
ＭＯＳトランジスタとダイオードとを直列に接続した構造を持つＩＧＢＴでは、ＭＯＳトランジスタの飽和電流で最大電流が制限される。このため、上記のような短絡時にも電流制限が働き、一定の時間発熱することによる素子の破壊を防ぐことができる。
【０００９】
しかし、近年のＩＧＢＴでは、さらに損失を小さくするため、トレンチゲートを採用したトレンチゲートＩＧＢＴが主流となりつつある。トレンチゲートＩＧＢＴは、ＭＯＳトランジスタ部分の微細化を行なった素子であるため、ゲート容量が大きくなっており、また短絡時に飽和電流が非常に大きくなるため、発熱が大きく短い時間で破壊してしまう傾向にある。
【００１０】
さらに、近年、たとえばProceedings of 1998 International Symposium on Power Semiconductor Devices & ICs, p.89に記載のように、ＩＧＢＴの帰還容量に起因し、短絡時にゲート電圧、ゲート電流、コレクタ・エミッタ電圧およびコレクタ電流に発振が生じ、誤動作を引起こす現象が知られている。このような帰還容量に起因した発振現象は、トレンチゲートＩＧＢＴのような、ゲート容量の大きな素子では益々深刻な問題となっている。以下、そのような観点から従来の技術および問題点について説明する。
【００１１】
図５２は、従来の高耐圧半導体装置の構成を概略的に示す断面図である。図５２を参照して、濃度が約１×１０14ｃｍ-3のｎ-シリコン基板１０１の第１主面側に、ｐ型ボディ領域１０２が形成されている。このｐ型ボディ領域１０２の濃度は約１×１０16〜１×１０18ｃｍ-3であり、第１主面からの深さは約３μｍである。このｐ型ボディ領域１０２内の第１主面には、ｎ型エミッタ領域１０３とｐ+不純物領域１０６が形成されている。
【００１２】
このｎ型エミッタ領域１０３の濃度は１×１０19ｃｍ-3以上であり、深さは約０．５μｍである。ｐ+不純物領域１０６は、ｐ型ボディ領域１０２への低抵抗コンタクトをとるために設けられ、１×１０20ｃｍ-3程度の濃度を有している。
【００１３】
このｎ型エミッタ領域１０３とｐ型ボディ領域１０２とを突き抜けてｎ-シリコン基板１０１に達するように、深さが３〜１０μｍのゲート用溝１０１ａが形成されている。このゲート用溝１０１ａのピッチは２．０μｍ〜６．０μｍが一般的である。このゲート用溝１０１ａの内表面に沿うようにたとえば３０〜２００ｎｍの厚みのシリコン酸化膜よりなるゲート絶縁膜１０４ａが形成されている。このゲート用溝１０１ａ内を埋込むように、たとえばリンが高濃度に導入された多結晶シリコンよりなるゲート電極１０５ａが形成されている。
【００１４】
第１主面上には絶縁膜１０９が形成されており、この絶縁膜１０９には、第１主面の一部を開口する孔１０９ａが設けられている。この孔１０９ａの底部にはバリアメタル層１１０が形成されている。このバリアメタル層１１０を介してエミッタ電極１１１がｐ型ボディ領域１０２およびｎ型エミッタ領域１０３に電気的に接続されている。
【００１５】
ｎ-シリコン基板１０１の第２主面側には、ｎ型バッファ領域１０７とｐ型コレクタ領域１０８とが形成されている。このｐ型コレクタ領域１０８には、たとえばアルミニウム化合物よりなるコレクタ電極１１２が電気的に接続されている。
【００１６】
上記の半導体装置では、たとえばインバータ接続時には、エミッタ電位Ｅを基準に、ゲート電極１０５ａのゲート電位Ｇはオフ状態では−１５Ｖ、オン状態では＋１５Ｖに設定されたパルス状の制御信号であり、コレクタ電極１１２のコレクタ電位はゲート電位に従って、概ね電源電圧と飽和電圧間の動作電圧範囲とされる。
【００１７】
図５３に、従来の高耐圧半導体装置のセル領域終端部を示す概略断面図を示す。図５３を参照して、複数個配列されたセル領域の終端部の第１主面には、ｐ型不純物領域１２１が、たとえば１×１０16〜１×１０18ｃｍ-3の濃度で形成されている。このｐ型不純物領域１２１はｐ型ボディ領域１０２より第１主面から深く形成されており、かつチップ最外周部とセル領域間の電位差による電界を緩和する構造を有している。
【００１８】
図５２の構成を改良したものとして、ＵＳＰ６，０４０，５９９や特開平９−３３１０６３号公報に開示された半導体装置がある。以下、これらの半導体装置について説明する。
【００１９】
図５４は、ＵＳＰ６，０４０，５９９に開示された半導体装置の構成を概略的に示す断面図である。図５４を参照して、この半導体装置の構成は、図５２の構成と比較して、高濃度ｎ型不純物領域１１４が追加されている点において実質的に異なる。この高濃度ｎ型不純物領域１１４は、ｎ-シリコン基板１０１内のｐ型ボディ領域１０２と接する部分に設けられる。
【００２０】
なお、これ以外の構成については、上述した図５２に示す構成と実質的に同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００２１】
図５４に示す構造では、高濃度ｎ型不純物領域１１４の存在によって、キャリアに対するバリアができる。このため、ｐ型ボディ領域１０２の面積を縮小することなくｎ-シリコン基板１０１のエミッタ側キャリア濃度を増加することができる。これにより、オン抵抗およびオン電圧を低減することができる。
【００２２】
図５５は、特開平９−３３１０６３号公報に開示された半導体装置の構成を概略的に示す断面図である。図５５を参照して、この半導体装置の構成は、図５２に示す構成と比較して、いわゆるエミッタトレンチが設けられた点において異なる。このエミッタトレンチは、基板の第１主面に設けられたエミッタ用溝１０１ｂと、このエミッタ用溝１０１ｂの内表面に沿って形成されるエミッタ用絶縁膜１０４ｂと、エミッタ用溝１０１ｂ内を埋込むエミッタ電極１０５ｂとから構成されている。このエミッタ電極１０５ｂは、絶縁層１０９Ａ、１０９Ｂに設けられた孔１０９ｂを介してエミッタ電極１１１と電気的に接続されている。このようなエミッタトレンチが、たとえば２つのゲート用溝１０１ａに挟まれる領域に設けられている。
【００２３】
なお、これ以外の構成については、上述した図５２に示す構成と実質的に同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００２４】
上記公報は、図５５の構成においてゲート用溝１０１ａとエミッタ用溝１０１ｂとの距離ｄｘを０．２μｍ、ゲート用溝１０１ａのピッチＰｉを５．３μｍとすると、エミッタ側のキャリア濃度が増加し、ＩＧＢＴのオン抵抗（すなわち、一定電流下でのＩＧＢＴのコレクタ−エミッタ間電圧；飽和電圧）を小さくでき、定常損失を抑制できるとしている。
【００２５】
しかしながら、ＵＳＰ６，０４０，５９９に開示された構成（図５４）では、高濃度ｎ型不純物領域１１４の存在によって、ゲート１０５ａからの空乏層が伸びにくくなる。これにより、ドレイン側のゲート容量が大きくなり、短絡時に発振が生じるという問題があった。
【００２６】
またＵＳＰ６，０４０，５９９に開示された構成では、ゲート用溝１０１ａを通常のピッチで設計した場合、飽和電流が非常に大きくなり、短絡耐量自体が低くなるという問題もあった。
【００２７】
さらにＵＳＰ６，０４０，５９９に開示された構成では、ゲート容量が大きいため、スイッチング時間遅れが生じ、かつ大容量ゲート駆動回路が必要になるという問題もあった。
【００２８】
また特開平９−３３１０６３号公報に開示された構成（図５５）では、（２×ｄｘ）／Ｐｉを小さくすることにより、飽和電圧が小さくされている。しかし飽和電圧を小さくするうえにおいて、エミッタ用溝１０１ｂ内を埋込む導電層１０５ｂがエミッタ電位である必然性はなく、かつ発振を制御するための考慮もなされていない。このため、エミッタ用溝１０１ｂ内を埋込む導電層１０５ｂの電位がゲート電位や浮遊電位になった場合や、導電層１０５ｂがエミッタ電位になっても他の条件が変動した場合には短絡時の発振が生じるという問題があった。以下、そのことについて詳細に説明する。
【００２９】
特開平９−３３１０６３号公報に開示された発明の効果を出すためには、（２×ｄｘ）／Ｐｉが小さなことが必須である。ここで、（２×ｄｘ）／Ｐｉは、セル中のエミッタ電位Ｅに接続されたｐ型ボディ領域１０２の割合である。
【００３０】
また、特開平９−３３１０６３号公報に係る発明と類似の発明を開示する特開平７−５０４０５号公報には、トレンチの深さとｐ型ボディ領域の深さとの差をｄｙとして、（Ｐｉ＋ｄｙ）／（２×ｄｘ）が５以上であることが要件として挙げられている。ここでｄｘは、ＭＯＳトランジスタのチャネル１個分に相当するエミッタ電位Ｅに接続されたｐ型ボディ領域の幅である。
【００３１】
すなわち、特開平９−３３１０６３号公報に係る発明において、飽和電圧を小さくする要件は、ｄｙにかかわらず、Ｐｉ／ｄｘが大きいことであり、エミッタ用溝１０１ｂを埋込む導電層１０５ｂがエミッタ電位となることではない。
【００３２】
図５６は、ＩＧＢＴの等価回路を示す図である。図５６を参照して、特開平７−５０４０５号公報や特開平９−３３１０６３号公報に係る発明では、Ｐｉ／ｄｘを大きくするため、微細加工限界で制限されるｄｘを基準にすると、Ｐｉを大きくすることになる。このため、単位面積当たりに形成されるＭＯＳトランジスタ構造部分が少なくなる。よって、ＭＯＳトランジスタＴｒ部分での電圧降下Ｖｍｏｓは、エミッタトレンチがない図５２の構造よりも大きくなる。
【００３３】
一方、特開平７−５０４０５号公報や特開平９−３３１０６３号公報に係る発明では、特開平７−５０４０５号公報に示されているようにｎ型基板１０１のエミッタ側に近い領域でのキャリア濃度が上昇するため、ダイオードＤｉ部分の電圧降下Ｖｄｉは、エミッタトレンチがない図５２の構造よりも小さくなる。
【００３４】
ＩＧＢＴとしての飽和電圧は、ＶｍｏｓとＶｄｉとの和で表わされるため、実際は特開平７−５０４０５号公報に述べられている、（Ｐｉ＋ｄｙ）／（２×ｄｘ）が５以上という条件は根拠がないことになる。
【００３５】
このことは、Proceedings of 1995 International Symposium on Semiconductor Devices & ICs, pp.486-491においても、ＭＯＳトランジスタ部分のパラメータを一定とした場合について、Ｐｉ／ｄｘをあまり大きくすると、ＭＯＳトランジスタ部分での電圧降下が大きくなるために飽和電圧が上昇することが述べられている。
【００３６】
Ｐｉ／ｄｘの最適範囲は、Proceedings of 1998 International Symposium on Semiconductor Devices & ICs, pp.43-46にコレクタ注入効率を一定として示されたように、ゲート絶縁膜厚やチャネル長などのＭＯＳトランジスタ部のパラメータ、基板厚みや基板内のライフタイムなどのダイオード部のパラメータ、トレンチ深さや電流密度などにより変わってくる。
【００３７】
【発明が解決しようとする課題】
しかし、現存する一般的なＩＧＢＴのパラメータを用い、ｄｘも現実的な値である１．５〜２．５μｍに設定したとき、５０００Ｖ級の高耐圧ＩＧＢＴでは、最適なＰｉ／ｄｘは概ね５〜８となる。また、１０００Ｖ級では、ＮＰＴ（Non Punch Through）型ＩＧＢＴのように、コレクタ注入効率が低い場合には、ｄｘを２μｍ、電流密度を１００Ａ／ｃｍ2とすると、Ｐｉ／ｄｘが８程度では飽和電圧を小さくする効果が出るが、Ｐｉ／ｄｘが３程度では飽和電圧は逆に増加してしまう。
【００３８】
このように、特開平９−３３１０６３号公報に係る発明において、エミッタ用溝１０１ｂ内を埋込む導電層１０５ｂがエミッタ電位であることの必然性は、単にエミッタ用溝１０１ｂの側壁にチャネルを形成しないことである。しかし、上記公報に開示された図５５に示す構成では、エミッタ用溝１０１ｂの側壁にｎ+エミッタ領域１０３は設けられていないため、その側壁にチャネルが形成されない。ゆえに、エミッタ用溝１０１ｂ内を埋込む導電層１０５ｂはエミッタ電位でなく、たとえば浮遊電位やゲート電位であったとしても、飽和電圧低減の効果が得られるため、飽和電圧を低減するための必然性としてエミッタ用溝１０１ｂ内を埋込む導電層１０５ｂがエミッタ電位であることは求められない。
【００３９】
したがって、エミッタ用溝１０１ｂ内を埋込む導電層１０５ｂの電位がゲート電位や浮遊電位になった場合や、エミッタ電位であったとしても他の条件が変動した場合には短絡時に発振が生じてしまう。
【００４０】
ここで、ＩＧＢＴの発振について簡単に説明する。
図５７は、ＩＧＢＴの等価回路を示す図である。図５７を参照して、短絡状態で、ＭＯＳトランジスタＴｒのゲートがオンし、ゲート電圧がＶｇになった場合、ＭＯＳトランジスタＴｒがオフ状態からオン状態に変わるため、ドレイン側の電位Ｖｄは急激に低下し、ｄＶｄの変化をする。一方、ソース側電位Ｖｓは、主電流ｉがｄｉ／ｄｔだけ変化するため、エミッタの抵抗をＲｅとすると、Ｒｅ・ｄｉ／ｄｔだけ上昇する。
【００４１】
したがって、ドレイン側容量をＣｄ、ソース側容量をＣｓとすると、ゲートにドレイン側から流入する電流ｉｇｄは以下のようになる。
【００４２】
ｉｇｄ＝Ｃｄ・ｄＶｄ／ｄｔ （ｄＶｄ／ｄｔ＜０）
またゲートにソース側から流入する電流ｉｇｓは以下のようになる。
【００４３】
ｉｇｓ＝Ｃｓ・Ｒｅ・ｄｉ／ｄｔ （ｄｉ／ｄｔ＞０）
したがって、ゲートに流れ込む電流ｉｇの合計は、ｉｇｄ＋ｉｇｓとなり、ゲート抵抗をＲｇとすると、ゲート電圧は、ｄＶｇ＝Ｒｇ・ｉｇだけ変化し、Ｖｇ′になる。ここで、Ｖｇ′は以下のように表わされる。
【００４４】
Ｖｇ′＝Ｖｇ＋Ｒｇ・ｉｇ＝Ｖｇ＋Ｒｇ・（Ｃｄ・ｄＶｄ／ｄｔ＋Ｃｓ・Ｒｅ・ｄｉ／ｄｔ）
実際は、寄生インダクタンスにより、ｄＶｄ／ｄｔとｄｉ／ｄｔとに時間差が生じるため、オン時にゲート電圧にサージが生じるなどの現象が起こるが、ここでは定性的な説明を行なうためにそのことは省略する。
【００４５】
また、Ｃｄ、ＣｓがＶｄ、Ｖｇによって変化するが、このことも本説明の定性的な部分では省略する。
【００４６】
また、これにより、主電流は短絡状態でＭＯＳトランジスタを飽和状態であるとすれば、電流変化ｄｉ＝ｉ′−ｉは、以下のようになる。
【００４７】
ｄｉ＝ｇｍ（Ｖｇ′−Ｖｔｈ）k−ｇｍ（Ｖｇ−Ｖｔｈ）k
ここで、ｋは１〜２の値である。ｇｍはトランスコンダクタンスである。
【００４８】
また、この電流の変化によって、再びドレイン側の電位Ｖｄ′が変化する。この繰返しの帰還のかかりかたによって、ＩＧＢＴの短絡時の振る舞いが変わってくる。
【００４９】
ＯＦＦ状態から短絡（ＯＮ状態）に変化するとき、Ｃｓ・Ｒｅ・ｄｉ／ｄｔ＋Ｃｄ・ｄＶｄ／ｄｔ＞０の場合、Ｖｇ′をＶｇからｄｔ時間後のゲート電圧とすると、Ｖｇ′は以下のようになる。
【００５０】
Ｖｇ′＝Ｖｇ＋Ｒｇ・ｉｇ＝Ｖｇ＋Ｒｇ・（Ｃｄ・ｄＶｄ／ｄｔ＋Ｃｓ・Ｒｅ・ｄｉ／ｄｔ）
上式で、（Ｃｄ・ｄＶｄ／ｄｔ＋Ｃｓ・Ｒｅ・ｄｉ／ｄｔ）＞０であるため、Ｖｇ′＞Ｖｇとなる。
【００５１】
すなわち、ゲート電圧はさらに上昇する。ｄｔ時間後の主電流ｉ′は以下のように表わされる。
【００５２】
ｉ′＝ｇｍ（Ｖｇ′−Ｖｔｈ）k
このため、ゲート電圧の上昇に伴い、主電流もさらに増加する。このようにして正帰還がかかる。
【００５３】
また、ゲート電圧の上昇に伴い、ドレイン・ソース間の電圧Ｖｄはさらに下降するが、その変化ｄＶｄ′はｄＶｄよりも小さい。このようにｄＶｄ／ｄｔは時間とともに小さくなるため、Ｖｇの変化も時間とともに小さくなる。さらに、ｄｉ／ｄｔも時間とともに小さくなるため、最終的には収束し発振はしない。
【００５４】
しかし、Ｃｓ・Ｒｅ・ｄｉ／ｄｔ＋Ｃｄ・ｄＶｄ／ｄｔが非常に大きなときは、正帰還が大きすぎ、瞬時に主電流が非常に大きくなり、発熱によって破壊することもある。
【００５５】
Ｃｓ・Ｒｅ・ｄｉ／ｄｔ＋Ｃｄ・ｄＶｄ／ｄｔ＜０の場合は、負帰還がかかる。
【００５６】
すなわち、ゲートがオンすることによるドレイン近傍の電位Ｖｄ低下の効果が大きく、ゲートへ電流が流れ込む。
【００５７】
Ｖｇ′＝Ｖｇ＋Ｒｇ・ｉｇ＝Ｖｇ＋Ｒｇ・（Ｃｄ・ｄＶｄ／ｄｔ＋Ｃｓ・Ｒｅ・ｄｉ／ｄｔ）
上式で、（Ｃｄ・ｄＶｄ／ｄｔ＋Ｃｓ・Ｒｅ・ｄｉ／ｄｔ）＜０であるため、Ｖｇ′＜Ｖｇとなる。
【００５８】
すなわち、ｄｔ時間後のゲート電圧は低下する。
ｉ′＝ｇｍ（Ｖｇ′−Ｖｔｈ）k
であるため、今度はゲート電圧の低下に伴い、主電流が減少する。この状態で、主電流ｉ′は低下する。
【００５９】
Ｖｇ′＜Ｖｔｈである場合、一度ＯＮしたチャネルがＯＦＦ状態となるため、ｉ′は著しく減少し、Ｖｄ′は著しく増加する。すると、この場合、今度は逆に、ＯＮ状態からＯＦＦ状態への変化であり、ｄＶｄ′／ｄｔ＞０、ｄｉ′／ｄｔ＜０となるため、ＩＧＢＴのＭＯＳトランジスタ部がオフに近い状態で、Ｃｓ・Ｒｅ・ｄｉ′／ｄｔ＋Ｃｄ・ｄＶｄ′／ｄｔ＞０となり、今度は再び、以下のようになる。
【００６０】
Ｖｇ"＝Ｖｇ′＋Ｒｇ・ｉｇ′＝Ｖｇ′＋Ｒｇ・（Ｃｄ・ｄＶｄ′／ｄｔ＋Ｃｓ・Ｒｅ・ｄｉ′／ｄｔ）
そして、Ｒｅ・ｄｉ′／ｄｔ＋Ｃｄ・ｄＶｄ′／ｄｔ＞０であるから、Ｖｇ"＞Ｖｇ′となり、ゲート電位は非常に高くなる。
【００６１】
この繰返しによって、発振が起こるが、ｎ番目の発振で生じたｄＶｄ（ｎ）とｎ＋１番目の発振で生じたｄＶｄ（ｎ＋１）の関係がｄＶｄ（ｎ）＞ｄＶｄ（ｎ＋１）の場合、発振は収束する。ｄＶｄ（ｎ）＜ｄＶｄ（ｎ＋１）の場合には発振は大きくなるが、ｄＶｄは十分にＯＮしている状態から十分にＯＦＦしている状態が最大となるため、発振振幅には上限があり、その状態で発振が継続する。
【００６２】
なお、本願において帰還係数として挙げた係数は、ＯＦＦ状態からＯＮ状態になる場合のｄＶｄと次にＯＮ状態からＯＦＦ状態になる場合のｄＶｄ変化の比ｄＶｄ（ＯＦＦ→ＯＮ）／ｄＶｄ（ＯＮ→ＯＦＦ）であり、例として、−１以上（最終的には−１に収束する）、−０．９程度（発振は徐々に収束する）、−０．１程度（発振は急激に収束する）を挙げている。
【００６３】
ここで、ｄＶｄ（ＯＦＦ→ＯＮ）／ｄＶｄ（ＯＮ→ＯＦＦ）とｄＶｄ（ＯＮ→ＯＦＦ）／ｄＶｄ（ＯＦＦ→ＯＮ）は同様と仮定している（実際はそうなっている）。
【００６４】
また、特開平９−３３１０６３号公報の構成（図５５）では、ゲート用溝１０ａのピッチＰｉに対し、相当の幅のエミッタトレンチを必要とするか、もしくは浮遊電位のｐ型ボディ領域１０２をゲート用溝１０１ａのピッチＰｉに対し相当分とらなくてはならない。
【００６５】
幅の広いエミッタトレンチを形成した場合、その中に充填する導電体は非常に厚く堆積し、エッチバックする必要があり、生産性が悪くなる問題があった。
【００６６】
またｄｘを非常に小さくすれば、生産性の問題は解決されるが、ＭＯＳトランジスタの密度が大きくなるため、ゲート容量の増加によってスイッチング時間遅れが生じたり、大容量ゲート駆動回路が必要になるなどの問題が生じる。
【００６７】
また、ＭＯＳトランジスタ密度の増加により、飽和電流の増加による短絡耐量の低下も問題となる。
【００６８】
また広い浮遊電位のｐ型ボディ領域を確保する手法では、たとえばＵＳＰ４，９９４，８７１に示されたように、エミッタ電位のｐ型ボディ領域の面積の不足により、ラッチアップが生じる可能性もある。
【００６９】
【課題を解決するための手段】
本発明の目的は、オン抵抗や飽和電圧を小さくし、かつ飽和電流を小さくし、さらに発振を抑制することのできる半導体装置を提供することである。
【００７０】
本発明の一の局面に従う半導体装置は、絶縁ゲート型電界効果トランジスタ部と安定化プレートとを備えている。絶縁ゲート型電界効果トランジスタ部は、チャネル形成領域を挟んで互いに対向するソース領域およびドレイン領域と、チャネル形成領域にゲート絶縁膜を挟んで対向するゲート電極とを有している。安定化プレートは導電体または半導体からなり、ドレイン領域にプレート用絶縁膜を挟んで対向し、かつドレイン領域との間で容量を形成する。安定化プレートとドレイン領域との間で形成される安定化プレート容量は、ゲート電極とドレイン領域との間で形成されるゲート−ドレイン容量よりも大きい。
【００７１】
本発明の一の局面に従う半導体装置によれば、安定化プレート容量がゲート−ドレイン容量よりも大きいため、短絡時の発振を抑制することが可能となる。
【００７２】
また、安定化プレートを設けたことにより、飽和電圧を抑制しつつＭＯＳトランジスタ密度を低減することができる。このため、ゲート容量の増加によるスイッチング時間遅れを防止でき、かつ大容量ゲート駆動回路を不要にすることができる。
【００７３】
また、絶縁ゲート型電界効果トランジスタ密度を低減できるため、飽和電流を小さくでき、短絡耐量を向上させることができる。
【００７４】
また、安定化プレートを幅広の溝内に埋込む構成にする必要もない。このため、上記構成を形成する際のゲート電極材料のエッチバックに関する生産性の悪化を回避することもできる。
【００７５】
上記一の局面において好ましくは、安定化プレートは、ソース領域に電気的に接続されている。
【００７６】
これにより、効果的に発振を防止することができる。
上記一の局面において好ましくは、安定化プレートは、ソース電位との間で容量を構成する。
【００７７】
これにより、発振を防止しつつ構成の自由度を高めることができる。
上記一の局面において好ましくは、安定化プレートがドレイン領域と対向する部分におけるプレート用絶縁膜の膜厚は、ゲート電極がドレイン領域と対向する部分におけるゲート絶縁膜の膜厚よりも薄い。
【００７８】
これにより、プレート用絶縁膜の膜厚をゲート絶縁膜の膜厚より厚くするだけで、簡単な構成により発振を防止することができる。
【００７９】
上記一の局面において好ましくは、安定化プレートがドレイン領域と対向する部分におけるプレート用絶縁膜の誘電率は、ゲート電極がドレイン領域と対向する部分におけるゲート絶縁膜の誘電率よりも大きい。
【００８０】
これにより、プレート用絶縁膜の誘電率をゲート絶縁膜の誘電率よりも大きくするだけで、簡単な構成で発振を防止することができる。
【００８１】
上記一の局面において好ましくは、安定化プレートがドレイン領域と対向する面積は、ゲート電極がドレイン領域と対向する面積よりも大きい。
【００８２】
これにより、簡単な構成で発振を抑制することができる。
上記一の局面において好ましくは、安定化プレートに対向する部分におけるドレイン領域の不純物濃度は、ゲート電極に対向する部分におけるドレイン領域の不純物濃度よりも高い。
【００８３】
これにより、不純物濃度を制御するだけの簡単な構成で発振を抑制することができる。
【００８４】
上記一の局面において好ましくは、絶縁ゲート型電界効果トランジスタは複数個並んで配置されており、２つの絶縁ゲート型電界効果トランジスタに挟まれる領域には２以上の安定化プレートが配置されている。
【００８５】
これにより、発振を防止しつつ、絶縁ゲート型電界効果トランジスタ密度を低減することができる。
【００８６】
上記一の局面において好ましくは、ドレイン領域のうち２以上の安定化プレートに挟まれる領域の不純物濃度が、ドレイン領域の他の領域の不純物濃度よりも高い。
【００８７】
この不純物濃度の高い領域により、空乏層が広がりにくくなるため、安定化プレートの容量を大きく保つことができる。
【００８８】
上記一の局面において好ましくは、チャネル形成領域はソース領域およびドレイン領域とは逆導電型のボディ領域内にあり、ボディ領域が安定化プレートに対向する長さに対するドレイン領域が安定化プレートに対向する長さの比は、ボディ領域がゲート電極に対向する長さに対するドレイン領域のゲート電極に対向する長さの比よりも大きい。
【００８９】
これにより、安定化プレートの容量をゲート−ドレイン容量よりも大きくすることができる。
【００９０】
上記一の局面において好ましくは、互いに対向する第１主面および第２主面を有し、かつ第１主面に形成されたゲート用溝を有する半導体基板がさらに備えられており、ゲート電極はゲート用溝内を埋め込んでいる。
【００９１】
これにより、チャネル形成領域が基板表面に垂直に形成される構成についても、発振を防止することができる。
【００９２】
上記一の局面において好ましくは、ゲート電極は互いに対向する両側面を有しており、両側面の各々においてチャネル形成領域と対向する。
【００９３】
これにより、ゲート電極の両側面でチャネルを形成することが可能となる。
上記一の局面において好ましくは、ソース側電極とドレイン側電極とはともに半導体基板の第１主面に形成されている。
【００９４】
これにより、チャネル形成領域が基板表面に平行に形成される構成についても発振を抑制することができる。
【００９５】
上記一の局面において好ましくは、ソース側電極は半導体基板の第１主面に形成されており、ドレイン側電極は第２主面側に形成されている。
【００９６】
これにより、チャネル形成領域が基板表面に垂直に形成される構成についても、発振を抑制することができる。
【００９７】
上記一の局面において好ましくは、ゲート用溝は、ドレイン領域にまで達している。
【００９８】
これにより、ゲート電極とドレイン領域との間で容量を構成することができる。
【００９９】
上記一の局面において好ましくは、絶縁ゲート型電界効果トランジスタ部を含むセルが複数個並べて配列されており、配列された複数のセルの終端部に安定化プレートが配置されている。
【０１００】
これにより、セル内の絶縁ゲート型電界効果トランジスタ部のドレインで発生した電位変化がセル外に及ぶことを抑制し、耐量を向上させることができる。
【０１０１】
上記一の局面において好ましくは、配列された複数のセルの終端部に安定化プレートが複数個配置されている。
【０１０２】
これにより、発振抑制効果をさらに向上させることができる。
本発明の他の局面に従う半導体装置は、半導体基板と、第１および第２の絶縁ゲート型電界効果トランジスタ部と、第１および第２の安定化プレートとを備えている。半導体基板は、互いに対向する第１主面および第２主面を有している。第１および第２の絶縁ゲート型電界効果トランジスタの各々は、チャネル形成領域を挟んで互いに対向するソース領域およびドレイン領域と、チャネル形成領域にゲート絶縁膜を挟んで対向するゲート電極とを有している。第１の安定化プレートは、第１の絶縁ゲート型電界効果トランジスタ部のドレイン領域に第１のプレート用絶縁膜を挟んで対向し、かつ第１の絶縁ゲート型電界効果トランジスタ部のドレイン領域との間で容量を形成し、かつ導電体または半導体からなっている。第２の安定化プレートは、第２の絶縁ゲート型電界効果トランジスタ部のドレイン領域に第２のプレート用絶縁膜を挟んで対向し、かつ第２の絶縁ゲート型電界効果トランジスタ部のドレイン領域との間で容量を形成し、かつ導電体または半導体からなっている。第１の絶縁ゲート型電界効果トランジスタ部は第１主面に形成され、第２の絶縁ゲート型電界効果トランジスタ部は第２主面に形成され、かつ第１および第２の絶縁ゲート型電界効果トランジスタ部の間で電流が流される。
【０１０３】
本発明の他の局面に従う半導体装置によれば、２つの絶縁ゲート型電界効果トランジスタ部の各々が基板の両面に対向して配置された発振の起こりやすい構成においても、安定化プレート容量をゲート−ドレイン容量よりも大きくすることにより、短絡時の発振を抑制することが可能となる。
【０１０４】
また、安定化プレートを設けたことにより、飽和電圧を抑制しつつ絶縁ゲート型電界効果トランジスタ密度を低減することができる。このため、ゲート容量の増加によるスイッチング時間遅れを防止でき、かつ大容量ゲート駆動回路を不要とすることができる。
【０１０５】
また、絶縁ゲート型電界効果トランジスタ密度を低減できるため、飽和電流を小さくでき、短絡耐量を向上させることができる。
【０１０６】
また、安定化プレートを幅広の溝内に埋込む構成にする必要もない。このため、上記構成を形成する際のエッチバックに関する生産性の悪化も回避することができる。
【０１０７】
上記他の局面において好ましくは、第１の安定化プレートと第１の絶縁ゲート型電界効果トランジスタ部のドレイン領域との間で形成される第１の安定化プレート容量は、第１の絶縁ゲート型電界効果トランジスタ部のゲート電極とドレイン領域との間で形成される第１のゲート−ドレイン容量よりも大きい。第２の安定化プレートと第２の絶縁ゲート型電界効果トランジスタ部のドレイン領域との間で形成される第２の安定化プレート容量は、第２の絶縁ゲート型電界効果トランジスタ部のゲート電極とドレイン領域との間で形成される第２のゲート−ドレイン容量よりも大きい。
【０１０８】
これにより、発振を抑制することが可能となる。
上記他の局面において好ましくは、第１の絶縁ゲート型電界効果トランジスタが複数個並んで配置されており、２つの第１の絶縁ゲート型電界効果トランジスタに挟まれる領域には、２以上の第１の安定化プレートが配置されている。第２の絶縁ゲート型電界効果トランジスタが複数個並んで配置されており、２つの第２の絶縁ゲート型電界効果トランジスタに挟まれる領域には、２以上の第２の安定化プレートが配置されている。ドレイン領域のうち2以上の第１の安定化プレートに挟まれる領域の不純物濃度および2以上の第２の安定化プレートに挟まれる領域の不純物濃度が、ドレイン領域の他の領域の不純物濃度よりも高い。
【０１０９】
この不純物濃度の高い領域により、空乏層が広がりにくくなるため、安定化プレートの容量を大きく保つことができる。
【０１１０】
上記他の局面において好ましくは、半導体基板は、第１主面に形成された第１のゲート用溝と、第２主面に形成された第２のゲート用溝とを有している。第１の絶縁ゲート型電界効果トランジスタ部のゲート電極は、第１のゲート用溝内を埋め込んでいる。第２の絶縁ゲート型電界効果トランジスタ部のゲート電極は、第２のゲート用溝内を埋め込んでいる。
【０１１１】
これにより、チャネル形成領域が基板表面に垂直に形成される構成についても、発振を抑制することができる。
【０１１２】
上記他の局面において好ましくは、第１の絶縁ゲート型電界効果トランジスタ部のゲート電極は、互いに対向する両側面を有しており、両側面の各々において第１の絶縁ゲート型電界効果トランジスタ部のチャネル形成領域と対向している。第２の絶縁ゲート型電界効果トランジスタ部のゲート電極は、互いに対向する両側面を有しており、両側面の各々において第２の絶縁ゲート型電界効果トランジスタ部のチャネル形成領域と対向している。
【０１１３】
これにより、ゲート電極の両側面でチャネルを形成することができる。
上記他の局面において好ましくは、第１および第２の絶縁ゲート型電界効果トランジスタ部を含むセルが複数個並べて配列されており、配列された複数のセルの終端部に第１および第２の安定化プレートが配置されている。
【０１１４】
これにより、セル内の絶縁ゲート型電界効果トランジスタ部のドレインで発生した電位変化がセル外に及ぶことを抑制でき、耐量を向上させることができる。
【０１１５】
上記他の局面において好ましくは、配列された複数のセルの終端部に第１および第２の安定化プレートの各々が複数個配置されている。
【０１１６】
これにより、発振抑制効果がさらに向上する。
本発明のさらに他の局面に従う半導体装置は、絶縁ゲート型電界効果トランジスタ部と、安定化プレートとを備えている。絶縁ゲート型電界効果トランジスタ部は、チャネル形成領域を挟んで互いに対向するソース領域およびドレイン領域と、チャネル形成領域にゲート絶縁膜を挟んで対向するゲート電極とを有している。安定化プレートは、ドレイン領域にプレート用絶縁膜を挟んで対向し、かつドレイン領域との間で容量を形成し、かつ導電体または半導体からなっている。絶縁ゲート型電界効果トランジスタ部を含むセルが複数個並べて配列されており、配列された複数のセルの終端部に安定化プレートが配置されている。
【０１１７】
本発明のさらに他の局面に従う半導体装置によれば、セル内の絶縁ゲート型電界効果トランジスタ部のドレインで発生した電位変化がセル外に及ぶことを抑制でき、耐量を向上させることができる。
【０１１８】
上記さらに他の局面において好ましくは、配列された複数のセルの終端部に安定化プレートが複数個配置されている。
【０１１９】
これにより、発振抑制効果がさらに大きくなる。
【０１２０】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【０１２１】
（実施の形態１）
図１および図２は、本発明の実施の形態１における半導体装置の構成を示す回路図および概略断面図である。
【０１２２】
主に図２を参照して、本実施の形態の半導体装置は、たとえば１００〜２００μｍの厚みを有する半導体基板に形成されたトレンチゲート型ＩＧＢＴである。ｎ-シリコン基板１は、たとえば約１×１０14ｃｍ-3の濃度を有している。このｎ-シリコン基板１の第１主面側に、たとえば濃度が約１×１０16〜１×１０18ｃｍ-3で第１主面からの深さが約３μｍのｐ型半導体よりなるｐ型ボディ領域２が形成されている。ｐ型ボディ領域２内の第１主面には、たとえば濃度が１×１０19ｃｍ-3以上で、第１主面からの深さが約０．５μｍのｎ型半導体よりなるｎ型エミッタ領域３が形成されている。このｎ型エミッタ領域３と隣り合うように第１主面には、ｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域６が、たとえば１×１０20ｃｍ-3程度の濃度で形成されている。
【０１２３】
第１主面には、ｎ型エミッタ領域３とｐ型ボディ領域２とを突き抜けてｎ-シリコン基板１に達するゲート用溝１ａが形成されている。このゲート用溝１ａは、第１主面からたとえば３〜１０μｍの深さを有しており、ゲート用溝１０１ａのピッチはたとえば２．０μｍ〜６．０μｍである。このゲート用溝１ａの内表面には、たとえば３０〜２００ｎｍの厚みのシリコン酸化膜よりなるゲート絶縁膜４ａが形成されている。ゲート用溝１ａ内を埋め込むように、たとえばリンが高濃度に導入された多結晶シリコンよりなるゲート電極５ａが形成されている。ゲート電極５ａは、ゲート電位Ｇを与える制御電極に電気的に接続されている。
【０１２４】
このようにゲート用溝１ａとゲート絶縁膜４ａとゲート電極５ａとからゲートトレンチが構成されている。またｎ-シリコン基板１とｎ型エミッタ領域３とゲートトレンチとから、ｎ-シリコン基板１をドレインとし、ｎ型エミッタ領域３をソースとする絶縁ゲート型電界効果トランジスタ部（ここでは、ＭＯＳトランジスタ部）が構成されている。
【０１２５】
第１主面にはＭＯＳトランジスタ部が複数個配置されており、２つのＭＯＳトランジスタ部の間に、エミッタトレンチが形成されている。このエミッタトレンチは、エミッタ用溝１ｂと、エミッタ用絶縁膜４ｂと、エミッタ用導電層５ｂとを有している。エミッタ用溝１ｂは、ｐ型ボディ領域２を突き抜けてｎ-シリコン基板１に達するように形成されており、第１主面からたとえば３〜１０μｍの深さを有している。このエミッタ用溝１ｂの内表面に沿うように、たとえば３０〜２００ｎｍの厚みのシリコン酸化膜よりなるエミッタ用絶縁膜４ｂが形成されている。エミッタ用溝１ｂ内を埋め込むように、たとえばリンが高濃度に導入された多結晶シリコンよりなり、安定化プレートとなるエミッタ用導電層５ｂが形成されている。
【０１２６】
第１主面上には層間絶縁膜９が形成されており、この層間絶縁膜９には第１主面に達する孔９ａが設けられている。この孔９ａの底部にはバリアメタル層１０が形成されている。このバリアメタル層１０を介して安定化プレート５ｂ、ｐ+不純物拡散領域６およびｎ型エミッタ領域３には、エミッタ電位Ｅを与えるエミッタ電極１１が電気的に接続されている。
【０１２７】
またｎ-シリコン基板１の第２主面側にはｎ型バッファ領域７と、ｐ型コレクタ領域８とが順に形成されている。このｐ型コレクタ領域８には、コレクタ電位Ｃを与えるコレクタ電極１２が電気的に接続されている。このコレクタ電極１２の材質は、たとえばアルミニウム化合物である。
【０１２８】
主に図１を参照して、図２に示すＩＧＢＴの構成は、ＭＯＳトランジスタＴｒとダイオードＤｉとから構成されている。またゲート電極５ａとｎ-シリコン基板１との間にはドレイン側容量Ｃｄが構成されており、ゲート電極５ａとｎ型エミッタ領域３との間にはソース側容量Ｃｓが構成されている。また安定化プレート５ｂとｎ-シリコン基板１との間には安定化プレート容量Ｃｆが構成されている。そして本実施の形態においては、この安定化プレート容量Ｃｆがドレイン側容量Ｃｄより大きくなるように構成されている。
【０１２９】
本実施の形態の半導体装置においては、たとえばインバータ接続時には、エミッタ電位を基準に、制御電極のゲート電位Ｇはオフ状態では−１５Ｖに、オン状態では＋１５Ｖに設定されたパルス状の制御信号であり、コレクタ電極１２のコレクタ電位Ｃはゲート電位Ｇに従って概ね電源電圧と飽和電圧との間の電圧とされる。
【０１３０】
なお、ゲート用溝１ａとエミッタ用溝１ｂとの距離をｄｘ、ゲート用溝１ａのピッチをＰｉとした場合に、Ｐｉ／ｄｘの制限はない。
【０１３１】
本願発明者らは、従来例と本実施の形態との各半導体装置における短絡時の波形について調べた。
【０１３２】
従来例としては、図５４に示すＵＳＰ６，０４０，５９９に記載の半導体装置を用いた。また測定にあたっては、電源電圧を４００Ｖとし、ゲートには−１５Ｖ〜＋１４Ｖの範囲でオンパルス幅が１０μｓｅｃのシングルパルス信号を与えた。その結果を図３Ａ〜図３Ｄおよび図４に示す。
【０１３３】
なお、図３Ａ〜図３Ｄでは、Ｉｇ、Ｖｇ、ＶｃｅまたはＩｃを縦軸にとり、時間を横軸にとっている。また図４では、図３Ａ〜図３Ｄの一部を拡大したものであり、ＶｃｅまたはＩｃを縦軸にとり、時間を横軸にとっている。
【０１３４】
図３Ａ〜図３Ｄおよび図４を参照して、図５４に示す構成では、ゲートにオンパルスが入力された後、０．４〜０．７μｓｅｃにかけて負のゲート電流が最大−２Ａ流れる。これによって、ゲート電圧Ｖｇが０．７５μｓｅｃ後には−１０Ｖ程度まで低下し、一度オンしたチャネルが再び閉じ、そのことによって再びゲートがオンしていることがわかる。この構造では、過剰な負帰還がかかり、発振が生じ、その発振は減衰せずに継続することがわかる。
【０１３５】
また図２に示す本実施の形態の構成においては、電源電圧を８００Ｖとし、ゲートには−１５Ｖ〜＋１９Ｖの範囲でオンパルス幅が１０μｓｅｃのシングルパルス信号を与えた。そのときの短絡時の波形を図５Ａ〜図５Ｄおよび図６に示す。
【０１３６】
なお、図５Ａ〜図５ＤはＩｇ、Ｖｇ、ＶｃｅまたはＩｃを縦軸とし、時間を横軸にとっている。図６は、図５Ａ〜図５Ｄの一部を拡大して示す図であり、ＶｃｅまたはＩｃを縦軸にとり、時間を横軸にとっている。
【０１３７】
図５Ａ〜図５Ｄおよび図６を参照して、図２に示す構成では、ゲートにオンパルスが入力された後、０．４〜０．５５μｓｅｃにかけては、負のゲート電流Ｉｇが最大−１Ａ流れる。これによって、ゲート電圧Ｖｇが０．５５μｍｓｅｃ後には、一瞬ほぼ０Ｖまで低下し、発振しているが、次の発振はほぼ抑制されていることがわかる。図２の構造では、過剰な負帰還がかかり発振が一時的に生じるが、帰還の係数ｋが−１＜ｋ＜０で０．１に近い値であるため発振は急激に減衰する。このように本実施の形態の構造によると、８００Ｖ以下の電源電圧で、オン時のゲート電圧の範囲が１９Ｖ以下では発振は抑制される。
【０１３８】
本実施の形態の構成において短絡時の発振が抑制できる理由を以下に説明する。
【０１３９】
本実施の形態では、図１を参照して、短絡状態ではオフ状態から電源電圧を印加されたまま、オン状態になる。そこで、ドレイン近傍に発生する電荷Ｑｄは、安定化プレート５ｂが設けられているため、ドレイン側容量Ｃｄと安定化プレート容量Ｃｆとに分配されることになる。このため、ｄＶｄは、安定化プレート５ｂがない場合に比べ、Ｃｄ／（Ｃｄ＋Ｃｆ）の大きさとなる。よって、本実施の形態のように安定化プレート容量Ｃｆがドレイン側容量Ｃｄに比較して大きくなる場合には、ｄＶｄは小さくなり、Ｃｄが大きくなってもゲート電流Ｉｇの流入は小さくなり、Ｖｇの低下も小さくなる。したがって、帰還が小さくなり、発振が抑制されるのである。
【０１４０】
また本願発明者らは、従来例と本実施の形態との各半導体装置におけるコレクタ電流とコレクタ電圧との関係について調べた。その結果を図７に示す。
【０１４１】
図７の結果より、本実施の形態の半導体装置では、図５２や図５４に示す従来の半導体装置に比較して、コレクタ電圧を固定した時のコレクタ電流を小さくできることが分かる。
【０１４２】
以上より、本実施の形態では、安定化プレート容量Ｃｆがドレイン側容量Ｃｄよりも大きくなるように構成されているため、短絡時の発振を抑制することができる。
【０１４３】
また、安定化プレート５ｂの容量を介して、半導体基板内の電位がほぼ一定電位に固定されていることも、発振抑制に効果がある。
【０１４４】
また、発振抑制にはゲートトレンチの両側にＭＯＳトランジスタ部を形成し、ドレイン側容量Ｃを小さくすることも重要である。
【０１４５】
また、チップ内の一部に不均一が生じ、ｄＶｄ／ｄｔが局所的に生じた場合でも、安定化プレート５ｂの容量を介して電位が固定されるため、周辺への影響を抑制することができる。
【０１４６】
また、安定化プレート５ｂを設けたことにより、ＭＯＳトランジスタ密度を低減することができる。このため、ゲート容量の増加によるスイッチング時間遅れを防止でき、かつ大容量ゲート駆動回路を不要にすることができる。
【０１４７】
また、ＭＯＳトランジスタ密度を低減できるため、飽和電流を小さくでき、短絡耐量を向上させることもできる。また、安定化プレート５ｂを幅広の溝内に埋め込む構成にする必要もないため、このような幅広の構成を形成する際のエッチバックに関する生産性悪化を回避することもできる。
【０１４８】
なお、本実施の形態においては、トレンチゲート構造のＩＧＢＴについて説明したが、ＭＯＳゲート構造のサイリスタ、ＭＯＳトランジスタなどの絶縁ゲート型電界効果トランジスタ部を持つスイッチング素子に対し、適用可能であり、同様の効果が望めることはいうまでもない。
【０１４９】
また、本発明は、コレクタ構造がいかなる構造であっても同様な効果が得られる。
【０１５０】
さらに、図８に示すようにたとえば平面ゲート型ＩＧＢＴのような平面ゲート型スイッチング素子に適用しても、同様の効果があることはいうまでもない。
【０１５１】
また図８に示す平面ゲート型素子で、面積効率を上げるためにトレンチ型の安定化プレート５ｂを用いても同様の効果があることも明白である。
【０１５２】
また平面ゲート型素子では、安定化プレート５ｂの存在により、オン時に安定化プレート５ｂ近傍の電流経路で電流が流れにくくなる現象がある。これを抑制するために、ゲート５ａと安定化プレート５ｂの距離を拡げたり、安定化プレート５ｂに対向するｎ-シリコン基板１の領域のｎ型不純物濃度を高くすることも容易に推測できる。
【０１５３】
また、導電型が逆の素子に対しても同様に有効である。
さらに、本実施の形態では、安定化プレート５ｂをエミッタ電極１１に接続した例について説明したが、安定化プレート５ｂは、エミッタ電位Ｅ以外の一定電位や、負帰還を打ち消す方向の可変の電位を持つ電極でもよい。
【０１５４】
また、安定化プレート５ｂのｎ-シリコン基板１側の側壁のｎ型不純物濃度を高くすることにより、安定化プレート容量Ｃｆを大きくすること、ひいては発振抑制特性を向上する効果も得られる。
【０１５５】
また安定化プレート容量Ｃｆがドレイン側容量Ｃｄに比べて大きいほどに電位安定化につながる。このため、図９〜図１７に示す構造またはそれらの組合せを用いることにより、安定化プレート容量Ｃｆを増加させることによって、発振抑制効果をさらに高めることができる。
【０１５６】
また図１８に示すような、半導体基板の第１主面および第２主面の双方に絶縁ゲート型電界効果トランジスタ構造を設けた素子や、コレクタとエミッタがともに第１主面に形成された素子に対しても本発明の構成は有効である。
【０１５７】
また図１９の等価回路に示すように、安定化プレートを直接一定電位にするのではなく、安定化プレートをｎ-シリコン基板１との間で容量を構成させるとともにエミッタ電位との間でも容量を構成させるような浮遊電位とし、容量結合による電位の安定化を図ってもよい。
【０１５８】
以下、これらの転用例について説明する。
（実施の形態２）
図８は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。図８を参照して、本実施の形態の半導体装置は、たとえば厚さが約１００〜２００μｍの半導体基板に形成された平面ゲート型ＩＧＢＴである。たとえば濃度が約１×１０14ｃｍ-3のｎ-シリコン基板１の第１主面側には、ｐ型半導体よりなるｐ型ボディ領域２が選択的に形成されている。ｐ型ボディ領域２は、たとえば約１×１０16〜１×１０18ｃｍ-3の濃度を有し、第１主面から約３μｍの深さを有している。ｐ型ボディ領域２内の第１主面には、たとえば濃度が１×１０19ｃｍ-3以上で、第１主面からの深さが約０．５μｍのｎ型半導体よりなるｎ型エミッタ領域３が形成されている。このｎ型エミッタ領域３の隣には、ｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域６がたとえば１×１０20ｃｍ-3程度の高濃度で形成されている。
【０１５９】
ｎ-シリコン基板１とｎ型エミッタ領域３とに挟まれるｐ型ボディ領域２と対向するように第１主面上にゲート絶縁膜４を介してゲート電極５ａが形成されている。
【０１６０】
このｎ-シリコン基板１とｎ型エミッタ領域３とゲート電極５ａとにより、ｎ-シリコン基板１をドレインとし、ｎ型エミッタ領域３をソースとする絶縁ゲート型電界効果トランジスタ部（ここでは、ＭＯＳトランジスタ部）が構成されている。
【０１６１】
２つのＭＯＳトランジスタ部に挟まれる第１主面上に、絶縁膜４を介して安定化プレートとなるエミッタ用導電層５ｂが形成されている。この安定化プレート５ｂとゲート電極５ａとの材質には、たとえばリンを高濃度に導入した多結晶シリコン、高融点金属材料、高融点金属シリサイド、またはそれらの複合膜が用いられる。
【０１６２】
第１主面上には層間絶縁膜９が形成されており、この層間絶縁膜９には第１主面の一部表面に達する孔９ａが形成されている。この孔９ａの底部にはバリアメタル層１０が形成されている。このバリアメタル層１０を介して安定化プレート５ｂ、ｐ+不純物拡散領域６およびｎ型エミッタ領域３とに、エミッタ電位Ｅを与えるエミッタ電極１１が電気的に接続されている。
【０１６３】
またｎ-シリコン基板１の第２主面側には、ｎ型バッファ領域７とｐ型コレクタ領域８とが順に形成されている。ｐ型コレクタ領域８には、コレクタ電位Ｃを与えるコレクタ電極１２が電気的に接続されている。このコレクタ電極１２の材質は、たとえばアルミニウム化合物である。
【０１６４】
なお、本実施の形態においては、ソース側電極とドレイン側電極とは共に第１主面側に形成されてもよい。
【０１６５】
本実施の形態においても、安定化プレート５ｂとｎ-シリコン基板１との間で構成される安定化プレート容量Ｃｆは、ゲート電極５ａとｎ-シリコン基板１との間で構成されるドレイン側容量Ｃｄよりも大きくなるように構成されている。
【０１６６】
本実施の形態の半導体装置においては、たとえばインバータ接続時には、エミッタ電位Ｅを基準に、制御電極のゲート電位Ｇにオフ状態では−１５Ｖ、オン状態では＋１５Ｖに設定されたパルス状の制御信号であり、コレクタ電極１２のコレクタ電位Ｃは、ゲート電位Ｇに従って概ね電源電圧と飽和電圧との間の電圧とされる。
【０１６７】
本実施の形態においても、安定化プレート容量Ｃｆがドレイン側容量Ｃｄよりも大きくなるよう設定されているため、実施の形態１と同様、短絡時の発振を抑制することができる。
【０１６８】
また、これ以外の効果についても実施の形態１と同様の効果が得られる。
（実施の形態３）
図９は、本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。図９を参照して、本実施の形態の構成は、ゲート用溝１ａとエミッタ用溝１ｂとの深さの関係において実施の形態１の構成と異なる。本実施の形態では、エミッタ用溝１ｂのｎ-シリコン基板内を延びる深さＤ２が、ゲート用溝１ａのｎ-シリコン基板内を延びる深さＤ１よりも深くなるように設定されている。これにより、安定化プレート５ｂとｎ-シリコン基板１との間で構成される安定プレート容量Ｃｆが、ゲート電極５ａとｎ-シリコン基板１との間で構成されるゲート側容量Ｃｄより大きくなっている。
【０１６９】
なお、ゲート用溝１ａとエミッタ用溝１ｂの第１主面からの深さＤ３、Ｄ４の各々は、たとえば３〜１０μｍの範囲内である。
【０１７０】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１７１】
本実施の形態においても、ゲート用溝１ａの深さＤ１とエミッタ用溝１ｂの深さＤ２とを調整することにより、安定化プレート容量Ｃｆがドレイン側容量Ｃｄより大きくなるように構成されているため、実施の形態１と同様、短絡時の発振を抑制することができる。
【０１７２】
また、これ以外の効果についても実施の形態１と同様の効果が得られる。
なお、図８に示す構成では、安定化プレート５ｂがｎ-シリコン基板１と対向する面積を、ゲート電極５ａがｎ-シリコン基板１と対向する面積より大きくすることにより、短絡時の発振を抑制することができる。
【０１７３】
（実施の形態４）
図１０は、本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。図１０を参照して、本実施の形態の構成は、ゲート絶縁膜４ａとエミッタ用絶縁膜４ｂとの膜厚の関係において実施の形態１の構成と異なる。本実施の形態では、ゲート絶縁膜４ａとエミッタ用絶縁膜４ｂとにたとえばシリコン酸化膜などの同一の材質が用いられた上で、エミッタ用絶縁膜４ｂの厚みＴ２がゲート絶縁膜４ａの厚みＴ１より薄く構成されている。これにより、安定化プレート容量Ｃｆがドレイン側容量Ｃｄよりも大きくなるように構成されている。
【０１７４】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１７５】
本実施の形態では、エミッタ用絶縁膜４ｂの厚みＴ２とゲート絶縁膜４ａの厚みＴ１とを調整することにより、安定化プレート容量Ｃｆがドレイン側容量Ｃｄより大きくなるように構成されているため、実施の形態１と同様、短絡時の発振を抑制することができる。
【０１７６】
また、これ以外の効果についても実施の形態１と同様の効果が得られる。
なお、上記においては、ゲート絶縁膜４ａとエミッタ用絶縁膜４ｂとの各膜厚を調整する場合について説明したが、図１の構成においてエミッタ用絶縁膜４ｂの誘電率をゲート絶縁膜４ａの誘電率より高くすることにより、安定化プレート容量Ｃｆがドレイン側容量Ｃｄより大きくなるよう構成されていてもよい。
【０１７７】
誘電率を調整する場合においても、安定化プレート容量Ｃｆがドレイン側容量Ｃｄより大きくなるため、実施の形態１と同様、発振を抑制することができる。
【０１７８】
（実施の形態５）
図１１は、本発明の実施の形態５における半導体装置の構成を概略的に示す断面図である。図１１を参照して、本実施の形態の構成は、２つのＭＯＳトランジスタ部に挟まれる領域に複数本のエミッタトレンチが設けられている点において実施の形態１の構成と異なる。本実施の形態では、２つのＭＯＳトランジスタに挟まれる領域の第１主面にたとえば２本のエミッタトレンチが設けられている。
【０１７９】
このエミッタトレンチは、実施の形態１と同様、エミッタ用溝１ｂとエミッタ用絶縁膜４ｂと安定化プレート５ｂとから構成されている。また２つのエミッタトレンチに挟まれる第１主面には、ｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域６がたとえば１×１０20ｃｍ-3程度の高濃度で形成されている。
【０１８０】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１８１】
本実施の形態では、２つのＭＯＳトランジスタ部に挟まれる領域に安定化プレート５ｂが複数本設けられているため、安定化プレート容量Ｃｆをドレイン側容量Ｃｄよりも大きくすることができ、実施の形態１と同様、短絡時における発振を抑制することができる。
【０１８２】
また、これ以外の効果についても実施の形態１と同様の効果が得られる。
なお、安定化プレート５ｂに挟まれた領域は、エミッタ電位である必要はなく、浮遊電位であってもよい。浮遊電位の場合には、特開平９−３３１０６３号公報の効果と同様の効果を得ることができるが、ＵＳＰ４，９９４，８７１に示されたようにラッチアップに対する耐量が下がるおそれがあるため注意が必要である。
【０１８３】
（実施の形態６）
図１２は、本発明の実施の形態６における半導体装置の構成を概略的に示す断面図である。図１２を参照して、本実施の形態の構成は、ｎ-シリコン基板１の不純物濃度が調整されている点において実施の形態１の構成と異なる。本実施の形態では、ｎ-シリコン基板１の安定化プレート５ｂに対向する領域のｎ型不純物濃度が他のｎ-シリコン基板１の領域よりも高くなっている。つまり、ｎ-シリコン基板１の安定化プレート５ｂに対向する領域にｎ+不純物拡散領域１４が設けられており、このｎ+不純物拡散領域１４は、たとえば１×１０14ｃｍ-3程度の濃度を有するｎ-シリコン基板１よりも高いｎ型不純物濃度を有している。
【０１８４】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１８５】
本実施の形態では、安定化プレート５ｂに対向する位置に高濃度のｎ+不純物拡散領域１４が設けられている。このため、空乏層が拡がりにくく、大きい容量の安定化プレート容量Ｃｆを得ることが可能となる。よって、安定化プレート容量Ｃｆをドレイン側容量Ｃｄより大きくすることができるため、実施の形態１と同様、短絡時における発振を抑制することができる。
【０１８６】
また、これ以外の効果についても実施の形態１と同様の効果を得ることができる。
【０１８７】
なお、ｎ+不純物拡散領域１４は、半導体基板表面からのイオン注入と拡散によって形成することができ、またエミッタ用溝１ｂ形成時にエミッタ用溝１ｂの側壁からのイオン注入や拡散によって形成することもできる。
【０１８８】
なお図１２に示す構成においては、高濃度のｎ+不純物拡散領域１４は、安定化プレート５ｂの両側壁近傍に配置されているが、安定化プレート５ｂの片方の側壁近傍のみに設けられても発振抑制の効果が得られる。
【０１８９】
また図８に示すように平面ゲート型ＩＧＢＴにおいては、安定化プレート５ｂと対向するｎ-シリコン基板１の第１主面の領域に高濃度のｎ+不純物拡散領域を設けることにより、本実施の形態と同様の効果が得られることは言うまでもない。
【０１９０】
また図１１に示すように２つのＭＯＳトランジスタに挟まれる領域内に複数のエミッタトレンチがある構成においても、本実施の形態の構成を適用することができる。つまり、図１３を参照して、２つのエミッタトレンチに挟まれるｎ-シリコン基板１の領域に高濃度のｎ+不純物拡散領域１４を設けることにより、本実施の形態と同様の効果を得ることができる。
【０１９１】
また図１３に示すように安定化プレート５ｂに挟まれたｐ型ボディ領域２がエミッタ電位に設定されている場合には、高濃度のｎ+不純物拡散領域１４の存在によってキャリア蓄積効果による飽和電圧低減の効果も得られる。
【０１９２】
なお、図１４および図１５に示すようにｐ型ボディ領域２の下面近傍全域にわたって高濃度のｎ+不純物拡散領域１４が設けられていてもよい。このようにｐ型ボディ領域２の直下全域に高濃度のｎ+不純物拡散領域１４を設けることによって、飽和電圧低減の効果も得られる。
【０１９３】
また図１４および図１５に示す構造においては、安定化プレート５ｂ近傍のｎ+不純物拡散領域１４もしくはｎ-シリコン基板１のｎ型不純物濃度を他のｎ型領域の濃度より高くすることにより、空乏層の拡がりを十分に抑制でき、さらにドレイン側容量Ｃｄを小さくすることもできる。
【０１９４】
なお、上述した以外の図１２〜図１５の構成は、図２に示す実施の形態１の構成もしくは図１１に示す実施の形態５の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１９５】
また本願発明者らは、図１４に示す本実施の形態の半導体装置におけるコレクタ電流とコレクタ電圧との関係について調べた。その結果を図７に併せて示す。
【０１９６】
図７の結果より、本実施の形態の半導体装置では、図５４に示す従来の半導体装置に比較して、コレクタ電圧を固定した時のコレクタ電流を小さくできることが分かる。
【０１９７】
（実施の形態７）
図１６は、本発明の実施の形態７における半導体装置の構成を概略的に示す断面図である。図１６を参照して、本実施の形態の構成は、ｐ型ボディ領域２の深さがエミッタトレンチ部とゲートトレンチ部とで異なっている点において実施の形態１の構成と異なる。本実施の形態では、ｐ型ボディ領域２はゲートトレンチ部において深く、かつエミッタトレンチ部においては浅く形成されている。
【０１９８】
このため、エミッタトレンチ部がｎ-シリコン基板１と対向する長さは、ゲートトレンチがｎ-シリコン基板１と対向する長さよりも長くなっている。つまり、ｐ型ボディ領域２が安定化プレート５ｂに対向する長さに対するｎ-シリコン基板１が安定化プレート５ｂに対向する長さの比は、ｐ型ボディ領域２がゲート電極５ａに対向する長さに対するｎ-シリコン基板１のゲート電極５ａに対向する長さの比よりも大きくなっている。
【０１９９】
このように安定化プレート５ｂがｎ-シリコン基板１に対向する長さが、ゲート電極５ａがｎ-シリコン基板１に対向する長さよりも長くなっているため、安定化プレート容量Ｃｆをドレイン側容量Ｃｄよりも大きくすることができる。
【０２００】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０２０１】
本実施の形態では、ｐ型ボディ領域２の各部の深さを制御することにより、安定化プレート容量Ｃｆをドレイン側容量Ｃｄよりも大きくすることができるため、実施の形態１と同様、短絡時における発振を抑制することができる。
【０２０２】
また、これ以外の効果についても実施の形態１と同様の効果が得られる。
本実施の形態のｐ型ボディ領域２の深さを制御した構成は、図１１の構成に適用されてもよい。この場合、たとえば図１７に示すような構成が得られる。
【０２０３】
図１７を参照して、複数のエミッタトレンチに挟まれるｐ型ボディ領域２の第１主面からの深さが、ｐ型ボディ領域２の他の部分の第１主面からの深さよりも浅くなるように形成される。これにより、上記と同様、安定化プレート容量Ｃｆをドレイン側容量Ｃｄよりも大きくすることができ、短絡時における発振を抑制することが可能となる。
【０２０４】
なお、図１７に示す構成においては、２つのＭＯＳトランジスタ部に挟まれる領域にエミッタトレンチが２本設けられた場合について説明したが、エミッタトレンチは３本以上設けられていてもよく、この場合には少なくとも１本のエミッタトレンチ近傍のｐ型ボディ領域２の第１主面からの深さが浅くなっていればよい。
【０２０５】
また、安定化プレート５ｂの近傍または安定化プレート５ｂに挟まれた領域で、ｐ型ボディ領域をなくし、ｎ-シリコン基板１が分布するようにしてもよい。ただし、ｐ型ボディ領域２の深さを浅くしたり、ｐ型ボディ領域２をなくしたりする場合、主耐圧が低くならないように注意する必要がある。
【０２０６】
また、ｐ型ボディ領域２の安定化プレート５ｂ近傍におけるｐ型不純物濃度を、ｐ型ボディ領域２の他の領域の不純物濃度よりも低くすることによっても、上記と同様の効果を得ることができる。
【０２０７】
（実施の形態８）
図１８は、本発明の実施の形態８における半導体装置の構成を概略的に示す断面図である。図１８を参照して、本実施の形態の構成は、厚みがたとえば１００〜２００μｍの半導体基板の第１主面および第２主面の双方にＭＯＳトランジスタ部が形成された構成を有している。濃度が約１×１０14ｃｍ-3のｎ-シリコン基板１の第１主面側および第２主面側の各々に、たとえば濃度が約１×１０16〜１×１０18ｃｍ-3、深さが約３μｍのｐ型半導体よりなるｐ型ボディ領域２が形成されている。
【０２０８】
また各ｐ型ボディ領域２内の第１主面および第２主面の各々には、たとえば濃度が１×１０19ｃｍ-3以上、深さが約０．５μｍのｎ型半導体よりなるｎ型エミッタ領域３が形成されている。また各ｎ型エミッタ領域３の隣には、ｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域６が、たとえば１×１０20ｃｍ-3程度の高濃度で形成されている。
【０２０９】
第１主面および第２主面の各々には、ｎ型エミッタ領域３とｐ型ボディ領域２とを突き抜けてｎ-シリコン基板１に達するゲート用溝１ａが、たとえば３〜１０μｍの深さで形成されている。このゲート用溝１ａの内表面に沿うように、たとえばシリコン酸化膜よりなるゲート絶縁膜４ａが形成されている。ゲート用溝１ａ内を埋め込むように、たとえばリンが高濃度で導入された多結晶シリコンよりなるゲート電極５ａが形成されている。ゲート電極５ａは、ゲート電位Ｇを与える制御電極に電気的に接続されている。
【０２１０】
このようにゲート用溝１ａとゲート絶縁膜４ａとゲート電極５ａとからゲートトレンチが構成されている。またｎ-シリコン基板１とｎ型エミッタ領域３とゲート電極５ａとから、ｎ-シリコン基板１をドレインとし、ｎ型エミッタ領域３をソースとする絶縁ゲート型電界効果トランジスタ部（ここでは、ＭＯＳトランジスタ部）が構成されている。
【０２１１】
２つのＭＯＳトランジスタ部に挟まれる第１および第２主面の各々には、エミッタトレンチが形成されている。
【０２１２】
このエミッタトレンチは、エミッタ用溝１ｂと、エミッタ用絶縁膜４ｂと、エミッタ用導電層５ｂとを有している。エミッタ用溝１ｂは、ｐ型ボディ領域２を突き抜けてｎ-シリコン基板１に達するように形成されており、３〜１０μｍの深さで形成されている。このエミッタ用溝１ｂの内表面に沿うように、たとえばシリコン酸化膜よりなるエミッタ用絶縁膜４ｂが形成されている。エミッタ用溝１ｂ内を埋め込むように、たとえばリンが高濃度で導入された多結晶シリコンよりなり、安定化プレートとなるエミッタ用導電層５ｂが形成されている。
【０２１３】
第１主面側に形成された安定化プレート５ｂは、バリアメタル層１０を介して、第１主面上に形成されたたとえばアルミニウム化合物よりなる第１電極１１と電気的に接続されている。またこの第１電極１１は、第１主面にあるｐ+不純物拡散領域６およびｎ型エミッタ領域３とバリアメタル層１０を介して電気的に接続されている。
【０２１４】
また第２主面側に形成された安定化プレート５ｂは、バリアメタル層１０を介して、第２主面上に形成されたたとえばアルミニウム化合物よりなる第２電極１１と電気的に接続されている。またこの第２電極１１は、第２主面にあるｐ+不純物拡散領域６およびｎ型エミッタ領域３とバリアメタル層１０を介して電気的に接続されている。
【０２１５】
上記の構成においては、第１および第２電極１１の電位を基準にして、第１および第２主面の各々に形成されたゲート電極５ａに、たとえばオフ時には−１５Ｖ、オン時には＋１５Ｖの信号が入力される。一方、第１および第２電極１１間には最大で概ね主耐圧の半分程度の電圧が印加され、その大小によっては、一方がエミッタ、一方がコレクタとなり、それらは一般には任意に入れ替わる。
【０２１６】
このため、第１および第２主面の双方にＭＯＳトランジスタ部が位置する構成においては、ＭＯＳトランジスタ部のドレイン側電位の変化は、図２に示した構造に比べて大きくなるため、発振も起こりやすくなってくる。したがって、本実施の形態の構成のように、ＭＯＳトランジスタ部のドレイン側電位変化を抑制する安定化プレート５ｂを設けて発振を抑制することは極めて有効である。
【０２１７】
なお、安定化プレート５ｂとｎ-シリコン基板１との間で構成される安定化プレート容量Ｃｆは、ゲート電極５ａとｎ-シリコン基板１との間で構成されるドレイン側容量Ｃｄよりも大きいことが好ましい。これにより、短絡時の発振をさらに抑制することが可能となる。
【０２１８】
なお、図１８においては、第１および第２主面の両面に安定化プレート５ｂを設けた場合について説明したが、第１および第２主面のいずれか片面にのみ安定化プレート５ｂを設ける場合でも発振抑制の効果が得られることは言うまでもない。
【０２１９】
また、第１および第２主面の少なくともいずれかに実施の形態２〜７による構造を用いた場合でも、同様に発振抑制効果が向上することも明白である。
【０２２０】
（実施の形態９）
本実施の形態においては、上記の実施の形態１〜７の各構成におけるＩＧＢＴのセルが複数個配列されたその終端構造に関するものである。
【０２２１】
図２０は、本発明の実施の形態９における半導体装置の構成を概略的に示す断面図である。なお、図２０においては、図２に示した実施の形態１におけるＩＧＢＴのセルが複数個配置された構成を例として示している。
【０２２２】
図２０を参照して、図中左側には図示を省略してあるがたとえば図２に示す実施の形態１と同様のＩＧＢＴのセルが複数個配置されている。その複数配置されたセルの終端部の第１主面には、ｐ型不純物拡散領域２１とエミッタトレンチとが形成されている。
【０２２３】
ｐ型不純物拡散領域２１は、たとえば深さがｐ型ボディ領域２よりも深く、濃度が約１×１０16〜１×１０18ｃｍ-3であり、セル形成領域を取囲むように形成されている。またエミッタトレンチは、ｐ型不純物拡散領域２１を突き抜けてｎ-シリコン基板１に達するエミッタ用溝１ａと、そのエミッタ用溝１ｂに内表面に沿うように形成されたエミッタ用絶縁膜４ｂと、エミッタ用溝１ｂ内を埋め込む安定化プレートとなるエミッタ用導電層５ｂとを有している。
【０２２４】
この安定化プレート５ｂは、第１主面上に形成されたエミッタ電極１１とバリアメタル層１０を介して電気的に接続されている。またｐ型不純物拡散領域２１は、低抵抗コンタクトをとるためのｐ+不純物拡散領域６とバリアメタル層１０を介してエミッタ電極１１に電気的に接続されている。
【０２２５】
なおこれ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０２２６】
本実施の形態では、セル領域の終端部に安定化プレート５ｂを配置することによって、セル領域内のドレイン部で発生した電位変化が、セル領域外に及ぶことが抑制されるため、耐量を向上させる効果がある。
【０２２７】
なお図２０では、セル終端部に安定化プレート５ｂを１本配置した場合について説明したが、安定化プレート５ｂを２本以上配置することにより、より発振抑制効果を高めることができる。
【０２２８】
図２１は、セル終端部に安定化プレートを複数本（たとえば２本）を配置した場合の構成を示す概略断面図である。図２１を参照して、セル終端部に配置した２本の安定化プレート５ｂのうち最外周に配置される安定化プレート５ｂの構成は、図２０に示す構成と同様の構成を有している。また最外周に配置される安定化プレート５ｂとセル領域との間に配置される安定化プレート５ｂは、たとえば図１２に示す実施の形態６の構成とほぼ同じ構成を有している。
【０２２９】
つまり、安定化プレート５ｂに対向するｎ-シリコン基板１の領域近傍に、ｎ-シリコン基板１よりもｎ型不純物濃度が高いｎ+不純物拡散領域１４が形成されている。
【０２３０】
なお、これ以外の構成については、上述した図２０の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０２３１】
このようにセル終端部に複数本の安定化プレート５ｂを配置することにより、より発振抑制効果を高めることができる。
【０２３２】
また、電界を緩和させる構造が、フィールドプレート構造やベベル構造など別の構造であっても、本発明による安定化プレートを用いることにより、セル領域内の電位変化を電界緩和構造部分に及ぼしにくくできることは明白である。
【０２３３】
また、これらの構造は、図５７、図５９、図６０に示したような従来の高耐圧半導体装置のセル構造のセル終端部分の構造としても適用することができる。
【０２３４】
（実施の形態１０）
図１８に示す実施の形態８の構成においては、ＭＯＳトランジスタ構造に挟まれる領域に安定化プレート５ｂを第１主面および第２主面の各々に１本ずつ配置した構成について説明したが、図２２に示すように第１主面および第２主面の各々に複数本（たとえば２本）の安定化プレート５ｂが配置されていてもよい。またこの場合、複数の安定化プレート５ｂに挟まれるｎ-シリコン基板１の部分に高濃度のｎ+不純物拡散領域１４が設けられていてもよい。
【０２３５】
このように第１主面および第２主面の各々に安定化プレート５ｂを複数本設け、さらにｎ+不純物拡散領域１４を設けることにより、さらに発振抑制効果を高めることができる。
【０２３６】
また、図１８の構成におけるセル領域終端部の構成は、図２０に示す構成とされてもよい。この場合、図２３に示すようにセル領域終端部の第１主面および第２主面の各々にエミッタトレンチとｐ型不純物拡散領域２１が形成される。また図１８の構成におけるセル領域終端部の構成は、図２１に示す構成とされてもよい。この場合、図２４に示すような構成となる。
【０２３７】
（他の実施の形態）
上述した実施の形態１〜１０の構成以外に、本発明の構成は、多種多様な高耐圧半導体装置に適用することができる。以下、各種の高耐圧半導体装置に本発明の構成を適用した例について説明する。
【０２３８】
図２５は、本発明の他の実施の形態における半導体装置の構成を概略的に示す断面図である。図２５を参照して、ｎ-シリコン基板１の第１主面側には、高濃度のｎ型不純物拡散領域１４とｐ型ボディ領域２とが形成されている。このｐ型ボディ領域２内の第１主面にはｎ型エミッタ領域３と、ｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域６とが形成されている。
【０２３９】
第１主面には、ｎ型エミッタ領域３とｐ型ボディ領域２とｎ型不純物拡散領域１４とを突き抜けてｎ-シリコン基板１に達するゲート用溝１ａが形成されている。このゲート用溝１ａの内表面に沿うようにゲート絶縁膜４ａが形成されており、ゲート用溝１ａ内を埋め込むようにゲート電極５ａが形成されている。
【０２４０】
このｎ-シリコン基板１とｎ型エミッタ領域３とゲート電極５ａとから、ｎ-シリコン基板１をドレインとし、ｎ型エミッタ領域３をソースとするＭＯＳトランジスタ構造が構成されている。また、ゲート用溝１ａとゲート絶縁膜４ａとゲート電極５ａとから、ゲートトレンチが構成されている。
【０２４１】
この２つのＭＯＳトランジスタ構造に挟まれる第１主面にはたとえば複数本（たとえば２本）のエミッタトレンチが形成されている。このエミッタトレンチは、エミッタ用溝１ｂとエミッタ用絶縁膜４ｂとエミッタ用導電層５ｂとから構成されている。
【０２４２】
エミッタ用溝１ｂは、ｐ型ボディ領域２とｎ型不純物拡散領域１４とを突き抜けてｎ-シリコン基板１に達するように形成されている。このエミッタ用溝１ｂの内表面に沿うようにエミッタ用絶縁膜４ｂが形成されており、エミッタ用溝１ｂ内を埋め込むように、安定化プレートとなるエミッタ用導電層５ｂが形成されている。また複数本のエミッタトレンチに挟まれる第１主面にはｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域６が形成されており、その上にシリサイド層２１ａが形成されている。
【０２４３】
ゲート電極５ａ上には、たとえばシリコン酸化膜よりなる絶縁膜２２Ａを介して、絶縁膜９、２２Ｂが形成されている。また第１主面および安定化プレート５ｂ上にはシリサイド層２１ａ、２１ｂが形成されている。第１主面全面を覆うようにバリアメタル層１０とエミッタ電極１１とが形成されている。これにより、エミッタ電極１１は、安定化プレート５ｂ、ｎ型エミッタ領域３およびｐ+不純物拡散領域６に電気的に接続されている。
【０２４４】
なお、ｎ-シリコン基板１の第２主面側の構造は、たとえば図２に示すようにｎ型バッファ領域７、ｐ型コレクタ領域８およびコレクタ電極１２が形成された構成であってもよく、これ以外の構成であってもよい。このように複数の構成を適用することができるため、ｎ-シリコン基板１の第２主面側の構造の図示は省略してある。
【０２４５】
本実施の形態においても、安定化プレート５ｂとｎ-シリコン基板１との間に形成される安定化プレート容量Ｃｆは、ゲート電極５ａとｎ-シリコン基板１との間に形成されるドレイン側容量Ｃｄよりも大きくなるよう構成されている。これにより、上述した実施の形態１〜１０と同様、短絡時の発振を抑制することが可能となる。
【０２４６】
図２５の構成においては、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図２６に示すような構成が採用されてもよい。
【０２４７】
また、図２５の構成においては、ゲート用溝１ａの両側壁にｎ型エミッタ領域３を設けた場合について説明したが、図２７に示すようにゲート用溝１ｂの片側の側壁にのみｎ型エミッタ領域３が設けられていてもよい。また、図２７に示すように、ＭＯＳトランジスタ構造に挟まれる領域に１本の安定化プレート５ｂのみが配置されてもよい。
【０２４８】
また図２５の構成においては、各エミッタ用溝１ｂ内を埋め込む安定化プレート５ｂは、互いに分離された導電層として形成されているが、図２８に示すように複数のエミッタ用溝１ｂ内は、一体化された単一の層よりなる安定化プレート５ｂによって埋め込まれていてもよい。この場合に、安定化プレート５ｂは、各エミッタ用溝１ｂ内の部分をつなぐブリッジ部上に形成されたシリサイド層２１ｂを介して、バリアメタル層１０とエミッタ電極１１とに電気的に接続されている。またシリサイド層２１ｂが形成された領域以外の安定化プレート５ｂ上には、絶縁膜２２Ａ、９、２２Ｂが形成されている。
【０２４９】
また、図２８の構成においては、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図２９に示すような構成が採用されてもよい。
【０２５０】
また、図２７の構成においても、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図３０に示すような構成が採用されてもよい。
【０２５１】
また、図２７の構成においては、安定化プレート５ｂの上面はエミッタ用溝１ｂ内に位置しているが、図３１に示すようにエミッタ用溝１ｂの上方に突出していてもよい。この場合、安定化プレート５ｂにエミッタ電極１１が接続される部分にはシリサイド層２１ｂが形成されているが、それ以外の部分上には絶縁膜２２Ａ、９、２２Ｂが形成されている。
【０２５２】
また、図３１の構成においては、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図３２に示すような構成が採用されてもよい。
【０２５３】
また、図２５の構成においては、ｐ型ボディ領域２が第１主面全面に均一に分布した構成について説明したが、図３３に示すようにゲート用溝１ａの側壁部にのみ位置していてもよい。
【０２５４】
また、図３３の構成においては、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図３４に示すような構成が採用されてもよい。
【０２５５】
また、図２７の構成においても、ｐ型ボディ領域２が第１主面全面に均一に分布した構成について説明したが、図３５に示すようにゲート用溝１ａの側壁部にのみ位置していてもよい。
【０２５６】
また、図２８の構成においても、ｐ型ボディ領域２が第１主面全面に均一に分布した構成について説明したが、図３６に示すようにゲート用溝１ａの側壁部にのみ位置していてもよい。
【０２５７】
また、図３６の構成においては、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図３７に示すような構成が採用されてもよい。
【０２５８】
また、図３５の構成においても、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図３８に示すような構成が採用されてもよい。
【０２５９】
また、図３１の構成においては、ｐ型ボディ領域２は第１主面全面に均一に分布した構成について説明したが、図３９に示すようにゲート用溝１ａの側壁部にのみ位置していてもよい。
【０２６０】
また、図３９の構成においては、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図４０に示すような構成が採用されてもよい。
【０２６１】
また図２５〜図４０に示す構造では、ゲート電極５ａの上面はゲート用溝１ａ内に位置する場合について説明したが、ゲート用溝１ａ上に突出していてもよい。ゲート電極５ａの上面がゲート用溝１ａの上方に突出した構成を図４１〜図４９に示す。
【０２６２】
図４１は図２５の構成、図４２は図２６の構成、図４３は図２７の構成、図４４は図２８の構成、図４５は図３７の構成、図４６は図３８の構成、図４７は図３９の構成、図４８は図４０の構成において、ゲート電極５ａの上面がゲート用溝１ａ上に突出した構成に対応している。
【０２６３】
また、図８に示す平面ゲート構造においてｎ-シリコン基板１の第１主面側の濃度が高濃度にされてもよい。たとえば図４９に示すようにｎ-シリコン基板１の第１主面側に高濃度のｎ型不純物拡散領域１４が形成されていてもよい。これにより、安定化プレート容量Ｃｆを大きくすることができるため、短絡時の発振をより抑制することができる。
【０２６４】
また図４９の構成においてｎ型バッファ領域７が省略されて図５０に示すような構成とされてもよい。また図８に示す構成においてｎ型バッファ領域７が省略されて図５１に示すような構成とされてもよい。
【０２６５】
さらに、本発明のエミッタトレンチ（安定化プレート）を有するトレンチＭＯＳゲート構造についても、これまでｎ型バッファ領域７が存在した場合について示したが、ｎ型バッファ領域７が省略された構成でも同様な効果が得られる。
【０２６６】
なお、上記の実施の形態１〜１０および他の実施の形態においては、安定化プレート容量Ｃｆがドレイン側容量Ｃｄよりも大きい場合について説明したが、安定化プレート容量Ｃｆがドレイン側容量Ｃｄの２０％よりも大きい場合にも発振抑制の効果を得ることはできる。
【０２６７】
また、ゲート電極５ａおよび安定化プレート５ｂが導電体である場合について説明したが、ゲート電極５ａおよび安定化プレート５ｂは半導体であってもよい。
【０２６８】
また、上記においてはＩＧＢＴについて説明したが、本発明は絶縁ゲート型電界効果トランジスタ部を有する全ての素子に適用することが可能である。
【０２６９】
本発明は、高耐圧素子、とりわけＩＧＢＴの構造に関するものであり、特にトレンチゲートＩＧＢＴにおいてはその効果を最大に発揮するものである。また、本発明は、短絡電流の抑制、ゲート容量の低減、短絡時の発振の抑制と損失低減を同時に達成する半導体装置およびその製造方法に有利に適用され得る。
【０２７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の構成を概略的に示す回路図である。
【図２】 本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図３Ａ】 従来例において発振が生ずる様子を示す図である。
【図３Ｂ】 従来例において発振が生ずる様子を示す図である。
【図３Ｃ】 従来例において発振が生ずる様子を示す図である。
【図３Ｄ】 従来例において発振が生ずる様子を示す図である。
【図４】 図３Ａ、図３Ｂ、図３Ｃおよび図３Ｄの部分拡大図である。
【図５Ａ】 本発明の実施の形態１における半導体装置において発振が抑制されることを示す図である。
【図５Ｂ】 本発明の実施の形態１における半導体装置において発振が抑制されることを示す図である。
【図５Ｃ】 本発明の実施の形態１における半導体装置において発振が抑制されることを示す図である。
【図５Ｄ】 本発明の実施の形態１における半導体装置において発振が抑制されることを示す図である。
【図６】 図５Ａ、図５Ｂ、図５Ｃおよび図５Ｄの部分拡大図である。
【図７】 ＩｃとＶｃｅとの関係を示す図である。
【図８】 本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
【図９】 本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。
【図１０】 本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。
【図１１】 本発明の実施の形態５における半導体装置の構成を概略的に示す断面図である。
【図１２】 本発明の実施の形態６における半導体装置の構成を概略的に示す断面図である。
【図１３】 本発明の実施の形態６における半導体装置の他の構成を示す概略断面図である。
【図１４】 本発明の実施の形態６における半導体装置の他の構成を示す概略断面図である。
【図１５】 本発明の実施の形態６における半導体装置の他の構成を示す概略断面図である。
【図１６】 本発明の実施の形態７における半導体装置の構成を概略的に示す断面図である。
【図１７】 本発明の実施の形態７における半導体装置の他の構成を示す概略断面図である。
【図１８】 本発明の実施の形態８における半導体装置の構成を概略的に示す断面図である。
【図１９】 安定化プレートがフローティング状態にある様子を示す回路図である。
【図２０】 本発明の実施の形態９における半導体装置の構成を概略的に示す断面図である。
【図２１】 本発明の実施の形態９における半導体装置の他の構成を示す概略断面図である。
【図２２】 本発明の実施の形態１０における半導体装置の構成を概略的に示す断面図である。
【図２３】 本発明の実施の形態１０における半導体装置の他の構成を示す概略断面図である。
【図２４】 本発明の実施の形態１０における半導体装置の他の構成を示す概略断面図である。
【図２５】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図２６】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図２７】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図２８】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図２９】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３０】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３１】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３２】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３３】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３４】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３５】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３６】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３７】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３８】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３９】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４０】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４１】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４２】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４３】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４４】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４５】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４６】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４７】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４８】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４９】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図５０】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図５１】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図５２】 従来の半導体装置の構成を概略的に示す断面図である。
【図５３】 従来の半導体装置の終端構造を示す概略断面図である。
【図５４】 ＵＳＰ６，０４０，５９９に開示された半導体装置の構成を概略的に示す断面図である。
【図５５】 特開平９−３３１０６３号公報に開示された半導体装置の構成を概略的に示す断面図である。
【図５６】 ＩＧＢＴのトランジスタ部とダイオード部の各々にかかる電圧を説明するための図である。
【図５７】 ＩＧＢＴの回路構成を示す図である。
【符号の説明】
１ シリコン基板、１ａ，１ｂ エミッタ用溝（ゲート用溝）、２ ｐ型ボディ領域、３ 型エミッタ領域、４，４ａ ゲート絶縁膜、４ｂ エミッタ用絶縁膜、５ａ ゲート電極、５ｂ エミッタ用導電層（安定化プレート）、６ 不純物拡散領域、７ ｎ型バッファ領域、８ ｐ型コレクタ領域、９ 層間絶縁膜、９ａ 孔、１０ バリアメタル層、１０ａ ゲート用溝、１１ エミッタ電極、１２ コレクタ電極、１４ 不純物拡散領域、２１ａ，２１ｂ シリサイド層、２１ ｐ型不純物拡散領域、２２Ａ 絶縁膜。
【発明の属する技術分野】
本発明は、半導体装置に関し、短絡電流抑制、ゲート容量低減および短絡時の発振抑制を同時に達成可能な高耐圧半導体装置に関するものである。
【０００２】
【従来の技術】
数百Ｖを超える電圧を制御する高耐圧半導体装置の分野では、その取扱う電流も大きなことから、発熱、すなわち損失を抑えた素子特性が要求される。また、それらの電圧・電流を制御するゲートの駆動方式としては、駆動回路が小さく、そこでの損失の小さな電圧駆動素子が望ましい。
【０００３】
近年、上記のような理由で、この分野では電圧駆動が可能で、損失の少ない素子として、絶縁ゲートバイポーラトランジスタ、すなわちＩＧＢＴ（Insulated Gate Bipolar Transistor）が主流となってきている。このＩＧＢＴの構造は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのドレインの不純物濃度を低くして耐圧を保たせるとともに、ドレイン抵抗を低くするためにドレイン側をダイオードとしたものとみなすことができる構造である。
【０００４】
このようにＩＧＢＴにおいてはダイオードがバイポーラ動作をするため、本願においては、ＩＧＢＴのＭＯＳトランジスタのソースをエミッタと呼び、ドレイン側をコレクタ側と呼ぶ。
【０００５】
電圧駆動素子であるＩＧＢＴでは一般に、コレクタとエミッタ間に数百Ｖの電圧が印加され、その電圧が±数Ｖ〜数十Ｖのゲート電圧によって制御される。また、ＩＧＢＴはインバータとして用いられることが多く、ゲートがオン状態にある場合にはコレクタ・エミッタ間の電圧は低いが、大電流が流れ、ゲートがオフ状態にある場合には電流は流れないがコレクタ・エミッタ間の電圧は高くなっている。
【０００６】
通常は、上記のようなモードでＩＧＢＴの動作が行なわれるため、損失はオン状態での電流・電圧積である定常損失と、オン状態とオフ状態とが切替わる過渡時のスイッチング損失とに分けられる。オフ状態でのリーク電流・電圧積は非常に小さいため無視することができる。
【０００７】
一方、たとえば負荷が短絡した場合など異常な状態にあっても、素子の破壊を防ぐことも重要である。この場合は、コレクタ・エミッタ間に数百Ｖの電源電圧が印加されたまま、ゲートがオンし、大電流が流れることになる。
【０００８】
ＭＯＳトランジスタとダイオードとを直列に接続した構造を持つＩＧＢＴでは、ＭＯＳトランジスタの飽和電流で最大電流が制限される。このため、上記のような短絡時にも電流制限が働き、一定の時間発熱することによる素子の破壊を防ぐことができる。
【０００９】
しかし、近年のＩＧＢＴでは、さらに損失を小さくするため、トレンチゲートを採用したトレンチゲートＩＧＢＴが主流となりつつある。トレンチゲートＩＧＢＴは、ＭＯＳトランジスタ部分の微細化を行なった素子であるため、ゲート容量が大きくなっており、また短絡時に飽和電流が非常に大きくなるため、発熱が大きく短い時間で破壊してしまう傾向にある。
【００１０】
さらに、近年、たとえばProceedings of 1998 International Symposium on Power Semiconductor Devices & ICs, p.89に記載のように、ＩＧＢＴの帰還容量に起因し、短絡時にゲート電圧、ゲート電流、コレクタ・エミッタ電圧およびコレクタ電流に発振が生じ、誤動作を引起こす現象が知られている。このような帰還容量に起因した発振現象は、トレンチゲートＩＧＢＴのような、ゲート容量の大きな素子では益々深刻な問題となっている。以下、そのような観点から従来の技術および問題点について説明する。
【００１１】
図５２は、従来の高耐圧半導体装置の構成を概略的に示す断面図である。図５２を参照して、濃度が約１×１０14ｃｍ-3のｎ-シリコン基板１０１の第１主面側に、ｐ型ボディ領域１０２が形成されている。このｐ型ボディ領域１０２の濃度は約１×１０16〜１×１０18ｃｍ-3であり、第１主面からの深さは約３μｍである。このｐ型ボディ領域１０２内の第１主面には、ｎ型エミッタ領域１０３とｐ+不純物領域１０６が形成されている。
【００１２】
このｎ型エミッタ領域１０３の濃度は１×１０19ｃｍ-3以上であり、深さは約０．５μｍである。ｐ+不純物領域１０６は、ｐ型ボディ領域１０２への低抵抗コンタクトをとるために設けられ、１×１０20ｃｍ-3程度の濃度を有している。
【００１３】
このｎ型エミッタ領域１０３とｐ型ボディ領域１０２とを突き抜けてｎ-シリコン基板１０１に達するように、深さが３〜１０μｍのゲート用溝１０１ａが形成されている。このゲート用溝１０１ａのピッチは２．０μｍ〜６．０μｍが一般的である。このゲート用溝１０１ａの内表面に沿うようにたとえば３０〜２００ｎｍの厚みのシリコン酸化膜よりなるゲート絶縁膜１０４ａが形成されている。このゲート用溝１０１ａ内を埋込むように、たとえばリンが高濃度に導入された多結晶シリコンよりなるゲート電極１０５ａが形成されている。
【００１４】
第１主面上には絶縁膜１０９が形成されており、この絶縁膜１０９には、第１主面の一部を開口する孔１０９ａが設けられている。この孔１０９ａの底部にはバリアメタル層１１０が形成されている。このバリアメタル層１１０を介してエミッタ電極１１１がｐ型ボディ領域１０２およびｎ型エミッタ領域１０３に電気的に接続されている。
【００１５】
ｎ-シリコン基板１０１の第２主面側には、ｎ型バッファ領域１０７とｐ型コレクタ領域１０８とが形成されている。このｐ型コレクタ領域１０８には、たとえばアルミニウム化合物よりなるコレクタ電極１１２が電気的に接続されている。
【００１６】
上記の半導体装置では、たとえばインバータ接続時には、エミッタ電位Ｅを基準に、ゲート電極１０５ａのゲート電位Ｇはオフ状態では−１５Ｖ、オン状態では＋１５Ｖに設定されたパルス状の制御信号であり、コレクタ電極１１２のコレクタ電位はゲート電位に従って、概ね電源電圧と飽和電圧間の動作電圧範囲とされる。
【００１７】
図５３に、従来の高耐圧半導体装置のセル領域終端部を示す概略断面図を示す。図５３を参照して、複数個配列されたセル領域の終端部の第１主面には、ｐ型不純物領域１２１が、たとえば１×１０16〜１×１０18ｃｍ-3の濃度で形成されている。このｐ型不純物領域１２１はｐ型ボディ領域１０２より第１主面から深く形成されており、かつチップ最外周部とセル領域間の電位差による電界を緩和する構造を有している。
【００１８】
図５２の構成を改良したものとして、ＵＳＰ６，０４０，５９９や特開平９−３３１０６３号公報に開示された半導体装置がある。以下、これらの半導体装置について説明する。
【００１９】
図５４は、ＵＳＰ６，０４０，５９９に開示された半導体装置の構成を概略的に示す断面図である。図５４を参照して、この半導体装置の構成は、図５２の構成と比較して、高濃度ｎ型不純物領域１１４が追加されている点において実質的に異なる。この高濃度ｎ型不純物領域１１４は、ｎ-シリコン基板１０１内のｐ型ボディ領域１０２と接する部分に設けられる。
【００２０】
なお、これ以外の構成については、上述した図５２に示す構成と実質的に同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００２１】
図５４に示す構造では、高濃度ｎ型不純物領域１１４の存在によって、キャリアに対するバリアができる。このため、ｐ型ボディ領域１０２の面積を縮小することなくｎ-シリコン基板１０１のエミッタ側キャリア濃度を増加することができる。これにより、オン抵抗およびオン電圧を低減することができる。
【００２２】
図５５は、特開平９−３３１０６３号公報に開示された半導体装置の構成を概略的に示す断面図である。図５５を参照して、この半導体装置の構成は、図５２に示す構成と比較して、いわゆるエミッタトレンチが設けられた点において異なる。このエミッタトレンチは、基板の第１主面に設けられたエミッタ用溝１０１ｂと、このエミッタ用溝１０１ｂの内表面に沿って形成されるエミッタ用絶縁膜１０４ｂと、エミッタ用溝１０１ｂ内を埋込むエミッタ電極１０５ｂとから構成されている。このエミッタ電極１０５ｂは、絶縁層１０９Ａ、１０９Ｂに設けられた孔１０９ｂを介してエミッタ電極１１１と電気的に接続されている。このようなエミッタトレンチが、たとえば２つのゲート用溝１０１ａに挟まれる領域に設けられている。
【００２３】
なお、これ以外の構成については、上述した図５２に示す構成と実質的に同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００２４】
上記公報は、図５５の構成においてゲート用溝１０１ａとエミッタ用溝１０１ｂとの距離ｄｘを０．２μｍ、ゲート用溝１０１ａのピッチＰｉを５．３μｍとすると、エミッタ側のキャリア濃度が増加し、ＩＧＢＴのオン抵抗（すなわち、一定電流下でのＩＧＢＴのコレクタ−エミッタ間電圧；飽和電圧）を小さくでき、定常損失を抑制できるとしている。
【００２５】
しかしながら、ＵＳＰ６，０４０，５９９に開示された構成（図５４）では、高濃度ｎ型不純物領域１１４の存在によって、ゲート１０５ａからの空乏層が伸びにくくなる。これにより、ドレイン側のゲート容量が大きくなり、短絡時に発振が生じるという問題があった。
【００２６】
またＵＳＰ６，０４０，５９９に開示された構成では、ゲート用溝１０１ａを通常のピッチで設計した場合、飽和電流が非常に大きくなり、短絡耐量自体が低くなるという問題もあった。
【００２７】
さらにＵＳＰ６，０４０，５９９に開示された構成では、ゲート容量が大きいため、スイッチング時間遅れが生じ、かつ大容量ゲート駆動回路が必要になるという問題もあった。
【００２８】
また特開平９−３３１０６３号公報に開示された構成（図５５）では、（２×ｄｘ）／Ｐｉを小さくすることにより、飽和電圧が小さくされている。しかし飽和電圧を小さくするうえにおいて、エミッタ用溝１０１ｂ内を埋込む導電層１０５ｂがエミッタ電位である必然性はなく、かつ発振を制御するための考慮もなされていない。このため、エミッタ用溝１０１ｂ内を埋込む導電層１０５ｂの電位がゲート電位や浮遊電位になった場合や、導電層１０５ｂがエミッタ電位になっても他の条件が変動した場合には短絡時の発振が生じるという問題があった。以下、そのことについて詳細に説明する。
【００２９】
特開平９−３３１０６３号公報に開示された発明の効果を出すためには、（２×ｄｘ）／Ｐｉが小さなことが必須である。ここで、（２×ｄｘ）／Ｐｉは、セル中のエミッタ電位Ｅに接続されたｐ型ボディ領域１０２の割合である。
【００３０】
また、特開平９−３３１０６３号公報に係る発明と類似の発明を開示する特開平７−５０４０５号公報には、トレンチの深さとｐ型ボディ領域の深さとの差をｄｙとして、（Ｐｉ＋ｄｙ）／（２×ｄｘ）が５以上であることが要件として挙げられている。ここでｄｘは、ＭＯＳトランジスタのチャネル１個分に相当するエミッタ電位Ｅに接続されたｐ型ボディ領域の幅である。
【００３１】
すなわち、特開平９−３３１０６３号公報に係る発明において、飽和電圧を小さくする要件は、ｄｙにかかわらず、Ｐｉ／ｄｘが大きいことであり、エミッタ用溝１０１ｂを埋込む導電層１０５ｂがエミッタ電位となることではない。
【００３２】
図５６は、ＩＧＢＴの等価回路を示す図である。図５６を参照して、特開平７−５０４０５号公報や特開平９−３３１０６３号公報に係る発明では、Ｐｉ／ｄｘを大きくするため、微細加工限界で制限されるｄｘを基準にすると、Ｐｉを大きくすることになる。このため、単位面積当たりに形成されるＭＯＳトランジスタ構造部分が少なくなる。よって、ＭＯＳトランジスタＴｒ部分での電圧降下Ｖｍｏｓは、エミッタトレンチがない図５２の構造よりも大きくなる。
【００３３】
一方、特開平７−５０４０５号公報や特開平９−３３１０６３号公報に係る発明では、特開平７−５０４０５号公報に示されているようにｎ型基板１０１のエミッタ側に近い領域でのキャリア濃度が上昇するため、ダイオードＤｉ部分の電圧降下Ｖｄｉは、エミッタトレンチがない図５２の構造よりも小さくなる。
【００３４】
ＩＧＢＴとしての飽和電圧は、ＶｍｏｓとＶｄｉとの和で表わされるため、実際は特開平７−５０４０５号公報に述べられている、（Ｐｉ＋ｄｙ）／（２×ｄｘ）が５以上という条件は根拠がないことになる。
【００３５】
このことは、Proceedings of 1995 International Symposium on Semiconductor Devices & ICs, pp.486-491においても、ＭＯＳトランジスタ部分のパラメータを一定とした場合について、Ｐｉ／ｄｘをあまり大きくすると、ＭＯＳトランジスタ部分での電圧降下が大きくなるために飽和電圧が上昇することが述べられている。
【００３６】
Ｐｉ／ｄｘの最適範囲は、Proceedings of 1998 International Symposium on Semiconductor Devices & ICs, pp.43-46にコレクタ注入効率を一定として示されたように、ゲート絶縁膜厚やチャネル長などのＭＯＳトランジスタ部のパラメータ、基板厚みや基板内のライフタイムなどのダイオード部のパラメータ、トレンチ深さや電流密度などにより変わってくる。
【００３７】
【発明が解決しようとする課題】
しかし、現存する一般的なＩＧＢＴのパラメータを用い、ｄｘも現実的な値である１．５〜２．５μｍに設定したとき、５０００Ｖ級の高耐圧ＩＧＢＴでは、最適なＰｉ／ｄｘは概ね５〜８となる。また、１０００Ｖ級では、ＮＰＴ（Non Punch Through）型ＩＧＢＴのように、コレクタ注入効率が低い場合には、ｄｘを２μｍ、電流密度を１００Ａ／ｃｍ2とすると、Ｐｉ／ｄｘが８程度では飽和電圧を小さくする効果が出るが、Ｐｉ／ｄｘが３程度では飽和電圧は逆に増加してしまう。
【００３８】
このように、特開平９−３３１０６３号公報に係る発明において、エミッタ用溝１０１ｂ内を埋込む導電層１０５ｂがエミッタ電位であることの必然性は、単にエミッタ用溝１０１ｂの側壁にチャネルを形成しないことである。しかし、上記公報に開示された図５５に示す構成では、エミッタ用溝１０１ｂの側壁にｎ+エミッタ領域１０３は設けられていないため、その側壁にチャネルが形成されない。ゆえに、エミッタ用溝１０１ｂ内を埋込む導電層１０５ｂはエミッタ電位でなく、たとえば浮遊電位やゲート電位であったとしても、飽和電圧低減の効果が得られるため、飽和電圧を低減するための必然性としてエミッタ用溝１０１ｂ内を埋込む導電層１０５ｂがエミッタ電位であることは求められない。
【００３９】
したがって、エミッタ用溝１０１ｂ内を埋込む導電層１０５ｂの電位がゲート電位や浮遊電位になった場合や、エミッタ電位であったとしても他の条件が変動した場合には短絡時に発振が生じてしまう。
【００４０】
ここで、ＩＧＢＴの発振について簡単に説明する。
図５７は、ＩＧＢＴの等価回路を示す図である。図５７を参照して、短絡状態で、ＭＯＳトランジスタＴｒのゲートがオンし、ゲート電圧がＶｇになった場合、ＭＯＳトランジスタＴｒがオフ状態からオン状態に変わるため、ドレイン側の電位Ｖｄは急激に低下し、ｄＶｄの変化をする。一方、ソース側電位Ｖｓは、主電流ｉがｄｉ／ｄｔだけ変化するため、エミッタの抵抗をＲｅとすると、Ｒｅ・ｄｉ／ｄｔだけ上昇する。
【００４１】
したがって、ドレイン側容量をＣｄ、ソース側容量をＣｓとすると、ゲートにドレイン側から流入する電流ｉｇｄは以下のようになる。
【００４２】
ｉｇｄ＝Ｃｄ・ｄＶｄ／ｄｔ （ｄＶｄ／ｄｔ＜０）
またゲートにソース側から流入する電流ｉｇｓは以下のようになる。
【００４３】
ｉｇｓ＝Ｃｓ・Ｒｅ・ｄｉ／ｄｔ （ｄｉ／ｄｔ＞０）
したがって、ゲートに流れ込む電流ｉｇの合計は、ｉｇｄ＋ｉｇｓとなり、ゲート抵抗をＲｇとすると、ゲート電圧は、ｄＶｇ＝Ｒｇ・ｉｇだけ変化し、Ｖｇ′になる。ここで、Ｖｇ′は以下のように表わされる。
【００４４】
Ｖｇ′＝Ｖｇ＋Ｒｇ・ｉｇ＝Ｖｇ＋Ｒｇ・（Ｃｄ・ｄＶｄ／ｄｔ＋Ｃｓ・Ｒｅ・ｄｉ／ｄｔ）
実際は、寄生インダクタンスにより、ｄＶｄ／ｄｔとｄｉ／ｄｔとに時間差が生じるため、オン時にゲート電圧にサージが生じるなどの現象が起こるが、ここでは定性的な説明を行なうためにそのことは省略する。
【００４５】
また、Ｃｄ、ＣｓがＶｄ、Ｖｇによって変化するが、このことも本説明の定性的な部分では省略する。
【００４６】
また、これにより、主電流は短絡状態でＭＯＳトランジスタを飽和状態であるとすれば、電流変化ｄｉ＝ｉ′−ｉは、以下のようになる。
【００４７】
ｄｉ＝ｇｍ（Ｖｇ′−Ｖｔｈ）k−ｇｍ（Ｖｇ−Ｖｔｈ）k
ここで、ｋは１〜２の値である。ｇｍはトランスコンダクタンスである。
【００４８】
また、この電流の変化によって、再びドレイン側の電位Ｖｄ′が変化する。この繰返しの帰還のかかりかたによって、ＩＧＢＴの短絡時の振る舞いが変わってくる。
【００４９】
ＯＦＦ状態から短絡（ＯＮ状態）に変化するとき、Ｃｓ・Ｒｅ・ｄｉ／ｄｔ＋Ｃｄ・ｄＶｄ／ｄｔ＞０の場合、Ｖｇ′をＶｇからｄｔ時間後のゲート電圧とすると、Ｖｇ′は以下のようになる。
【００５０】
Ｖｇ′＝Ｖｇ＋Ｒｇ・ｉｇ＝Ｖｇ＋Ｒｇ・（Ｃｄ・ｄＶｄ／ｄｔ＋Ｃｓ・Ｒｅ・ｄｉ／ｄｔ）
上式で、（Ｃｄ・ｄＶｄ／ｄｔ＋Ｃｓ・Ｒｅ・ｄｉ／ｄｔ）＞０であるため、Ｖｇ′＞Ｖｇとなる。
【００５１】
すなわち、ゲート電圧はさらに上昇する。ｄｔ時間後の主電流ｉ′は以下のように表わされる。
【００５２】
ｉ′＝ｇｍ（Ｖｇ′−Ｖｔｈ）k
このため、ゲート電圧の上昇に伴い、主電流もさらに増加する。このようにして正帰還がかかる。
【００５３】
また、ゲート電圧の上昇に伴い、ドレイン・ソース間の電圧Ｖｄはさらに下降するが、その変化ｄＶｄ′はｄＶｄよりも小さい。このようにｄＶｄ／ｄｔは時間とともに小さくなるため、Ｖｇの変化も時間とともに小さくなる。さらに、ｄｉ／ｄｔも時間とともに小さくなるため、最終的には収束し発振はしない。
【００５４】
しかし、Ｃｓ・Ｒｅ・ｄｉ／ｄｔ＋Ｃｄ・ｄＶｄ／ｄｔが非常に大きなときは、正帰還が大きすぎ、瞬時に主電流が非常に大きくなり、発熱によって破壊することもある。
【００５５】
Ｃｓ・Ｒｅ・ｄｉ／ｄｔ＋Ｃｄ・ｄＶｄ／ｄｔ＜０の場合は、負帰還がかかる。
【００５６】
すなわち、ゲートがオンすることによるドレイン近傍の電位Ｖｄ低下の効果が大きく、ゲートへ電流が流れ込む。
【００５７】
Ｖｇ′＝Ｖｇ＋Ｒｇ・ｉｇ＝Ｖｇ＋Ｒｇ・（Ｃｄ・ｄＶｄ／ｄｔ＋Ｃｓ・Ｒｅ・ｄｉ／ｄｔ）
上式で、（Ｃｄ・ｄＶｄ／ｄｔ＋Ｃｓ・Ｒｅ・ｄｉ／ｄｔ）＜０であるため、Ｖｇ′＜Ｖｇとなる。
【００５８】
すなわち、ｄｔ時間後のゲート電圧は低下する。
ｉ′＝ｇｍ（Ｖｇ′−Ｖｔｈ）k
であるため、今度はゲート電圧の低下に伴い、主電流が減少する。この状態で、主電流ｉ′は低下する。
【００５９】
Ｖｇ′＜Ｖｔｈである場合、一度ＯＮしたチャネルがＯＦＦ状態となるため、ｉ′は著しく減少し、Ｖｄ′は著しく増加する。すると、この場合、今度は逆に、ＯＮ状態からＯＦＦ状態への変化であり、ｄＶｄ′／ｄｔ＞０、ｄｉ′／ｄｔ＜０となるため、ＩＧＢＴのＭＯＳトランジスタ部がオフに近い状態で、Ｃｓ・Ｒｅ・ｄｉ′／ｄｔ＋Ｃｄ・ｄＶｄ′／ｄｔ＞０となり、今度は再び、以下のようになる。
【００６０】
Ｖｇ"＝Ｖｇ′＋Ｒｇ・ｉｇ′＝Ｖｇ′＋Ｒｇ・（Ｃｄ・ｄＶｄ′／ｄｔ＋Ｃｓ・Ｒｅ・ｄｉ′／ｄｔ）
そして、Ｒｅ・ｄｉ′／ｄｔ＋Ｃｄ・ｄＶｄ′／ｄｔ＞０であるから、Ｖｇ"＞Ｖｇ′となり、ゲート電位は非常に高くなる。
【００６１】
この繰返しによって、発振が起こるが、ｎ番目の発振で生じたｄＶｄ（ｎ）とｎ＋１番目の発振で生じたｄＶｄ（ｎ＋１）の関係がｄＶｄ（ｎ）＞ｄＶｄ（ｎ＋１）の場合、発振は収束する。ｄＶｄ（ｎ）＜ｄＶｄ（ｎ＋１）の場合には発振は大きくなるが、ｄＶｄは十分にＯＮしている状態から十分にＯＦＦしている状態が最大となるため、発振振幅には上限があり、その状態で発振が継続する。
【００６２】
なお、本願において帰還係数として挙げた係数は、ＯＦＦ状態からＯＮ状態になる場合のｄＶｄと次にＯＮ状態からＯＦＦ状態になる場合のｄＶｄ変化の比ｄＶｄ（ＯＦＦ→ＯＮ）／ｄＶｄ（ＯＮ→ＯＦＦ）であり、例として、−１以上（最終的には−１に収束する）、−０．９程度（発振は徐々に収束する）、−０．１程度（発振は急激に収束する）を挙げている。
【００６３】
ここで、ｄＶｄ（ＯＦＦ→ＯＮ）／ｄＶｄ（ＯＮ→ＯＦＦ）とｄＶｄ（ＯＮ→ＯＦＦ）／ｄＶｄ（ＯＦＦ→ＯＮ）は同様と仮定している（実際はそうなっている）。
【００６４】
また、特開平９−３３１０６３号公報の構成（図５５）では、ゲート用溝１０ａのピッチＰｉに対し、相当の幅のエミッタトレンチを必要とするか、もしくは浮遊電位のｐ型ボディ領域１０２をゲート用溝１０１ａのピッチＰｉに対し相当分とらなくてはならない。
【００６５】
幅の広いエミッタトレンチを形成した場合、その中に充填する導電体は非常に厚く堆積し、エッチバックする必要があり、生産性が悪くなる問題があった。
【００６６】
またｄｘを非常に小さくすれば、生産性の問題は解決されるが、ＭＯＳトランジスタの密度が大きくなるため、ゲート容量の増加によってスイッチング時間遅れが生じたり、大容量ゲート駆動回路が必要になるなどの問題が生じる。
【００６７】
また、ＭＯＳトランジスタ密度の増加により、飽和電流の増加による短絡耐量の低下も問題となる。
【００６８】
また広い浮遊電位のｐ型ボディ領域を確保する手法では、たとえばＵＳＰ４，９９４，８７１に示されたように、エミッタ電位のｐ型ボディ領域の面積の不足により、ラッチアップが生じる可能性もある。
【００６９】
【課題を解決するための手段】
本発明の目的は、オン抵抗や飽和電圧を小さくし、かつ飽和電流を小さくし、さらに発振を抑制することのできる半導体装置を提供することである。
【００７０】
本発明の一の局面に従う半導体装置は、絶縁ゲート型電界効果トランジスタ部と安定化プレートとを備えている。絶縁ゲート型電界効果トランジスタ部は、チャネル形成領域を挟んで互いに対向するソース領域およびドレイン領域と、チャネル形成領域にゲート絶縁膜を挟んで対向するゲート電極とを有している。安定化プレートは導電体または半導体からなり、ドレイン領域にプレート用絶縁膜を挟んで対向し、かつドレイン領域との間で容量を形成する。安定化プレートとドレイン領域との間で形成される安定化プレート容量は、ゲート電極とドレイン領域との間で形成されるゲート−ドレイン容量よりも大きい。
【００７１】
本発明の一の局面に従う半導体装置によれば、安定化プレート容量がゲート−ドレイン容量よりも大きいため、短絡時の発振を抑制することが可能となる。
【００７２】
また、安定化プレートを設けたことにより、飽和電圧を抑制しつつＭＯＳトランジスタ密度を低減することができる。このため、ゲート容量の増加によるスイッチング時間遅れを防止でき、かつ大容量ゲート駆動回路を不要にすることができる。
【００７３】
また、絶縁ゲート型電界効果トランジスタ密度を低減できるため、飽和電流を小さくでき、短絡耐量を向上させることができる。
【００７４】
また、安定化プレートを幅広の溝内に埋込む構成にする必要もない。このため、上記構成を形成する際のゲート電極材料のエッチバックに関する生産性の悪化を回避することもできる。
【００７５】
上記一の局面において好ましくは、安定化プレートは、ソース領域に電気的に接続されている。
【００７６】
これにより、効果的に発振を防止することができる。
上記一の局面において好ましくは、安定化プレートは、ソース電位との間で容量を構成する。
【００７７】
これにより、発振を防止しつつ構成の自由度を高めることができる。
上記一の局面において好ましくは、安定化プレートがドレイン領域と対向する部分におけるプレート用絶縁膜の膜厚は、ゲート電極がドレイン領域と対向する部分におけるゲート絶縁膜の膜厚よりも薄い。
【００７８】
これにより、プレート用絶縁膜の膜厚をゲート絶縁膜の膜厚より厚くするだけで、簡単な構成により発振を防止することができる。
【００７９】
上記一の局面において好ましくは、安定化プレートがドレイン領域と対向する部分におけるプレート用絶縁膜の誘電率は、ゲート電極がドレイン領域と対向する部分におけるゲート絶縁膜の誘電率よりも大きい。
【００８０】
これにより、プレート用絶縁膜の誘電率をゲート絶縁膜の誘電率よりも大きくするだけで、簡単な構成で発振を防止することができる。
【００８１】
上記一の局面において好ましくは、安定化プレートがドレイン領域と対向する面積は、ゲート電極がドレイン領域と対向する面積よりも大きい。
【００８２】
これにより、簡単な構成で発振を抑制することができる。
上記一の局面において好ましくは、安定化プレートに対向する部分におけるドレイン領域の不純物濃度は、ゲート電極に対向する部分におけるドレイン領域の不純物濃度よりも高い。
【００８３】
これにより、不純物濃度を制御するだけの簡単な構成で発振を抑制することができる。
【００８４】
上記一の局面において好ましくは、絶縁ゲート型電界効果トランジスタは複数個並んで配置されており、２つの絶縁ゲート型電界効果トランジスタに挟まれる領域には２以上の安定化プレートが配置されている。
【００８５】
これにより、発振を防止しつつ、絶縁ゲート型電界効果トランジスタ密度を低減することができる。
【００８６】
上記一の局面において好ましくは、ドレイン領域のうち２以上の安定化プレートに挟まれる領域の不純物濃度が、ドレイン領域の他の領域の不純物濃度よりも高い。
【００８７】
この不純物濃度の高い領域により、空乏層が広がりにくくなるため、安定化プレートの容量を大きく保つことができる。
【００８８】
上記一の局面において好ましくは、チャネル形成領域はソース領域およびドレイン領域とは逆導電型のボディ領域内にあり、ボディ領域が安定化プレートに対向する長さに対するドレイン領域が安定化プレートに対向する長さの比は、ボディ領域がゲート電極に対向する長さに対するドレイン領域のゲート電極に対向する長さの比よりも大きい。
【００８９】
これにより、安定化プレートの容量をゲート−ドレイン容量よりも大きくすることができる。
【００９０】
上記一の局面において好ましくは、互いに対向する第１主面および第２主面を有し、かつ第１主面に形成されたゲート用溝を有する半導体基板がさらに備えられており、ゲート電極はゲート用溝内を埋め込んでいる。
【００９１】
これにより、チャネル形成領域が基板表面に垂直に形成される構成についても、発振を防止することができる。
【００９２】
上記一の局面において好ましくは、ゲート電極は互いに対向する両側面を有しており、両側面の各々においてチャネル形成領域と対向する。
【００９３】
これにより、ゲート電極の両側面でチャネルを形成することが可能となる。
上記一の局面において好ましくは、ソース側電極とドレイン側電極とはともに半導体基板の第１主面に形成されている。
【００９４】
これにより、チャネル形成領域が基板表面に平行に形成される構成についても発振を抑制することができる。
【００９５】
上記一の局面において好ましくは、ソース側電極は半導体基板の第１主面に形成されており、ドレイン側電極は第２主面側に形成されている。
【００９６】
これにより、チャネル形成領域が基板表面に垂直に形成される構成についても、発振を抑制することができる。
【００９７】
上記一の局面において好ましくは、ゲート用溝は、ドレイン領域にまで達している。
【００９８】
これにより、ゲート電極とドレイン領域との間で容量を構成することができる。
【００９９】
上記一の局面において好ましくは、絶縁ゲート型電界効果トランジスタ部を含むセルが複数個並べて配列されており、配列された複数のセルの終端部に安定化プレートが配置されている。
【０１００】
これにより、セル内の絶縁ゲート型電界効果トランジスタ部のドレインで発生した電位変化がセル外に及ぶことを抑制し、耐量を向上させることができる。
【０１０１】
上記一の局面において好ましくは、配列された複数のセルの終端部に安定化プレートが複数個配置されている。
【０１０２】
これにより、発振抑制効果をさらに向上させることができる。
本発明の他の局面に従う半導体装置は、半導体基板と、第１および第２の絶縁ゲート型電界効果トランジスタ部と、第１および第２の安定化プレートとを備えている。半導体基板は、互いに対向する第１主面および第２主面を有している。第１および第２の絶縁ゲート型電界効果トランジスタの各々は、チャネル形成領域を挟んで互いに対向するソース領域およびドレイン領域と、チャネル形成領域にゲート絶縁膜を挟んで対向するゲート電極とを有している。第１の安定化プレートは、第１の絶縁ゲート型電界効果トランジスタ部のドレイン領域に第１のプレート用絶縁膜を挟んで対向し、かつ第１の絶縁ゲート型電界効果トランジスタ部のドレイン領域との間で容量を形成し、かつ導電体または半導体からなっている。第２の安定化プレートは、第２の絶縁ゲート型電界効果トランジスタ部のドレイン領域に第２のプレート用絶縁膜を挟んで対向し、かつ第２の絶縁ゲート型電界効果トランジスタ部のドレイン領域との間で容量を形成し、かつ導電体または半導体からなっている。第１の絶縁ゲート型電界効果トランジスタ部は第１主面に形成され、第２の絶縁ゲート型電界効果トランジスタ部は第２主面に形成され、かつ第１および第２の絶縁ゲート型電界効果トランジスタ部の間で電流が流される。
【０１０３】
本発明の他の局面に従う半導体装置によれば、２つの絶縁ゲート型電界効果トランジスタ部の各々が基板の両面に対向して配置された発振の起こりやすい構成においても、安定化プレート容量をゲート−ドレイン容量よりも大きくすることにより、短絡時の発振を抑制することが可能となる。
【０１０４】
また、安定化プレートを設けたことにより、飽和電圧を抑制しつつ絶縁ゲート型電界効果トランジスタ密度を低減することができる。このため、ゲート容量の増加によるスイッチング時間遅れを防止でき、かつ大容量ゲート駆動回路を不要とすることができる。
【０１０５】
また、絶縁ゲート型電界効果トランジスタ密度を低減できるため、飽和電流を小さくでき、短絡耐量を向上させることができる。
【０１０６】
また、安定化プレートを幅広の溝内に埋込む構成にする必要もない。このため、上記構成を形成する際のエッチバックに関する生産性の悪化も回避することができる。
【０１０７】
上記他の局面において好ましくは、第１の安定化プレートと第１の絶縁ゲート型電界効果トランジスタ部のドレイン領域との間で形成される第１の安定化プレート容量は、第１の絶縁ゲート型電界効果トランジスタ部のゲート電極とドレイン領域との間で形成される第１のゲート−ドレイン容量よりも大きい。第２の安定化プレートと第２の絶縁ゲート型電界効果トランジスタ部のドレイン領域との間で形成される第２の安定化プレート容量は、第２の絶縁ゲート型電界効果トランジスタ部のゲート電極とドレイン領域との間で形成される第２のゲート−ドレイン容量よりも大きい。
【０１０８】
これにより、発振を抑制することが可能となる。
上記他の局面において好ましくは、第１の絶縁ゲート型電界効果トランジスタが複数個並んで配置されており、２つの第１の絶縁ゲート型電界効果トランジスタに挟まれる領域には、２以上の第１の安定化プレートが配置されている。第２の絶縁ゲート型電界効果トランジスタが複数個並んで配置されており、２つの第２の絶縁ゲート型電界効果トランジスタに挟まれる領域には、２以上の第２の安定化プレートが配置されている。ドレイン領域のうち2以上の第１の安定化プレートに挟まれる領域の不純物濃度および2以上の第２の安定化プレートに挟まれる領域の不純物濃度が、ドレイン領域の他の領域の不純物濃度よりも高い。
【０１０９】
この不純物濃度の高い領域により、空乏層が広がりにくくなるため、安定化プレートの容量を大きく保つことができる。
【０１１０】
上記他の局面において好ましくは、半導体基板は、第１主面に形成された第１のゲート用溝と、第２主面に形成された第２のゲート用溝とを有している。第１の絶縁ゲート型電界効果トランジスタ部のゲート電極は、第１のゲート用溝内を埋め込んでいる。第２の絶縁ゲート型電界効果トランジスタ部のゲート電極は、第２のゲート用溝内を埋め込んでいる。
【０１１１】
これにより、チャネル形成領域が基板表面に垂直に形成される構成についても、発振を抑制することができる。
【０１１２】
上記他の局面において好ましくは、第１の絶縁ゲート型電界効果トランジスタ部のゲート電極は、互いに対向する両側面を有しており、両側面の各々において第１の絶縁ゲート型電界効果トランジスタ部のチャネル形成領域と対向している。第２の絶縁ゲート型電界効果トランジスタ部のゲート電極は、互いに対向する両側面を有しており、両側面の各々において第２の絶縁ゲート型電界効果トランジスタ部のチャネル形成領域と対向している。
【０１１３】
これにより、ゲート電極の両側面でチャネルを形成することができる。
上記他の局面において好ましくは、第１および第２の絶縁ゲート型電界効果トランジスタ部を含むセルが複数個並べて配列されており、配列された複数のセルの終端部に第１および第２の安定化プレートが配置されている。
【０１１４】
これにより、セル内の絶縁ゲート型電界効果トランジスタ部のドレインで発生した電位変化がセル外に及ぶことを抑制でき、耐量を向上させることができる。
【０１１５】
上記他の局面において好ましくは、配列された複数のセルの終端部に第１および第２の安定化プレートの各々が複数個配置されている。
【０１１６】
これにより、発振抑制効果がさらに向上する。
本発明のさらに他の局面に従う半導体装置は、絶縁ゲート型電界効果トランジスタ部と、安定化プレートとを備えている。絶縁ゲート型電界効果トランジスタ部は、チャネル形成領域を挟んで互いに対向するソース領域およびドレイン領域と、チャネル形成領域にゲート絶縁膜を挟んで対向するゲート電極とを有している。安定化プレートは、ドレイン領域にプレート用絶縁膜を挟んで対向し、かつドレイン領域との間で容量を形成し、かつ導電体または半導体からなっている。絶縁ゲート型電界効果トランジスタ部を含むセルが複数個並べて配列されており、配列された複数のセルの終端部に安定化プレートが配置されている。
【０１１７】
本発明のさらに他の局面に従う半導体装置によれば、セル内の絶縁ゲート型電界効果トランジスタ部のドレインで発生した電位変化がセル外に及ぶことを抑制でき、耐量を向上させることができる。
【０１１８】
上記さらに他の局面において好ましくは、配列された複数のセルの終端部に安定化プレートが複数個配置されている。
【０１１９】
これにより、発振抑制効果がさらに大きくなる。
【０１２０】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【０１２１】
（実施の形態１）
図１および図２は、本発明の実施の形態１における半導体装置の構成を示す回路図および概略断面図である。
【０１２２】
主に図２を参照して、本実施の形態の半導体装置は、たとえば１００〜２００μｍの厚みを有する半導体基板に形成されたトレンチゲート型ＩＧＢＴである。ｎ-シリコン基板１は、たとえば約１×１０14ｃｍ-3の濃度を有している。このｎ-シリコン基板１の第１主面側に、たとえば濃度が約１×１０16〜１×１０18ｃｍ-3で第１主面からの深さが約３μｍのｐ型半導体よりなるｐ型ボディ領域２が形成されている。ｐ型ボディ領域２内の第１主面には、たとえば濃度が１×１０19ｃｍ-3以上で、第１主面からの深さが約０．５μｍのｎ型半導体よりなるｎ型エミッタ領域３が形成されている。このｎ型エミッタ領域３と隣り合うように第１主面には、ｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域６が、たとえば１×１０20ｃｍ-3程度の濃度で形成されている。
【０１２３】
第１主面には、ｎ型エミッタ領域３とｐ型ボディ領域２とを突き抜けてｎ-シリコン基板１に達するゲート用溝１ａが形成されている。このゲート用溝１ａは、第１主面からたとえば３〜１０μｍの深さを有しており、ゲート用溝１０１ａのピッチはたとえば２．０μｍ〜６．０μｍである。このゲート用溝１ａの内表面には、たとえば３０〜２００ｎｍの厚みのシリコン酸化膜よりなるゲート絶縁膜４ａが形成されている。ゲート用溝１ａ内を埋め込むように、たとえばリンが高濃度に導入された多結晶シリコンよりなるゲート電極５ａが形成されている。ゲート電極５ａは、ゲート電位Ｇを与える制御電極に電気的に接続されている。
【０１２４】
このようにゲート用溝１ａとゲート絶縁膜４ａとゲート電極５ａとからゲートトレンチが構成されている。またｎ-シリコン基板１とｎ型エミッタ領域３とゲートトレンチとから、ｎ-シリコン基板１をドレインとし、ｎ型エミッタ領域３をソースとする絶縁ゲート型電界効果トランジスタ部（ここでは、ＭＯＳトランジスタ部）が構成されている。
【０１２５】
第１主面にはＭＯＳトランジスタ部が複数個配置されており、２つのＭＯＳトランジスタ部の間に、エミッタトレンチが形成されている。このエミッタトレンチは、エミッタ用溝１ｂと、エミッタ用絶縁膜４ｂと、エミッタ用導電層５ｂとを有している。エミッタ用溝１ｂは、ｐ型ボディ領域２を突き抜けてｎ-シリコン基板１に達するように形成されており、第１主面からたとえば３〜１０μｍの深さを有している。このエミッタ用溝１ｂの内表面に沿うように、たとえば３０〜２００ｎｍの厚みのシリコン酸化膜よりなるエミッタ用絶縁膜４ｂが形成されている。エミッタ用溝１ｂ内を埋め込むように、たとえばリンが高濃度に導入された多結晶シリコンよりなり、安定化プレートとなるエミッタ用導電層５ｂが形成されている。
【０１２６】
第１主面上には層間絶縁膜９が形成されており、この層間絶縁膜９には第１主面に達する孔９ａが設けられている。この孔９ａの底部にはバリアメタル層１０が形成されている。このバリアメタル層１０を介して安定化プレート５ｂ、ｐ+不純物拡散領域６およびｎ型エミッタ領域３には、エミッタ電位Ｅを与えるエミッタ電極１１が電気的に接続されている。
【０１２７】
またｎ-シリコン基板１の第２主面側にはｎ型バッファ領域７と、ｐ型コレクタ領域８とが順に形成されている。このｐ型コレクタ領域８には、コレクタ電位Ｃを与えるコレクタ電極１２が電気的に接続されている。このコレクタ電極１２の材質は、たとえばアルミニウム化合物である。
【０１２８】
主に図１を参照して、図２に示すＩＧＢＴの構成は、ＭＯＳトランジスタＴｒとダイオードＤｉとから構成されている。またゲート電極５ａとｎ-シリコン基板１との間にはドレイン側容量Ｃｄが構成されており、ゲート電極５ａとｎ型エミッタ領域３との間にはソース側容量Ｃｓが構成されている。また安定化プレート５ｂとｎ-シリコン基板１との間には安定化プレート容量Ｃｆが構成されている。そして本実施の形態においては、この安定化プレート容量Ｃｆがドレイン側容量Ｃｄより大きくなるように構成されている。
【０１２９】
本実施の形態の半導体装置においては、たとえばインバータ接続時には、エミッタ電位を基準に、制御電極のゲート電位Ｇはオフ状態では−１５Ｖに、オン状態では＋１５Ｖに設定されたパルス状の制御信号であり、コレクタ電極１２のコレクタ電位Ｃはゲート電位Ｇに従って概ね電源電圧と飽和電圧との間の電圧とされる。
【０１３０】
なお、ゲート用溝１ａとエミッタ用溝１ｂとの距離をｄｘ、ゲート用溝１ａのピッチをＰｉとした場合に、Ｐｉ／ｄｘの制限はない。
【０１３１】
本願発明者らは、従来例と本実施の形態との各半導体装置における短絡時の波形について調べた。
【０１３２】
従来例としては、図５４に示すＵＳＰ６，０４０，５９９に記載の半導体装置を用いた。また測定にあたっては、電源電圧を４００Ｖとし、ゲートには−１５Ｖ〜＋１４Ｖの範囲でオンパルス幅が１０μｓｅｃのシングルパルス信号を与えた。その結果を図３Ａ〜図３Ｄおよび図４に示す。
【０１３３】
なお、図３Ａ〜図３Ｄでは、Ｉｇ、Ｖｇ、ＶｃｅまたはＩｃを縦軸にとり、時間を横軸にとっている。また図４では、図３Ａ〜図３Ｄの一部を拡大したものであり、ＶｃｅまたはＩｃを縦軸にとり、時間を横軸にとっている。
【０１３４】
図３Ａ〜図３Ｄおよび図４を参照して、図５４に示す構成では、ゲートにオンパルスが入力された後、０．４〜０．７μｓｅｃにかけて負のゲート電流が最大−２Ａ流れる。これによって、ゲート電圧Ｖｇが０．７５μｓｅｃ後には−１０Ｖ程度まで低下し、一度オンしたチャネルが再び閉じ、そのことによって再びゲートがオンしていることがわかる。この構造では、過剰な負帰還がかかり、発振が生じ、その発振は減衰せずに継続することがわかる。
【０１３５】
また図２に示す本実施の形態の構成においては、電源電圧を８００Ｖとし、ゲートには−１５Ｖ〜＋１９Ｖの範囲でオンパルス幅が１０μｓｅｃのシングルパルス信号を与えた。そのときの短絡時の波形を図５Ａ〜図５Ｄおよび図６に示す。
【０１３６】
なお、図５Ａ〜図５ＤはＩｇ、Ｖｇ、ＶｃｅまたはＩｃを縦軸とし、時間を横軸にとっている。図６は、図５Ａ〜図５Ｄの一部を拡大して示す図であり、ＶｃｅまたはＩｃを縦軸にとり、時間を横軸にとっている。
【０１３７】
図５Ａ〜図５Ｄおよび図６を参照して、図２に示す構成では、ゲートにオンパルスが入力された後、０．４〜０．５５μｓｅｃにかけては、負のゲート電流Ｉｇが最大−１Ａ流れる。これによって、ゲート電圧Ｖｇが０．５５μｍｓｅｃ後には、一瞬ほぼ０Ｖまで低下し、発振しているが、次の発振はほぼ抑制されていることがわかる。図２の構造では、過剰な負帰還がかかり発振が一時的に生じるが、帰還の係数ｋが−１＜ｋ＜０で０．１に近い値であるため発振は急激に減衰する。このように本実施の形態の構造によると、８００Ｖ以下の電源電圧で、オン時のゲート電圧の範囲が１９Ｖ以下では発振は抑制される。
【０１３８】
本実施の形態の構成において短絡時の発振が抑制できる理由を以下に説明する。
【０１３９】
本実施の形態では、図１を参照して、短絡状態ではオフ状態から電源電圧を印加されたまま、オン状態になる。そこで、ドレイン近傍に発生する電荷Ｑｄは、安定化プレート５ｂが設けられているため、ドレイン側容量Ｃｄと安定化プレート容量Ｃｆとに分配されることになる。このため、ｄＶｄは、安定化プレート５ｂがない場合に比べ、Ｃｄ／（Ｃｄ＋Ｃｆ）の大きさとなる。よって、本実施の形態のように安定化プレート容量Ｃｆがドレイン側容量Ｃｄに比較して大きくなる場合には、ｄＶｄは小さくなり、Ｃｄが大きくなってもゲート電流Ｉｇの流入は小さくなり、Ｖｇの低下も小さくなる。したがって、帰還が小さくなり、発振が抑制されるのである。
【０１４０】
また本願発明者らは、従来例と本実施の形態との各半導体装置におけるコレクタ電流とコレクタ電圧との関係について調べた。その結果を図７に示す。
【０１４１】
図７の結果より、本実施の形態の半導体装置では、図５２や図５４に示す従来の半導体装置に比較して、コレクタ電圧を固定した時のコレクタ電流を小さくできることが分かる。
【０１４２】
以上より、本実施の形態では、安定化プレート容量Ｃｆがドレイン側容量Ｃｄよりも大きくなるように構成されているため、短絡時の発振を抑制することができる。
【０１４３】
また、安定化プレート５ｂの容量を介して、半導体基板内の電位がほぼ一定電位に固定されていることも、発振抑制に効果がある。
【０１４４】
また、発振抑制にはゲートトレンチの両側にＭＯＳトランジスタ部を形成し、ドレイン側容量Ｃを小さくすることも重要である。
【０１４５】
また、チップ内の一部に不均一が生じ、ｄＶｄ／ｄｔが局所的に生じた場合でも、安定化プレート５ｂの容量を介して電位が固定されるため、周辺への影響を抑制することができる。
【０１４６】
また、安定化プレート５ｂを設けたことにより、ＭＯＳトランジスタ密度を低減することができる。このため、ゲート容量の増加によるスイッチング時間遅れを防止でき、かつ大容量ゲート駆動回路を不要にすることができる。
【０１４７】
また、ＭＯＳトランジスタ密度を低減できるため、飽和電流を小さくでき、短絡耐量を向上させることもできる。また、安定化プレート５ｂを幅広の溝内に埋め込む構成にする必要もないため、このような幅広の構成を形成する際のエッチバックに関する生産性悪化を回避することもできる。
【０１４８】
なお、本実施の形態においては、トレンチゲート構造のＩＧＢＴについて説明したが、ＭＯＳゲート構造のサイリスタ、ＭＯＳトランジスタなどの絶縁ゲート型電界効果トランジスタ部を持つスイッチング素子に対し、適用可能であり、同様の効果が望めることはいうまでもない。
【０１４９】
また、本発明は、コレクタ構造がいかなる構造であっても同様な効果が得られる。
【０１５０】
さらに、図８に示すようにたとえば平面ゲート型ＩＧＢＴのような平面ゲート型スイッチング素子に適用しても、同様の効果があることはいうまでもない。
【０１５１】
また図８に示す平面ゲート型素子で、面積効率を上げるためにトレンチ型の安定化プレート５ｂを用いても同様の効果があることも明白である。
【０１５２】
また平面ゲート型素子では、安定化プレート５ｂの存在により、オン時に安定化プレート５ｂ近傍の電流経路で電流が流れにくくなる現象がある。これを抑制するために、ゲート５ａと安定化プレート５ｂの距離を拡げたり、安定化プレート５ｂに対向するｎ-シリコン基板１の領域のｎ型不純物濃度を高くすることも容易に推測できる。
【０１５３】
また、導電型が逆の素子に対しても同様に有効である。
さらに、本実施の形態では、安定化プレート５ｂをエミッタ電極１１に接続した例について説明したが、安定化プレート５ｂは、エミッタ電位Ｅ以外の一定電位や、負帰還を打ち消す方向の可変の電位を持つ電極でもよい。
【０１５４】
また、安定化プレート５ｂのｎ-シリコン基板１側の側壁のｎ型不純物濃度を高くすることにより、安定化プレート容量Ｃｆを大きくすること、ひいては発振抑制特性を向上する効果も得られる。
【０１５５】
また安定化プレート容量Ｃｆがドレイン側容量Ｃｄに比べて大きいほどに電位安定化につながる。このため、図９〜図１７に示す構造またはそれらの組合せを用いることにより、安定化プレート容量Ｃｆを増加させることによって、発振抑制効果をさらに高めることができる。
【０１５６】
また図１８に示すような、半導体基板の第１主面および第２主面の双方に絶縁ゲート型電界効果トランジスタ構造を設けた素子や、コレクタとエミッタがともに第１主面に形成された素子に対しても本発明の構成は有効である。
【０１５７】
また図１９の等価回路に示すように、安定化プレートを直接一定電位にするのではなく、安定化プレートをｎ-シリコン基板１との間で容量を構成させるとともにエミッタ電位との間でも容量を構成させるような浮遊電位とし、容量結合による電位の安定化を図ってもよい。
【０１５８】
以下、これらの転用例について説明する。
（実施の形態２）
図８は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。図８を参照して、本実施の形態の半導体装置は、たとえば厚さが約１００〜２００μｍの半導体基板に形成された平面ゲート型ＩＧＢＴである。たとえば濃度が約１×１０14ｃｍ-3のｎ-シリコン基板１の第１主面側には、ｐ型半導体よりなるｐ型ボディ領域２が選択的に形成されている。ｐ型ボディ領域２は、たとえば約１×１０16〜１×１０18ｃｍ-3の濃度を有し、第１主面から約３μｍの深さを有している。ｐ型ボディ領域２内の第１主面には、たとえば濃度が１×１０19ｃｍ-3以上で、第１主面からの深さが約０．５μｍのｎ型半導体よりなるｎ型エミッタ領域３が形成されている。このｎ型エミッタ領域３の隣には、ｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域６がたとえば１×１０20ｃｍ-3程度の高濃度で形成されている。
【０１５９】
ｎ-シリコン基板１とｎ型エミッタ領域３とに挟まれるｐ型ボディ領域２と対向するように第１主面上にゲート絶縁膜４を介してゲート電極５ａが形成されている。
【０１６０】
このｎ-シリコン基板１とｎ型エミッタ領域３とゲート電極５ａとにより、ｎ-シリコン基板１をドレインとし、ｎ型エミッタ領域３をソースとする絶縁ゲート型電界効果トランジスタ部（ここでは、ＭＯＳトランジスタ部）が構成されている。
【０１６１】
２つのＭＯＳトランジスタ部に挟まれる第１主面上に、絶縁膜４を介して安定化プレートとなるエミッタ用導電層５ｂが形成されている。この安定化プレート５ｂとゲート電極５ａとの材質には、たとえばリンを高濃度に導入した多結晶シリコン、高融点金属材料、高融点金属シリサイド、またはそれらの複合膜が用いられる。
【０１６２】
第１主面上には層間絶縁膜９が形成されており、この層間絶縁膜９には第１主面の一部表面に達する孔９ａが形成されている。この孔９ａの底部にはバリアメタル層１０が形成されている。このバリアメタル層１０を介して安定化プレート５ｂ、ｐ+不純物拡散領域６およびｎ型エミッタ領域３とに、エミッタ電位Ｅを与えるエミッタ電極１１が電気的に接続されている。
【０１６３】
またｎ-シリコン基板１の第２主面側には、ｎ型バッファ領域７とｐ型コレクタ領域８とが順に形成されている。ｐ型コレクタ領域８には、コレクタ電位Ｃを与えるコレクタ電極１２が電気的に接続されている。このコレクタ電極１２の材質は、たとえばアルミニウム化合物である。
【０１６４】
なお、本実施の形態においては、ソース側電極とドレイン側電極とは共に第１主面側に形成されてもよい。
【０１６５】
本実施の形態においても、安定化プレート５ｂとｎ-シリコン基板１との間で構成される安定化プレート容量Ｃｆは、ゲート電極５ａとｎ-シリコン基板１との間で構成されるドレイン側容量Ｃｄよりも大きくなるように構成されている。
【０１６６】
本実施の形態の半導体装置においては、たとえばインバータ接続時には、エミッタ電位Ｅを基準に、制御電極のゲート電位Ｇにオフ状態では−１５Ｖ、オン状態では＋１５Ｖに設定されたパルス状の制御信号であり、コレクタ電極１２のコレクタ電位Ｃは、ゲート電位Ｇに従って概ね電源電圧と飽和電圧との間の電圧とされる。
【０１６７】
本実施の形態においても、安定化プレート容量Ｃｆがドレイン側容量Ｃｄよりも大きくなるよう設定されているため、実施の形態１と同様、短絡時の発振を抑制することができる。
【０１６８】
また、これ以外の効果についても実施の形態１と同様の効果が得られる。
（実施の形態３）
図９は、本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。図９を参照して、本実施の形態の構成は、ゲート用溝１ａとエミッタ用溝１ｂとの深さの関係において実施の形態１の構成と異なる。本実施の形態では、エミッタ用溝１ｂのｎ-シリコン基板内を延びる深さＤ２が、ゲート用溝１ａのｎ-シリコン基板内を延びる深さＤ１よりも深くなるように設定されている。これにより、安定化プレート５ｂとｎ-シリコン基板１との間で構成される安定プレート容量Ｃｆが、ゲート電極５ａとｎ-シリコン基板１との間で構成されるゲート側容量Ｃｄより大きくなっている。
【０１６９】
なお、ゲート用溝１ａとエミッタ用溝１ｂの第１主面からの深さＤ３、Ｄ４の各々は、たとえば３〜１０μｍの範囲内である。
【０１７０】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１７１】
本実施の形態においても、ゲート用溝１ａの深さＤ１とエミッタ用溝１ｂの深さＤ２とを調整することにより、安定化プレート容量Ｃｆがドレイン側容量Ｃｄより大きくなるように構成されているため、実施の形態１と同様、短絡時の発振を抑制することができる。
【０１７２】
また、これ以外の効果についても実施の形態１と同様の効果が得られる。
なお、図８に示す構成では、安定化プレート５ｂがｎ-シリコン基板１と対向する面積を、ゲート電極５ａがｎ-シリコン基板１と対向する面積より大きくすることにより、短絡時の発振を抑制することができる。
【０１７３】
（実施の形態４）
図１０は、本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。図１０を参照して、本実施の形態の構成は、ゲート絶縁膜４ａとエミッタ用絶縁膜４ｂとの膜厚の関係において実施の形態１の構成と異なる。本実施の形態では、ゲート絶縁膜４ａとエミッタ用絶縁膜４ｂとにたとえばシリコン酸化膜などの同一の材質が用いられた上で、エミッタ用絶縁膜４ｂの厚みＴ２がゲート絶縁膜４ａの厚みＴ１より薄く構成されている。これにより、安定化プレート容量Ｃｆがドレイン側容量Ｃｄよりも大きくなるように構成されている。
【０１７４】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１７５】
本実施の形態では、エミッタ用絶縁膜４ｂの厚みＴ２とゲート絶縁膜４ａの厚みＴ１とを調整することにより、安定化プレート容量Ｃｆがドレイン側容量Ｃｄより大きくなるように構成されているため、実施の形態１と同様、短絡時の発振を抑制することができる。
【０１７６】
また、これ以外の効果についても実施の形態１と同様の効果が得られる。
なお、上記においては、ゲート絶縁膜４ａとエミッタ用絶縁膜４ｂとの各膜厚を調整する場合について説明したが、図１の構成においてエミッタ用絶縁膜４ｂの誘電率をゲート絶縁膜４ａの誘電率より高くすることにより、安定化プレート容量Ｃｆがドレイン側容量Ｃｄより大きくなるよう構成されていてもよい。
【０１７７】
誘電率を調整する場合においても、安定化プレート容量Ｃｆがドレイン側容量Ｃｄより大きくなるため、実施の形態１と同様、発振を抑制することができる。
【０１７８】
（実施の形態５）
図１１は、本発明の実施の形態５における半導体装置の構成を概略的に示す断面図である。図１１を参照して、本実施の形態の構成は、２つのＭＯＳトランジスタ部に挟まれる領域に複数本のエミッタトレンチが設けられている点において実施の形態１の構成と異なる。本実施の形態では、２つのＭＯＳトランジスタに挟まれる領域の第１主面にたとえば２本のエミッタトレンチが設けられている。
【０１７９】
このエミッタトレンチは、実施の形態１と同様、エミッタ用溝１ｂとエミッタ用絶縁膜４ｂと安定化プレート５ｂとから構成されている。また２つのエミッタトレンチに挟まれる第１主面には、ｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域６がたとえば１×１０20ｃｍ-3程度の高濃度で形成されている。
【０１８０】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１８１】
本実施の形態では、２つのＭＯＳトランジスタ部に挟まれる領域に安定化プレート５ｂが複数本設けられているため、安定化プレート容量Ｃｆをドレイン側容量Ｃｄよりも大きくすることができ、実施の形態１と同様、短絡時における発振を抑制することができる。
【０１８２】
また、これ以外の効果についても実施の形態１と同様の効果が得られる。
なお、安定化プレート５ｂに挟まれた領域は、エミッタ電位である必要はなく、浮遊電位であってもよい。浮遊電位の場合には、特開平９−３３１０６３号公報の効果と同様の効果を得ることができるが、ＵＳＰ４，９９４，８７１に示されたようにラッチアップに対する耐量が下がるおそれがあるため注意が必要である。
【０１８３】
（実施の形態６）
図１２は、本発明の実施の形態６における半導体装置の構成を概略的に示す断面図である。図１２を参照して、本実施の形態の構成は、ｎ-シリコン基板１の不純物濃度が調整されている点において実施の形態１の構成と異なる。本実施の形態では、ｎ-シリコン基板１の安定化プレート５ｂに対向する領域のｎ型不純物濃度が他のｎ-シリコン基板１の領域よりも高くなっている。つまり、ｎ-シリコン基板１の安定化プレート５ｂに対向する領域にｎ+不純物拡散領域１４が設けられており、このｎ+不純物拡散領域１４は、たとえば１×１０14ｃｍ-3程度の濃度を有するｎ-シリコン基板１よりも高いｎ型不純物濃度を有している。
【０１８４】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１８５】
本実施の形態では、安定化プレート５ｂに対向する位置に高濃度のｎ+不純物拡散領域１４が設けられている。このため、空乏層が拡がりにくく、大きい容量の安定化プレート容量Ｃｆを得ることが可能となる。よって、安定化プレート容量Ｃｆをドレイン側容量Ｃｄより大きくすることができるため、実施の形態１と同様、短絡時における発振を抑制することができる。
【０１８６】
また、これ以外の効果についても実施の形態１と同様の効果を得ることができる。
【０１８７】
なお、ｎ+不純物拡散領域１４は、半導体基板表面からのイオン注入と拡散によって形成することができ、またエミッタ用溝１ｂ形成時にエミッタ用溝１ｂの側壁からのイオン注入や拡散によって形成することもできる。
【０１８８】
なお図１２に示す構成においては、高濃度のｎ+不純物拡散領域１４は、安定化プレート５ｂの両側壁近傍に配置されているが、安定化プレート５ｂの片方の側壁近傍のみに設けられても発振抑制の効果が得られる。
【０１８９】
また図８に示すように平面ゲート型ＩＧＢＴにおいては、安定化プレート５ｂと対向するｎ-シリコン基板１の第１主面の領域に高濃度のｎ+不純物拡散領域を設けることにより、本実施の形態と同様の効果が得られることは言うまでもない。
【０１９０】
また図１１に示すように２つのＭＯＳトランジスタに挟まれる領域内に複数のエミッタトレンチがある構成においても、本実施の形態の構成を適用することができる。つまり、図１３を参照して、２つのエミッタトレンチに挟まれるｎ-シリコン基板１の領域に高濃度のｎ+不純物拡散領域１４を設けることにより、本実施の形態と同様の効果を得ることができる。
【０１９１】
また図１３に示すように安定化プレート５ｂに挟まれたｐ型ボディ領域２がエミッタ電位に設定されている場合には、高濃度のｎ+不純物拡散領域１４の存在によってキャリア蓄積効果による飽和電圧低減の効果も得られる。
【０１９２】
なお、図１４および図１５に示すようにｐ型ボディ領域２の下面近傍全域にわたって高濃度のｎ+不純物拡散領域１４が設けられていてもよい。このようにｐ型ボディ領域２の直下全域に高濃度のｎ+不純物拡散領域１４を設けることによって、飽和電圧低減の効果も得られる。
【０１９３】
また図１４および図１５に示す構造においては、安定化プレート５ｂ近傍のｎ+不純物拡散領域１４もしくはｎ-シリコン基板１のｎ型不純物濃度を他のｎ型領域の濃度より高くすることにより、空乏層の拡がりを十分に抑制でき、さらにドレイン側容量Ｃｄを小さくすることもできる。
【０１９４】
なお、上述した以外の図１２〜図１５の構成は、図２に示す実施の形態１の構成もしくは図１１に示す実施の形態５の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１９５】
また本願発明者らは、図１４に示す本実施の形態の半導体装置におけるコレクタ電流とコレクタ電圧との関係について調べた。その結果を図７に併せて示す。
【０１９６】
図７の結果より、本実施の形態の半導体装置では、図５４に示す従来の半導体装置に比較して、コレクタ電圧を固定した時のコレクタ電流を小さくできることが分かる。
【０１９７】
（実施の形態７）
図１６は、本発明の実施の形態７における半導体装置の構成を概略的に示す断面図である。図１６を参照して、本実施の形態の構成は、ｐ型ボディ領域２の深さがエミッタトレンチ部とゲートトレンチ部とで異なっている点において実施の形態１の構成と異なる。本実施の形態では、ｐ型ボディ領域２はゲートトレンチ部において深く、かつエミッタトレンチ部においては浅く形成されている。
【０１９８】
このため、エミッタトレンチ部がｎ-シリコン基板１と対向する長さは、ゲートトレンチがｎ-シリコン基板１と対向する長さよりも長くなっている。つまり、ｐ型ボディ領域２が安定化プレート５ｂに対向する長さに対するｎ-シリコン基板１が安定化プレート５ｂに対向する長さの比は、ｐ型ボディ領域２がゲート電極５ａに対向する長さに対するｎ-シリコン基板１のゲート電極５ａに対向する長さの比よりも大きくなっている。
【０１９９】
このように安定化プレート５ｂがｎ-シリコン基板１に対向する長さが、ゲート電極５ａがｎ-シリコン基板１に対向する長さよりも長くなっているため、安定化プレート容量Ｃｆをドレイン側容量Ｃｄよりも大きくすることができる。
【０２００】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０２０１】
本実施の形態では、ｐ型ボディ領域２の各部の深さを制御することにより、安定化プレート容量Ｃｆをドレイン側容量Ｃｄよりも大きくすることができるため、実施の形態１と同様、短絡時における発振を抑制することができる。
【０２０２】
また、これ以外の効果についても実施の形態１と同様の効果が得られる。
本実施の形態のｐ型ボディ領域２の深さを制御した構成は、図１１の構成に適用されてもよい。この場合、たとえば図１７に示すような構成が得られる。
【０２０３】
図１７を参照して、複数のエミッタトレンチに挟まれるｐ型ボディ領域２の第１主面からの深さが、ｐ型ボディ領域２の他の部分の第１主面からの深さよりも浅くなるように形成される。これにより、上記と同様、安定化プレート容量Ｃｆをドレイン側容量Ｃｄよりも大きくすることができ、短絡時における発振を抑制することが可能となる。
【０２０４】
なお、図１７に示す構成においては、２つのＭＯＳトランジスタ部に挟まれる領域にエミッタトレンチが２本設けられた場合について説明したが、エミッタトレンチは３本以上設けられていてもよく、この場合には少なくとも１本のエミッタトレンチ近傍のｐ型ボディ領域２の第１主面からの深さが浅くなっていればよい。
【０２０５】
また、安定化プレート５ｂの近傍または安定化プレート５ｂに挟まれた領域で、ｐ型ボディ領域をなくし、ｎ-シリコン基板１が分布するようにしてもよい。ただし、ｐ型ボディ領域２の深さを浅くしたり、ｐ型ボディ領域２をなくしたりする場合、主耐圧が低くならないように注意する必要がある。
【０２０６】
また、ｐ型ボディ領域２の安定化プレート５ｂ近傍におけるｐ型不純物濃度を、ｐ型ボディ領域２の他の領域の不純物濃度よりも低くすることによっても、上記と同様の効果を得ることができる。
【０２０７】
（実施の形態８）
図１８は、本発明の実施の形態８における半導体装置の構成を概略的に示す断面図である。図１８を参照して、本実施の形態の構成は、厚みがたとえば１００〜２００μｍの半導体基板の第１主面および第２主面の双方にＭＯＳトランジスタ部が形成された構成を有している。濃度が約１×１０14ｃｍ-3のｎ-シリコン基板１の第１主面側および第２主面側の各々に、たとえば濃度が約１×１０16〜１×１０18ｃｍ-3、深さが約３μｍのｐ型半導体よりなるｐ型ボディ領域２が形成されている。
【０２０８】
また各ｐ型ボディ領域２内の第１主面および第２主面の各々には、たとえば濃度が１×１０19ｃｍ-3以上、深さが約０．５μｍのｎ型半導体よりなるｎ型エミッタ領域３が形成されている。また各ｎ型エミッタ領域３の隣には、ｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域６が、たとえば１×１０20ｃｍ-3程度の高濃度で形成されている。
【０２０９】
第１主面および第２主面の各々には、ｎ型エミッタ領域３とｐ型ボディ領域２とを突き抜けてｎ-シリコン基板１に達するゲート用溝１ａが、たとえば３〜１０μｍの深さで形成されている。このゲート用溝１ａの内表面に沿うように、たとえばシリコン酸化膜よりなるゲート絶縁膜４ａが形成されている。ゲート用溝１ａ内を埋め込むように、たとえばリンが高濃度で導入された多結晶シリコンよりなるゲート電極５ａが形成されている。ゲート電極５ａは、ゲート電位Ｇを与える制御電極に電気的に接続されている。
【０２１０】
このようにゲート用溝１ａとゲート絶縁膜４ａとゲート電極５ａとからゲートトレンチが構成されている。またｎ-シリコン基板１とｎ型エミッタ領域３とゲート電極５ａとから、ｎ-シリコン基板１をドレインとし、ｎ型エミッタ領域３をソースとする絶縁ゲート型電界効果トランジスタ部（ここでは、ＭＯＳトランジスタ部）が構成されている。
【０２１１】
２つのＭＯＳトランジスタ部に挟まれる第１および第２主面の各々には、エミッタトレンチが形成されている。
【０２１２】
このエミッタトレンチは、エミッタ用溝１ｂと、エミッタ用絶縁膜４ｂと、エミッタ用導電層５ｂとを有している。エミッタ用溝１ｂは、ｐ型ボディ領域２を突き抜けてｎ-シリコン基板１に達するように形成されており、３〜１０μｍの深さで形成されている。このエミッタ用溝１ｂの内表面に沿うように、たとえばシリコン酸化膜よりなるエミッタ用絶縁膜４ｂが形成されている。エミッタ用溝１ｂ内を埋め込むように、たとえばリンが高濃度で導入された多結晶シリコンよりなり、安定化プレートとなるエミッタ用導電層５ｂが形成されている。
【０２１３】
第１主面側に形成された安定化プレート５ｂは、バリアメタル層１０を介して、第１主面上に形成されたたとえばアルミニウム化合物よりなる第１電極１１と電気的に接続されている。またこの第１電極１１は、第１主面にあるｐ+不純物拡散領域６およびｎ型エミッタ領域３とバリアメタル層１０を介して電気的に接続されている。
【０２１４】
また第２主面側に形成された安定化プレート５ｂは、バリアメタル層１０を介して、第２主面上に形成されたたとえばアルミニウム化合物よりなる第２電極１１と電気的に接続されている。またこの第２電極１１は、第２主面にあるｐ+不純物拡散領域６およびｎ型エミッタ領域３とバリアメタル層１０を介して電気的に接続されている。
【０２１５】
上記の構成においては、第１および第２電極１１の電位を基準にして、第１および第２主面の各々に形成されたゲート電極５ａに、たとえばオフ時には−１５Ｖ、オン時には＋１５Ｖの信号が入力される。一方、第１および第２電極１１間には最大で概ね主耐圧の半分程度の電圧が印加され、その大小によっては、一方がエミッタ、一方がコレクタとなり、それらは一般には任意に入れ替わる。
【０２１６】
このため、第１および第２主面の双方にＭＯＳトランジスタ部が位置する構成においては、ＭＯＳトランジスタ部のドレイン側電位の変化は、図２に示した構造に比べて大きくなるため、発振も起こりやすくなってくる。したがって、本実施の形態の構成のように、ＭＯＳトランジスタ部のドレイン側電位変化を抑制する安定化プレート５ｂを設けて発振を抑制することは極めて有効である。
【０２１７】
なお、安定化プレート５ｂとｎ-シリコン基板１との間で構成される安定化プレート容量Ｃｆは、ゲート電極５ａとｎ-シリコン基板１との間で構成されるドレイン側容量Ｃｄよりも大きいことが好ましい。これにより、短絡時の発振をさらに抑制することが可能となる。
【０２１８】
なお、図１８においては、第１および第２主面の両面に安定化プレート５ｂを設けた場合について説明したが、第１および第２主面のいずれか片面にのみ安定化プレート５ｂを設ける場合でも発振抑制の効果が得られることは言うまでもない。
【０２１９】
また、第１および第２主面の少なくともいずれかに実施の形態２〜７による構造を用いた場合でも、同様に発振抑制効果が向上することも明白である。
【０２２０】
（実施の形態９）
本実施の形態においては、上記の実施の形態１〜７の各構成におけるＩＧＢＴのセルが複数個配列されたその終端構造に関するものである。
【０２２１】
図２０は、本発明の実施の形態９における半導体装置の構成を概略的に示す断面図である。なお、図２０においては、図２に示した実施の形態１におけるＩＧＢＴのセルが複数個配置された構成を例として示している。
【０２２２】
図２０を参照して、図中左側には図示を省略してあるがたとえば図２に示す実施の形態１と同様のＩＧＢＴのセルが複数個配置されている。その複数配置されたセルの終端部の第１主面には、ｐ型不純物拡散領域２１とエミッタトレンチとが形成されている。
【０２２３】
ｐ型不純物拡散領域２１は、たとえば深さがｐ型ボディ領域２よりも深く、濃度が約１×１０16〜１×１０18ｃｍ-3であり、セル形成領域を取囲むように形成されている。またエミッタトレンチは、ｐ型不純物拡散領域２１を突き抜けてｎ-シリコン基板１に達するエミッタ用溝１ａと、そのエミッタ用溝１ｂに内表面に沿うように形成されたエミッタ用絶縁膜４ｂと、エミッタ用溝１ｂ内を埋め込む安定化プレートとなるエミッタ用導電層５ｂとを有している。
【０２２４】
この安定化プレート５ｂは、第１主面上に形成されたエミッタ電極１１とバリアメタル層１０を介して電気的に接続されている。またｐ型不純物拡散領域２１は、低抵抗コンタクトをとるためのｐ+不純物拡散領域６とバリアメタル層１０を介してエミッタ電極１１に電気的に接続されている。
【０２２５】
なおこれ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０２２６】
本実施の形態では、セル領域の終端部に安定化プレート５ｂを配置することによって、セル領域内のドレイン部で発生した電位変化が、セル領域外に及ぶことが抑制されるため、耐量を向上させる効果がある。
【０２２７】
なお図２０では、セル終端部に安定化プレート５ｂを１本配置した場合について説明したが、安定化プレート５ｂを２本以上配置することにより、より発振抑制効果を高めることができる。
【０２２８】
図２１は、セル終端部に安定化プレートを複数本（たとえば２本）を配置した場合の構成を示す概略断面図である。図２１を参照して、セル終端部に配置した２本の安定化プレート５ｂのうち最外周に配置される安定化プレート５ｂの構成は、図２０に示す構成と同様の構成を有している。また最外周に配置される安定化プレート５ｂとセル領域との間に配置される安定化プレート５ｂは、たとえば図１２に示す実施の形態６の構成とほぼ同じ構成を有している。
【０２２９】
つまり、安定化プレート５ｂに対向するｎ-シリコン基板１の領域近傍に、ｎ-シリコン基板１よりもｎ型不純物濃度が高いｎ+不純物拡散領域１４が形成されている。
【０２３０】
なお、これ以外の構成については、上述した図２０の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０２３１】
このようにセル終端部に複数本の安定化プレート５ｂを配置することにより、より発振抑制効果を高めることができる。
【０２３２】
また、電界を緩和させる構造が、フィールドプレート構造やベベル構造など別の構造であっても、本発明による安定化プレートを用いることにより、セル領域内の電位変化を電界緩和構造部分に及ぼしにくくできることは明白である。
【０２３３】
また、これらの構造は、図５７、図５９、図６０に示したような従来の高耐圧半導体装置のセル構造のセル終端部分の構造としても適用することができる。
【０２３４】
（実施の形態１０）
図１８に示す実施の形態８の構成においては、ＭＯＳトランジスタ構造に挟まれる領域に安定化プレート５ｂを第１主面および第２主面の各々に１本ずつ配置した構成について説明したが、図２２に示すように第１主面および第２主面の各々に複数本（たとえば２本）の安定化プレート５ｂが配置されていてもよい。またこの場合、複数の安定化プレート５ｂに挟まれるｎ-シリコン基板１の部分に高濃度のｎ+不純物拡散領域１４が設けられていてもよい。
【０２３５】
このように第１主面および第２主面の各々に安定化プレート５ｂを複数本設け、さらにｎ+不純物拡散領域１４を設けることにより、さらに発振抑制効果を高めることができる。
【０２３６】
また、図１８の構成におけるセル領域終端部の構成は、図２０に示す構成とされてもよい。この場合、図２３に示すようにセル領域終端部の第１主面および第２主面の各々にエミッタトレンチとｐ型不純物拡散領域２１が形成される。また図１８の構成におけるセル領域終端部の構成は、図２１に示す構成とされてもよい。この場合、図２４に示すような構成となる。
【０２３７】
（他の実施の形態）
上述した実施の形態１〜１０の構成以外に、本発明の構成は、多種多様な高耐圧半導体装置に適用することができる。以下、各種の高耐圧半導体装置に本発明の構成を適用した例について説明する。
【０２３８】
図２５は、本発明の他の実施の形態における半導体装置の構成を概略的に示す断面図である。図２５を参照して、ｎ-シリコン基板１の第１主面側には、高濃度のｎ型不純物拡散領域１４とｐ型ボディ領域２とが形成されている。このｐ型ボディ領域２内の第１主面にはｎ型エミッタ領域３と、ｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域６とが形成されている。
【０２３９】
第１主面には、ｎ型エミッタ領域３とｐ型ボディ領域２とｎ型不純物拡散領域１４とを突き抜けてｎ-シリコン基板１に達するゲート用溝１ａが形成されている。このゲート用溝１ａの内表面に沿うようにゲート絶縁膜４ａが形成されており、ゲート用溝１ａ内を埋め込むようにゲート電極５ａが形成されている。
【０２４０】
このｎ-シリコン基板１とｎ型エミッタ領域３とゲート電極５ａとから、ｎ-シリコン基板１をドレインとし、ｎ型エミッタ領域３をソースとするＭＯＳトランジスタ構造が構成されている。また、ゲート用溝１ａとゲート絶縁膜４ａとゲート電極５ａとから、ゲートトレンチが構成されている。
【０２４１】
この２つのＭＯＳトランジスタ構造に挟まれる第１主面にはたとえば複数本（たとえば２本）のエミッタトレンチが形成されている。このエミッタトレンチは、エミッタ用溝１ｂとエミッタ用絶縁膜４ｂとエミッタ用導電層５ｂとから構成されている。
【０２４２】
エミッタ用溝１ｂは、ｐ型ボディ領域２とｎ型不純物拡散領域１４とを突き抜けてｎ-シリコン基板１に達するように形成されている。このエミッタ用溝１ｂの内表面に沿うようにエミッタ用絶縁膜４ｂが形成されており、エミッタ用溝１ｂ内を埋め込むように、安定化プレートとなるエミッタ用導電層５ｂが形成されている。また複数本のエミッタトレンチに挟まれる第１主面にはｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域６が形成されており、その上にシリサイド層２１ａが形成されている。
【０２４３】
ゲート電極５ａ上には、たとえばシリコン酸化膜よりなる絶縁膜２２Ａを介して、絶縁膜９、２２Ｂが形成されている。また第１主面および安定化プレート５ｂ上にはシリサイド層２１ａ、２１ｂが形成されている。第１主面全面を覆うようにバリアメタル層１０とエミッタ電極１１とが形成されている。これにより、エミッタ電極１１は、安定化プレート５ｂ、ｎ型エミッタ領域３およびｐ+不純物拡散領域６に電気的に接続されている。
【０２４４】
なお、ｎ-シリコン基板１の第２主面側の構造は、たとえば図２に示すようにｎ型バッファ領域７、ｐ型コレクタ領域８およびコレクタ電極１２が形成された構成であってもよく、これ以外の構成であってもよい。このように複数の構成を適用することができるため、ｎ-シリコン基板１の第２主面側の構造の図示は省略してある。
【０２４５】
本実施の形態においても、安定化プレート５ｂとｎ-シリコン基板１との間に形成される安定化プレート容量Ｃｆは、ゲート電極５ａとｎ-シリコン基板１との間に形成されるドレイン側容量Ｃｄよりも大きくなるよう構成されている。これにより、上述した実施の形態１〜１０と同様、短絡時の発振を抑制することが可能となる。
【０２４６】
図２５の構成においては、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図２６に示すような構成が採用されてもよい。
【０２４７】
また、図２５の構成においては、ゲート用溝１ａの両側壁にｎ型エミッタ領域３を設けた場合について説明したが、図２７に示すようにゲート用溝１ｂの片側の側壁にのみｎ型エミッタ領域３が設けられていてもよい。また、図２７に示すように、ＭＯＳトランジスタ構造に挟まれる領域に１本の安定化プレート５ｂのみが配置されてもよい。
【０２４８】
また図２５の構成においては、各エミッタ用溝１ｂ内を埋め込む安定化プレート５ｂは、互いに分離された導電層として形成されているが、図２８に示すように複数のエミッタ用溝１ｂ内は、一体化された単一の層よりなる安定化プレート５ｂによって埋め込まれていてもよい。この場合に、安定化プレート５ｂは、各エミッタ用溝１ｂ内の部分をつなぐブリッジ部上に形成されたシリサイド層２１ｂを介して、バリアメタル層１０とエミッタ電極１１とに電気的に接続されている。またシリサイド層２１ｂが形成された領域以外の安定化プレート５ｂ上には、絶縁膜２２Ａ、９、２２Ｂが形成されている。
【０２４９】
また、図２８の構成においては、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図２９に示すような構成が採用されてもよい。
【０２５０】
また、図２７の構成においても、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図３０に示すような構成が採用されてもよい。
【０２５１】
また、図２７の構成においては、安定化プレート５ｂの上面はエミッタ用溝１ｂ内に位置しているが、図３１に示すようにエミッタ用溝１ｂの上方に突出していてもよい。この場合、安定化プレート５ｂにエミッタ電極１１が接続される部分にはシリサイド層２１ｂが形成されているが、それ以外の部分上には絶縁膜２２Ａ、９、２２Ｂが形成されている。
【０２５２】
また、図３１の構成においては、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図３２に示すような構成が採用されてもよい。
【０２５３】
また、図２５の構成においては、ｐ型ボディ領域２が第１主面全面に均一に分布した構成について説明したが、図３３に示すようにゲート用溝１ａの側壁部にのみ位置していてもよい。
【０２５４】
また、図３３の構成においては、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図３４に示すような構成が採用されてもよい。
【０２５５】
また、図２７の構成においても、ｐ型ボディ領域２が第１主面全面に均一に分布した構成について説明したが、図３５に示すようにゲート用溝１ａの側壁部にのみ位置していてもよい。
【０２５６】
また、図２８の構成においても、ｐ型ボディ領域２が第１主面全面に均一に分布した構成について説明したが、図３６に示すようにゲート用溝１ａの側壁部にのみ位置していてもよい。
【０２５７】
また、図３６の構成においては、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図３７に示すような構成が採用されてもよい。
【０２５８】
また、図３５の構成においても、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図３８に示すような構成が採用されてもよい。
【０２５９】
また、図３１の構成においては、ｐ型ボディ領域２は第１主面全面に均一に分布した構成について説明したが、図３９に示すようにゲート用溝１ａの側壁部にのみ位置していてもよい。
【０２６０】
また、図３９の構成においては、エミッタ用溝１ｂの側壁であって第１主面にｎ+不純物拡散領域３が追加されて図４０に示すような構成が採用されてもよい。
【０２６１】
また図２５〜図４０に示す構造では、ゲート電極５ａの上面はゲート用溝１ａ内に位置する場合について説明したが、ゲート用溝１ａ上に突出していてもよい。ゲート電極５ａの上面がゲート用溝１ａの上方に突出した構成を図４１〜図４９に示す。
【０２６２】
図４１は図２５の構成、図４２は図２６の構成、図４３は図２７の構成、図４４は図２８の構成、図４５は図３７の構成、図４６は図３８の構成、図４７は図３９の構成、図４８は図４０の構成において、ゲート電極５ａの上面がゲート用溝１ａ上に突出した構成に対応している。
【０２６３】
また、図８に示す平面ゲート構造においてｎ-シリコン基板１の第１主面側の濃度が高濃度にされてもよい。たとえば図４９に示すようにｎ-シリコン基板１の第１主面側に高濃度のｎ型不純物拡散領域１４が形成されていてもよい。これにより、安定化プレート容量Ｃｆを大きくすることができるため、短絡時の発振をより抑制することができる。
【０２６４】
また図４９の構成においてｎ型バッファ領域７が省略されて図５０に示すような構成とされてもよい。また図８に示す構成においてｎ型バッファ領域７が省略されて図５１に示すような構成とされてもよい。
【０２６５】
さらに、本発明のエミッタトレンチ（安定化プレート）を有するトレンチＭＯＳゲート構造についても、これまでｎ型バッファ領域７が存在した場合について示したが、ｎ型バッファ領域７が省略された構成でも同様な効果が得られる。
【０２６６】
なお、上記の実施の形態１〜１０および他の実施の形態においては、安定化プレート容量Ｃｆがドレイン側容量Ｃｄよりも大きい場合について説明したが、安定化プレート容量Ｃｆがドレイン側容量Ｃｄの２０％よりも大きい場合にも発振抑制の効果を得ることはできる。
【０２６７】
また、ゲート電極５ａおよび安定化プレート５ｂが導電体である場合について説明したが、ゲート電極５ａおよび安定化プレート５ｂは半導体であってもよい。
【０２６８】
また、上記においてはＩＧＢＴについて説明したが、本発明は絶縁ゲート型電界効果トランジスタ部を有する全ての素子に適用することが可能である。
【０２６９】
本発明は、高耐圧素子、とりわけＩＧＢＴの構造に関するものであり、特にトレンチゲートＩＧＢＴにおいてはその効果を最大に発揮するものである。また、本発明は、短絡電流の抑制、ゲート容量の低減、短絡時の発振の抑制と損失低減を同時に達成する半導体装置およびその製造方法に有利に適用され得る。
【０２７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の構成を概略的に示す回路図である。
【図２】 本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図３Ａ】 従来例において発振が生ずる様子を示す図である。
【図３Ｂ】 従来例において発振が生ずる様子を示す図である。
【図３Ｃ】 従来例において発振が生ずる様子を示す図である。
【図３Ｄ】 従来例において発振が生ずる様子を示す図である。
【図４】 図３Ａ、図３Ｂ、図３Ｃおよび図３Ｄの部分拡大図である。
【図５Ａ】 本発明の実施の形態１における半導体装置において発振が抑制されることを示す図である。
【図５Ｂ】 本発明の実施の形態１における半導体装置において発振が抑制されることを示す図である。
【図５Ｃ】 本発明の実施の形態１における半導体装置において発振が抑制されることを示す図である。
【図５Ｄ】 本発明の実施の形態１における半導体装置において発振が抑制されることを示す図である。
【図６】 図５Ａ、図５Ｂ、図５Ｃおよび図５Ｄの部分拡大図である。
【図７】 ＩｃとＶｃｅとの関係を示す図である。
【図８】 本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
【図９】 本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。
【図１０】 本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。
【図１１】 本発明の実施の形態５における半導体装置の構成を概略的に示す断面図である。
【図１２】 本発明の実施の形態６における半導体装置の構成を概略的に示す断面図である。
【図１３】 本発明の実施の形態６における半導体装置の他の構成を示す概略断面図である。
【図１４】 本発明の実施の形態６における半導体装置の他の構成を示す概略断面図である。
【図１５】 本発明の実施の形態６における半導体装置の他の構成を示す概略断面図である。
【図１６】 本発明の実施の形態７における半導体装置の構成を概略的に示す断面図である。
【図１７】 本発明の実施の形態７における半導体装置の他の構成を示す概略断面図である。
【図１８】 本発明の実施の形態８における半導体装置の構成を概略的に示す断面図である。
【図１９】 安定化プレートがフローティング状態にある様子を示す回路図である。
【図２０】 本発明の実施の形態９における半導体装置の構成を概略的に示す断面図である。
【図２１】 本発明の実施の形態９における半導体装置の他の構成を示す概略断面図である。
【図２２】 本発明の実施の形態１０における半導体装置の構成を概略的に示す断面図である。
【図２３】 本発明の実施の形態１０における半導体装置の他の構成を示す概略断面図である。
【図２４】 本発明の実施の形態１０における半導体装置の他の構成を示す概略断面図である。
【図２５】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図２６】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図２７】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図２８】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図２９】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３０】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３１】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３２】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３３】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３４】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３５】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３６】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３７】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３８】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図３９】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４０】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４１】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４２】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４３】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４４】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４５】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４６】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４７】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４８】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図４９】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図５０】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図５１】 本発明のその他の形態における半導体装置の構成を示す概略断面図である。
【図５２】 従来の半導体装置の構成を概略的に示す断面図である。
【図５３】 従来の半導体装置の終端構造を示す概略断面図である。
【図５４】 ＵＳＰ６，０４０，５９９に開示された半導体装置の構成を概略的に示す断面図である。
【図５５】 特開平９−３３１０６３号公報に開示された半導体装置の構成を概略的に示す断面図である。
【図５６】 ＩＧＢＴのトランジスタ部とダイオード部の各々にかかる電圧を説明するための図である。
【図５７】 ＩＧＢＴの回路構成を示す図である。
【符号の説明】
１ シリコン基板、１ａ，１ｂ エミッタ用溝（ゲート用溝）、２ ｐ型ボディ領域、３ 型エミッタ領域、４，４ａ ゲート絶縁膜、４ｂ エミッタ用絶縁膜、５ａ ゲート電極、５ｂ エミッタ用導電層（安定化プレート）、６ 不純物拡散領域、７ ｎ型バッファ領域、８ ｐ型コレクタ領域、９ 層間絶縁膜、９ａ 孔、１０ バリアメタル層、１０ａ ゲート用溝、１１ エミッタ電極、１２ コレクタ電極、１４ 不純物拡散領域、２１ａ，２１ｂ シリサイド層、２１ ｐ型不純物拡散領域、２２Ａ 絶縁膜。
Claims (27)
- チャネル形成領域（２）を挟んで互いに対向するソース領域（３）およびドレイン領域（１）と、前記チャネル形成領域（２）にゲート絶縁膜（４、４ａ）を挟んで対向するゲート電極（５ａ）とを有する絶縁ゲート型電界効果トランジスタ部と、
前記ドレイン領域（１）にプレート用絶縁膜（４、４ｂ）を挟んで対向し、かつ前記ドレイン領域（１）との間で容量を形成する、導電体または半導体からなる安定化プレート（５ｂ）とを備え、
前記安定化プレート（５ｂ）と前記ドレイン領域（１）との間で形成される安定化プレート容量は、前記ゲート電極（５ａ）と前記ドレイン領域（１）との間で形成されるゲート−ドレイン容量よりも大きいことを特徴とする、半導体装置。 - 前記安定化プレート（５ｂ）は、前記ソース領域（３）に電気的に接続されていることを特徴とする、請求項１に記載の半導体装置。
- 前記安定化プレート（５ｂ）は、ソース電位との間で容量を構成することを特徴とする、請求項１に記載の半導体装置。
- 前記安定化プレート（５ｂ）が前記ドレイン領域（１）と対向する部分における前記プレート用絶縁膜（４ｂ）の膜厚は、前記ゲート電極（５ａ）が前記ドレイン領域（１）と対向する部分における前記ゲート絶縁膜（４ａ）の膜厚よりも薄いことを特徴とする、請求項１に記載の半導体装置。
- 前記安定化プレート（５ｂ）が前記ドレイン領域（１）と対向する部分における前記プレート用絶縁膜（４ｂ）の誘電率は、前記ゲート電極（５ａ）が前記ドレイン領域（１）と対向する部分における前記ゲート絶縁膜（４ａ）の誘電率よりも大きいことを特徴とする、請求項１に記載の半導体装置。
- 前記安定化プレート（５ｂ）が前記ドレイン領域（１）と対向する面積は、前記ゲート電極（５ａ）が前記ドレイン領域（１）と対向する面積よりも大きいことを特徴とする、請求項１に記載の半導体装置。
- 前記安定化プレート（５ｂ）に対向する部分における前記ドレイン領域（１）の不純物濃度は、前記ゲート電極（５ａ）に対向する部分における前記ドレイン領域（１）の不純物濃度よりも高いことを特徴とする、請求項１に記載の半導体装置。
- 前記絶縁ゲート型電界効果トランジスタが複数個並んで配置されており、
２つの前記絶縁ゲート型電界効果トランジスタに挟まれる領域には、２以上の前記安定化プレート（５ｂ）が配置されていることを特徴とする、請求項１に記載の半導体装置。 - 前記ドレイン領域（１）のうち前記２以上の安定化プレート（５ｂ）に挟まれる領域の不純物濃度が、前記ドレイン領域（１）の他の領域の不純物濃度よりも高いことを特徴とする、請求項８に記載の半導体装置。
- 前記チャネル形成領域（２）は前記ソース領域（３）および前記ドレイン領域（１）とは逆導電型のボディ領域内にあり、
前記ボディ領域（２）が前記安定化プレート（５ｂ）に対向する長さに対する前記ドレイン領域（１）が前記安定化プレート（５ｂ）に対向する長さの比は、前記ボディ領域（２）が前記ゲート電極（５ａ）に対向する長さに対する前記ドレイン領域（１）の前記ゲート電極（５ａ）に対向する長さの比よりも大きいことを特徴とする、請求項６に記載の半導体装置。 - 互いに対向する第１主面および第２主面を有し、かつ前記第１主面に形成されたゲート用溝（４ａ）を有する半導体基板をさらに備え、
前記ゲート電極（５ａ）は、前記ゲート用溝（４ａ）内を埋め込んでいることを特徴とする、請求項１に記載の半導体装置。 - 前記ゲート電極（５ａ）は互いに対向する両側面を有しており、前記両側面の各々において前記チャネル形成領域（２）と対向することを特徴とする、請求項１１に記載の半導体装置。
- ソース側電極（１１）とドレイン側電極（１２）とは共に前記半導体基板の第１主面に形成されていることを特徴とする、請求項１に記載の半導体装置。
- ソース側電極（１１）は前記半導体基板の第１主面に形成されており、ドレイン側電極（１２）は前記第２主面側に形成されていることを特徴とする、請求項１に記載の半導体装置。
- 前記ゲート用溝（４ａ）は、前記ドレイン領域（１）にまで達していることを特徴とする、請求項１１に記載の半導体装置。
- 前記絶縁ゲート型電界効果トランジスタ部を含むセルが複数個並べて配列されており、配列された複数の前記セルの終端部に前記安定化プレート（５ｂ）が配置されていることを特徴とする、請求項１に記載の半導体装置。
- 配列された複数の前記セルの終端部に前記安定化プレート（５ｂ）が複数個配置されていることを特徴とする、請求項１６に記載の半導体装置。
- 互いに対向する第１主面および第２主面を有する半導体基板と、
チャネル形成領域（２）を挟んで互いに対向するソース領域（３）およびドレイン領域（１）と、前記チャネル形成領域（２）にゲート絶縁膜（４ａ）を挟んで対向するゲート電極（５ａ）とをそれぞれが有する第１および第２の絶縁ゲート型電界効果トランジスタ部と、
前記第１の絶縁ゲート型電界効果トランジスタ部の前記ドレイン領域（１）に第１のプレート用絶縁膜（４ｂ）を挟んで対向し、かつ前記第１の絶縁ゲート型電界効果トランジスタ部の前記ドレイン領域（１）との間で容量を形成する、導電体または半導体からなる第１の安定化プレート（５ｂ）と、
前記第２の絶縁ゲート型電界効果トランジスタ部の前記ドレイン領域（１）に第２のプレート用絶縁膜（４ｂ）を挟んで対向し、かつ前記第２の絶縁ゲート型電界効果トランジスタ部の前記ドレイン領域（１）との間で容量を形成する、導電体または半導体からなる第２の安定化プレート（５ｂ）とを備え、
前記第１の絶縁ゲート型電界効果トランジスタ部は前記第１主面に形成され、前記第２の絶縁ゲート型電界効果トランジスタ部は前記第２主面に形成され、かつ前記第１および第２の絶縁ゲート型電界効果トランジスタ部の間で電流を流すことを特徴とする、半導体装置。 - 前記第１の安定化プレート（５ｂ）と前記第１の絶縁ゲート型電界効果トランジスタ部の前記ドレイン領域（１）との間で形成される第１の安定化プレート容量は、前記第１の絶縁ゲート型電界効果トランジスタ部の前記ゲート電極（５ａ）と前記ドレイン領域（１）との間で形成される第１のゲート−ドレイン容量よりも大きく、
前記第２の安定化プレート（５ｂ）と前記第２の絶縁ゲート型電界効果トランジスタ部の前記ドレイン領域（１）との間で形成される第２の安定化プレート容量は、前記第２の絶縁ゲート型電界効果トランジスタ部の前記ゲート電極（５ａ）と前記ドレイン領域（１）との間で形成される第２のゲート−ドレイン容量よりも大きいことを特徴とする、請求項１８に記載の半導体装置。 - 前記第１の絶縁ゲート型電界効果トランジスタが複数個並んで配置されており、２つの前記第１の絶縁ゲート型電界効果トランジスタに挟まれる領域には、２以上の前記第１の安定化プレート（５ｂ）が配置されており、
前記第２の絶縁ゲート型電界効果トランジスタが複数個並んで配置されており、２つの前記第２の絶縁ゲート型電界効果トランジスタに挟まれる領域には、２以上の前記第２の安定化プレート（５ｂ）が配置されており、
前記ドレイン領域（１）のうち前記２以上の第１の安定化プレート（５ｂ）に挟まれる領域の不純物濃度および前記２以上の第２の安定化プレート（５ｂ）に挟まれる領域の不純物濃度が、前記ドレイン領域（１）の他の領域の不純物濃度よりも高いことを特徴とする、請求項１８に記載の半導体装置。 - 前記半導体基板は、前記第１主面に形成された第１のゲート用溝（４ａ）と、前記第２主面に形成された第２のゲート用溝（４ａ）とを有し、
前記第１の絶縁ゲート型電界効果トランジスタ部の前記ゲート電極（５ａ）は、前記第１のゲート用溝（４ａ）内を埋め込んでおり、
前記第２の絶縁ゲート型電界効果トランジスタ部の前記ゲート電極（５ａ）は、前記第２のゲート用溝（４ａ）内を埋め込んでいることを特徴とする、請求項１８に記載の半導体装置。 - 前記第１の絶縁ゲート型電界効果トランジスタ部の前記ゲート電極（５ａ）は、互いに対向する両側面を有しており、前記両側面の各々において前記第１の絶縁ゲート型電界効果トランジスタ部の前記チャネル形成領域（２）と対向し、
前記第２の絶縁ゲート型電界効果トランジスタ部の前記ゲート電極（５ａ）は、互いに対向する両側面を有しており、前記両側面の各々において前記第２の絶縁ゲート型電界効果トランジスタ部の前記チャネル形成領域（２）と対向することを特徴とする、請求項２１に記載の半導体装置。 - 前記第１および第２の絶縁ゲート型電界効果トランジスタ部を含むセルが複数個並べて配列されており、配列された複数の前記セルの終端部に前記第１および第２の安定化プレート（５ｂ）が配置されていることを特徴とする、請求項１８に記載の半導体装置。
- 配列された複数の前記セルの終端部に前記第１および第２の安定化プレート（５ｂ）の各々が複数個配置されていることを特徴とする、請求項１８に記載の半導体装置。
- チャネル形成領域（２）を挟んで互いに対向するソース領域（３）およびドレイン領域（１）と、前記チャネル形成領域（２）にゲート絶縁膜（４ａ）を挟んで対向するゲート電極（５ａ）とを有する絶縁ゲート型電界効果トランジスタ部と、
前記ドレイン領域（１）にプレート用絶縁膜（４ｂ）を挟んで対向し、かつ前記ドレイン領域（１）との間で容量を形成する、導電体または半導体からなる安定化プレート（５ｂ）とを備え、
前記絶縁ゲート型電界効果トランジスタ部を含むセルが複数個並べて配列されており、配列された複数の前記セルの終端部に前記安定化プレート（５ｂ）が配置されている、半導体装置。 - 配列された複数の前記セルの終端部に前記安定化プレート（５ｂ）が複数個配置されていることを特徴とする、請求項２５に記載の半導体装置。
- 隣り合う２つのトレンチゲートである前記ゲート電極（５ａ）に挟まれる領域内に前記チャネル形成領域（２）と前記安定化プレート（５ｂ）とが存在することを特徴とする、請求項１に記載の半導体装置。
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