JPH03109775A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH03109775A JPH03109775A JP1246278A JP24627889A JPH03109775A JP H03109775 A JPH03109775 A JP H03109775A JP 1246278 A JP1246278 A JP 1246278A JP 24627889 A JP24627889 A JP 24627889A JP H03109775 A JPH03109775 A JP H03109775A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はＭＩＳトランジスタや導電変調型バイポーラト
ランジスタのような絶縁ゲート型半導体装置に係り、特
に、耐破壊強度が高く、オン抵抗を小さくしたことを特
徴とする半導体装置に関する。
ランジスタのような絶縁ゲート型半導体装置に係り、特
に、耐破壊強度が高く、オン抵抗を小さくしたことを特
徴とする半導体装置に関する。
導電変調型バイポーラトランジスタは高耐圧・低オン抵
抗を実現する半導体素子として注目されているが、寄生
的にサイリスタ構造となっているため、ドレイン電流が
大きくなったとき、ゲートソース間電圧をゼロにしても
ドレイン電流を止めることができなくなるというラッチ
アップ状態になる可能性を秘めている。この対策として
、特開昭６３−２２４２６０では、ゲートとソース電極
材料をシリコン中に埋め込んで形成し、ゲート電極とゲ
ート絶縁物とチャネル領域とソース電極をシリコン表面
に対し直交する向きに形成した。このため、ソースとベ
ースが順バイアスされにくくなり、寄生サイリスタのラ
ッチアップ強度を向上し、さらに、チャネルを縦に形成
できるため、素子の集積度が向上され、オン抵抗を低減
可能となった。
抗を実現する半導体素子として注目されているが、寄生
的にサイリスタ構造となっているため、ドレイン電流が
大きくなったとき、ゲートソース間電圧をゼロにしても
ドレイン電流を止めることができなくなるというラッチ
アップ状態になる可能性を秘めている。この対策として
、特開昭６３−２２４２６０では、ゲートとソース電極
材料をシリコン中に埋め込んで形成し、ゲート電極とゲ
ート絶縁物とチャネル領域とソース電極をシリコン表面
に対し直交する向きに形成した。このため、ソースとベ
ースが順バイアスされにくくなり、寄生サイリスタのラ
ッチアップ強度を向上し、さらに、チャネルを縦に形成
できるため、素子の集積度が向上され、オン抵抗を低減
可能となった。
上記従来例では、導電変調型バイポーラトランジスタの
破壊強度向上とオン抵抗向上に関してのみ考慮されてお
り、導電変調効果を用いない絶縁ゲート型半導体装置の
オン抵抗低減と耐破壊強度の向上に関しては考慮がなさ
れてなかった。 また、シリコン溝の中に形成するソース電極とチャネル
形成領域までの距離を短くすることにより、導電変調型
バイポーラトランジスタのソースとベース（絶縁ゲート
型Ｍ工Ｓトランジスタのソースとボディ）が順バイアス
されにくくなるように、ゲート電極と埋込ソース電極を
自己整合的に形成する構造ならびに製造方法に関しては
考慮されてなかった。 また、前記従来例では導電変調型バイポーラトランジス
タのベースからＮ型エピタキシャル領域に拡散される少
数キャリア（絶縁ゲート型バイポーラトランジスタのボ
ディからドレインに拡散する少数キャリア）を低減させ
、高速スイッチングならびに素子破壊強度強で強度を向
上する手法に関しては考慮されてなかった。 本発明の目的は、耐破壊強度、オン抵抗、スイッチング
特性の向上を図ったＭＩＳトランジスタならびに導電変
調型バイポーラトランジスタ等の絶縁ゲート型半導体装
置とその製造方法を提供することにある。
破壊強度向上とオン抵抗向上に関してのみ考慮されてお
り、導電変調効果を用いない絶縁ゲート型半導体装置の
オン抵抗低減と耐破壊強度の向上に関しては考慮がなさ
れてなかった。 また、シリコン溝の中に形成するソース電極とチャネル
形成領域までの距離を短くすることにより、導電変調型
バイポーラトランジスタのソースとベース（絶縁ゲート
型Ｍ工Ｓトランジスタのソースとボディ）が順バイアス
されにくくなるように、ゲート電極と埋込ソース電極を
自己整合的に形成する構造ならびに製造方法に関しては
考慮されてなかった。 また、前記従来例では導電変調型バイポーラトランジス
タのベースからＮ型エピタキシャル領域に拡散される少
数キャリア（絶縁ゲート型バイポーラトランジスタのボ
ディからドレインに拡散する少数キャリア）を低減させ
、高速スイッチングならびに素子破壊強度強で強度を向
上する手法に関しては考慮されてなかった。 本発明の目的は、耐破壊強度、オン抵抗、スイッチング
特性の向上を図ったＭＩＳトランジスタならびに導電変
調型バイポーラトランジスタ等の絶縁ゲート型半導体装
置とその製造方法を提供することにある。
上記目的を達成するために、シリコンの表面に形成した
溝をゲート酸化した後に、ゲート電極を前記溝に埋め込
み、このゲート電極と自己整合的にソース領域とボディ
領域を形成し、さらにソースとボディを接続するソース
電極も上記ゲート電極と自己整合的に形成した溝に埋め
込んで形成した。また、ドレイン領域への少数キャリア
の拡散を低減するためは、前記のソース電極用溝をドレ
イン領域まで延在し、ソースとドレイン間にショットキ
ダイオードを形成する構造とした。
溝をゲート酸化した後に、ゲート電極を前記溝に埋め込
み、このゲート電極と自己整合的にソース領域とボディ
領域を形成し、さらにソースとボディを接続するソース
電極も上記ゲート電極と自己整合的に形成した溝に埋め
込んで形成した。また、ドレイン領域への少数キャリア
の拡散を低減するためは、前記のソース電極用溝をドレ
イン領域まで延在し、ソースとドレイン間にショットキ
ダイオードを形成する構造とした。
本発明によれば１Ｍ工Ｓトランジスタのチャネルを縦方
向に形成でき、また、ゲートをソースとボディのみなら
ず、ボディとソースを接続するソース電極とも自己整合
的に形成できるため、素子の微細化が容易となり、オン
抵抗の低減が行えるという利点がある。 また、絶縁ゲート型ＭＩＳＦＥＴの場合には。 ボディ領域のチャネルが形成される領域からソース電極
までの距離を短くできるため、ソース・ボディ間接合が
ｊ＠バイアスされにくくなり、ソース・ボディ・ドレイ
ンからなる寄生バイポーラが動作することによるラッチ
ング現象を阻止し、素子の耐破壊強度が向上できるとい
う利点がある。 また、導電変調型バイポーラトランジスタの場合には、
ベース領域のチャネルが形成される領域からソース電極
までの距離を短くできるため、ソース・ベース間接合が
順バイアスされにくくなり。 ソース・ベース・Ｎ型エピタキシャル領域・Ｐ型アノー
ド領域からなる寄生サイリスタがラッチアップするのを
阻止し、素子破壊強度を向上できるという利点がある。 また、ソース電極をドレイン領域まで延在させ。 ソースとドレイン間にショットキダイオードを内蔵させ
た構造を用いた場合には、ドレイン内への少数キャリア
の拡散量を低減できるため高速スイッチング動作と破壊
強度の向上を行えるという利点がある。
向に形成でき、また、ゲートをソースとボディのみなら
ず、ボディとソースを接続するソース電極とも自己整合
的に形成できるため、素子の微細化が容易となり、オン
抵抗の低減が行えるという利点がある。 また、絶縁ゲート型ＭＩＳＦＥＴの場合には。 ボディ領域のチャネルが形成される領域からソース電極
までの距離を短くできるため、ソース・ボディ間接合が
ｊ＠バイアスされにくくなり、ソース・ボディ・ドレイ
ンからなる寄生バイポーラが動作することによるラッチ
ング現象を阻止し、素子の耐破壊強度が向上できるとい
う利点がある。 また、導電変調型バイポーラトランジスタの場合には、
ベース領域のチャネルが形成される領域からソース電極
までの距離を短くできるため、ソース・ベース間接合が
順バイアスされにくくなり。 ソース・ベース・Ｎ型エピタキシャル領域・Ｐ型アノー
ド領域からなる寄生サイリスタがラッチアップするのを
阻止し、素子破壊強度を向上できるという利点がある。 また、ソース電極をドレイン領域まで延在させ。 ソースとドレイン間にショットキダイオードを内蔵させ
た構造を用いた場合には、ドレイン内への少数キャリア
の拡散量を低減できるため高速スイッチング動作と破壊
強度の向上を行えるという利点がある。
以下、本発明の実施例を詳細に説明する。
第１図は本発明の第１の実施例の半導体装置の断面図で
、第２図はその製造工程の断面図を示している。 まず最初に、高濃度Ｎ型半導体基板１の上にＮ型エピタ
キシャル／Ｉ３を成長させ、酸化層４．シリコン窒化層
５．絶縁Ｎ６を順に形成した後、ゲート形成領域部を垂
直にドライエツチングする［第２図（ａ）コ。 次に、ゲート絶縁層７を形成後、多結晶シリコンＷＪ８
を表面が平坦になるまで形成する。その後。 絶縁層６が表れるまで多結晶シリコン層８をエッチバッ
クする。この後、多結晶シリコン層８の低抵抗化のため
リンまたはヒ素等の不純物を拡散する。なお、この後、
タングステン等のシリコンと結晶シリコンＮ７の上部に
のみシリサイド層を選択的に形成しゲートの低抵抗化を
行っても良い。 ［第２図（ｂ）］。 次に、絶ａ暦６を除去し、酸化を行う。この酸化工程に
よりシリコン窒化層５の直下は酸化させずに、多結晶シ
リコン暦８だけを選択的に酸化し。 酸化Ｍ９を形成する。その後、シリコン窒化層５と酸化
層４を除去し、新たに酸化Ｍ１０を形成し。 Ｐ型拡散Ｊｌｌ（ＭＯＳトランジスタのボディ）１１と
Ｎ型拡散層（ＭＯＳトランジスタのソース）１２を形成
する［第２図（Ｃ）］。 次に、＃＠縁縁膜３を堆積し、酸化層９の側壁に。 絶縁層１３が残るようにドライエツチングを行う［第２
図（ｄ）］。 その後、酸化層９と絶縁層１３をマスクにして。 ボディ領域１１に達するまで、シリコンのドライエツチ
ングを行い、ソース電極１５を形成することにより第１
図の構造が得られる。 なお９本図には示してないが、ゲート電極Ｍ８工程は、
ソースコンタクト用のシリコンエツチング工程の直後か
、シリコンエツチングの直前に行う。シリコンエツチン
グの直前にシリコンエツチングを行った場合には、多結
晶シリコン層８もシリコンエツチングされるが、最大で
も、ゲート絶縁層７でエツチングをストップさせる条件
とすることが望ましい。 また、ソース電極とボディを確実にオーミック接触させ
るため、また、ドレインに電圧を印加したときにボディ
部のパンチスルー耐圧向上のため。 ソース電極用のシリコンエツチング後にＰ型不純物をイ
オン打ち込みし、Ｐ型拡散層１１のコンタクト部の濃度
を増加させても良い。 本半導体装置ではゲート電極をシリコンに埋込み、チャ
ネルを縦方向に形成していることと、ソースとボディと
ソース電極のコンタクト穴をゲートパターンと自己整合
的に形成できるため、素子の高集積化が容易である。
本発明によればチャネルが形成されるボディ領域１１を
自己整合的にゲート絶縁Ｎ７とソース電極Ｍ８によりは
さんで形成できるため、ソース電極層１５からゲート絶
縁層７までのボディ領域１１の距離をチャネル長より短
くすることも可能である。このため、ボディ領域１１の
電位を確実にソース領域１２の電位に固定でき、ソース
・ボディ・ドレインからなる寄生バイポーラトランジス
タ動作を防止でき、耐破壊特性を向上できるという効果
がある。 本実施例ではボディとなるＰ型拡散［１１をゲート電極
の溝より浅く形成しているが、ゲート電極の溝より深く
形成してもよい。 第３図は本発明の第２の実施例の半導体装置の断面図で
ある。本実施例では、ソース電極用のシリコンエツチン
グをＰ型拡散層１１より深く形成しても、後にＰ型不純
物をイオン打ち込みし、Ｐ型拡散溜１１″を形成するこ
とによりボディ・ソース間のコンタクト抵抗を低減した
場合の実施例を示しである。 第４図は本発明の第３の実施例の半導体装置の製造工程
を示す断面図である。本実施例は第２図に示した製造方
法とは別の方法を用いた製造方法とその結果得られる半
導体装置の構造を示したものであるが９本半導体装置の
利点は第１図の場合と同様である。 まず最初に、高濃度Ｎ型半導体基板１の上にＮ型エピタ
キシャル層３を成長させ、酸化層４．シリコン窒化層５
．絶縁層６を順に形成した後、ゲート形成領域部を垂直
にドライエツチングを行い第２図（ａ）と同様な形状を
実現した後、シリコン窒化Ｆｆ！Ｊ５のサイドエツチン
グを行う、そしてゲート絶縁層７を形成する［第４図（
ａ）］。 その後、多結晶シリコン等のゲート電極層８を表面が平
坦になるまで堆積を行ない、絶縁層６が現れるまでエッ
チバックする［第４１４Ｊ （ｂ） ］。 その後、酸化を行ない、多結晶シリコン８を選択的に酸
化し酸化層９を形成するが、シリコン窒化層５の下は酸
化しない。次に、シリコン窒化層５まで酸化層のエツチ
ングを行ないシリコン窒化膜５を除去し、酸化層１０を
形成する。次に、酸化層９をマスクにして、イオン打ち
込みと熱拡散工程により、Ｐ型拡ｖ１１層１１とＮ型拡
散層１２を形成する［第４図（Ｃ）］。 その後、酸化１１０を除去し、酸化層９をマスクにして
シリコンのドライエツチングを行いソース電極層１５＠
形成することにより第４図（ｄ）の構造が得られる。 第２図の製造方法ではソース電極用エツチング溝とゲー
ト電極との距離を離すため、ゲートの側壁に形成される
サイドスペーサを利用していたが。 本製造方法では、ソース電極用エツチング溝とゲート電
極との距離を決定するために、ゲート電極用の多結晶シ
リコンの酸化を行う前にシリコン窒化膜をサイドエッチ
し、このエツチング量で制御した例である。本実施例で
も、第２図の製造方法のように、ゲートの側壁に形成さ
れるサイドスペーサを併用してソース電極用シリコンエ
ツチングを行ってもよい。 第５図は本発明の第４の実施例の半導体装置の製造工程
を示す断面図である。 まず最初に、高濃度Ｎ型半導体基板１の上にＮ型エピタ
キシャル層３を成長させ、酸化層４．シリコン窒化層５
．絶縁Ｎ６を順に形成した後、ゲート形成領域部を垂直
にドライエツチングを行い。 第２図（ａ）と同様な形状を実現した後、ゲート絶縁層
７を形成後、タングステン等のゲート電極層８を堆積と
エッチバックによりシリコン溝の底に形成する［第５図
（ａ）］。 その後、シリコン窒化層５をサイドエツチングし絶縁層
９′を表面が平坦になるまで堆積する［第５図（ｂ）］
。 その後、シリコン窒化層５が現九るまで、絶縁層９″と
６をエッチバックし、さらに、シリコン窒化層５を除去
し、酸化膜１０を形成する。次に。 酸化Ｊｉ１９’ をマスクにして、イオン打ち込みと熱
拡散工程により、Ｐ型拡散Ｊ１７１１とＮ型拡散層１２
を形成する［第５図（Ｃ）］。 その後、酸化層１０を除去し、酸化層９′をマスクにし
てシリコンのドライエツチングを行い。 ソース電極Ｍ１５を形成し、第５図（ｄ）の構造が得ら
れる。 本製造方法も、ソース電極用エツチング溝とゲート電極
との距離はシリコン窒化膜のサイドエツチング量でで制
御した例である。 本実施例では、ゲート電極としてタングステン等の金属
を用いるプロセスが容易に実現できるという利点がある
。 これまで述べてきた製造方法では信頼度向上のため、ソ
ース拡散層１２とチャネル拡散層１１の形成をゲート酸
化の後に行う場合で説明したが。 ゲートのシリコンエツチング溝を形成する前にこの２つ
の拡散を行っても、ゲート電極と自己整合的に拡散層の
形成を行える。 第６図は本発明の第５の実施例の半導体装置の断面図で
ある。 本実施例では、ソースコンタクト穴をドレイン領域まで
延在させてエツチングし、ドレインとソース電極との間
にショットキ接合を形成した場合の実施例である。本実
施例では安定なショットキ接合を形成するため、ソース
コンタクト穴形成後に、プラチナを蒸上し、熱工程によ
りシリコン部のプラチナを選択的にシリサイド層１４に
変え。 ＄＋１！！縁層上のプラチナは王水等によりエツチング
し除去した構造を示しである。なお、ショットキ接合の
面積を増加するため、ソースコンタクトの溝の深さはゲ
ート電極の溝の深さより深くしても良い１本実施例の半
導体装置は第４図や第５図に示した製造方法を用いても
、もちろん実現可能である。 本実施例ではドレインとボディ間に寄生的に存在するＰ
Ｎ接合ダイオードを最小限に小さくシ。 そのかわり、ドレイン・ソース間にショットキダイオー
ドを形成できる。このため９ＭｏＳトランジスタを逆動
作させても、ドレイン中に拡散される少数キャリアの量
を最小限に押さえることが可能である。このため、イン
ダクタンス負荷に対しても、高速に動作でき、素子の破
壊耐量も向上できるという利点がある。 第７図は本発明の第６の実施例の半導体装置の断面図で
ある。 本実施例では＃！Ａｅゲート型バイデバイポーラトラン
ジスタする場合を示しである。ここで、２はアノードと
なる高濃度Ｐ型基板１′からのホールの注入を抑えるた
めのＮ型拡散層で、Ｎ型エピタキシャルＭ３より高濃度
に設定しである。本半導体装置の場合にも、Ｎ型拡散層
１２とＰ型拡散層１１とＮ型拡散層３で構成される寄生
ＮＰＮトランジスタがオンしにくくすることが特徴とな
っており、Ｐ型基板１′を含む寄生サイリスタがラッチ
アップする現象を阻止することが可能となる。 無論１本実施例の半導体装置も、第３図や第４図に示し
た製造方法を用いて実現可能である。
、第２図はその製造工程の断面図を示している。 まず最初に、高濃度Ｎ型半導体基板１の上にＮ型エピタ
キシャル／Ｉ３を成長させ、酸化層４．シリコン窒化層
５．絶縁Ｎ６を順に形成した後、ゲート形成領域部を垂
直にドライエツチングする［第２図（ａ）コ。 次に、ゲート絶縁層７を形成後、多結晶シリコンＷＪ８
を表面が平坦になるまで形成する。その後。 絶縁層６が表れるまで多結晶シリコン層８をエッチバッ
クする。この後、多結晶シリコン層８の低抵抗化のため
リンまたはヒ素等の不純物を拡散する。なお、この後、
タングステン等のシリコンと結晶シリコンＮ７の上部に
のみシリサイド層を選択的に形成しゲートの低抵抗化を
行っても良い。 ［第２図（ｂ）］。 次に、絶ａ暦６を除去し、酸化を行う。この酸化工程に
よりシリコン窒化層５の直下は酸化させずに、多結晶シ
リコン暦８だけを選択的に酸化し。 酸化Ｍ９を形成する。その後、シリコン窒化層５と酸化
層４を除去し、新たに酸化Ｍ１０を形成し。 Ｐ型拡散Ｊｌｌ（ＭＯＳトランジスタのボディ）１１と
Ｎ型拡散層（ＭＯＳトランジスタのソース）１２を形成
する［第２図（Ｃ）］。 次に、＃＠縁縁膜３を堆積し、酸化層９の側壁に。 絶縁層１３が残るようにドライエツチングを行う［第２
図（ｄ）］。 その後、酸化層９と絶縁層１３をマスクにして。 ボディ領域１１に達するまで、シリコンのドライエツチ
ングを行い、ソース電極１５を形成することにより第１
図の構造が得られる。 なお９本図には示してないが、ゲート電極Ｍ８工程は、
ソースコンタクト用のシリコンエツチング工程の直後か
、シリコンエツチングの直前に行う。シリコンエツチン
グの直前にシリコンエツチングを行った場合には、多結
晶シリコン層８もシリコンエツチングされるが、最大で
も、ゲート絶縁層７でエツチングをストップさせる条件
とすることが望ましい。 また、ソース電極とボディを確実にオーミック接触させ
るため、また、ドレインに電圧を印加したときにボディ
部のパンチスルー耐圧向上のため。 ソース電極用のシリコンエツチング後にＰ型不純物をイ
オン打ち込みし、Ｐ型拡散層１１のコンタクト部の濃度
を増加させても良い。 本半導体装置ではゲート電極をシリコンに埋込み、チャ
ネルを縦方向に形成していることと、ソースとボディと
ソース電極のコンタクト穴をゲートパターンと自己整合
的に形成できるため、素子の高集積化が容易である。
本発明によればチャネルが形成されるボディ領域１１を
自己整合的にゲート絶縁Ｎ７とソース電極Ｍ８によりは
さんで形成できるため、ソース電極層１５からゲート絶
縁層７までのボディ領域１１の距離をチャネル長より短
くすることも可能である。このため、ボディ領域１１の
電位を確実にソース領域１２の電位に固定でき、ソース
・ボディ・ドレインからなる寄生バイポーラトランジス
タ動作を防止でき、耐破壊特性を向上できるという効果
がある。 本実施例ではボディとなるＰ型拡散［１１をゲート電極
の溝より浅く形成しているが、ゲート電極の溝より深く
形成してもよい。 第３図は本発明の第２の実施例の半導体装置の断面図で
ある。本実施例では、ソース電極用のシリコンエツチン
グをＰ型拡散層１１より深く形成しても、後にＰ型不純
物をイオン打ち込みし、Ｐ型拡散溜１１″を形成するこ
とによりボディ・ソース間のコンタクト抵抗を低減した
場合の実施例を示しである。 第４図は本発明の第３の実施例の半導体装置の製造工程
を示す断面図である。本実施例は第２図に示した製造方
法とは別の方法を用いた製造方法とその結果得られる半
導体装置の構造を示したものであるが９本半導体装置の
利点は第１図の場合と同様である。 まず最初に、高濃度Ｎ型半導体基板１の上にＮ型エピタ
キシャル層３を成長させ、酸化層４．シリコン窒化層５
．絶縁層６を順に形成した後、ゲート形成領域部を垂直
にドライエツチングを行い第２図（ａ）と同様な形状を
実現した後、シリコン窒化Ｆｆ！Ｊ５のサイドエツチン
グを行う、そしてゲート絶縁層７を形成する［第４図（
ａ）］。 その後、多結晶シリコン等のゲート電極層８を表面が平
坦になるまで堆積を行ない、絶縁層６が現れるまでエッ
チバックする［第４１４Ｊ （ｂ） ］。 その後、酸化を行ない、多結晶シリコン８を選択的に酸
化し酸化層９を形成するが、シリコン窒化層５の下は酸
化しない。次に、シリコン窒化層５まで酸化層のエツチ
ングを行ないシリコン窒化膜５を除去し、酸化層１０を
形成する。次に、酸化層９をマスクにして、イオン打ち
込みと熱拡散工程により、Ｐ型拡ｖ１１層１１とＮ型拡
散層１２を形成する［第４図（Ｃ）］。 その後、酸化１１０を除去し、酸化層９をマスクにして
シリコンのドライエツチングを行いソース電極層１５＠
形成することにより第４図（ｄ）の構造が得られる。 第２図の製造方法ではソース電極用エツチング溝とゲー
ト電極との距離を離すため、ゲートの側壁に形成される
サイドスペーサを利用していたが。 本製造方法では、ソース電極用エツチング溝とゲート電
極との距離を決定するために、ゲート電極用の多結晶シ
リコンの酸化を行う前にシリコン窒化膜をサイドエッチ
し、このエツチング量で制御した例である。本実施例で
も、第２図の製造方法のように、ゲートの側壁に形成さ
れるサイドスペーサを併用してソース電極用シリコンエ
ツチングを行ってもよい。 第５図は本発明の第４の実施例の半導体装置の製造工程
を示す断面図である。 まず最初に、高濃度Ｎ型半導体基板１の上にＮ型エピタ
キシャル層３を成長させ、酸化層４．シリコン窒化層５
．絶縁Ｎ６を順に形成した後、ゲート形成領域部を垂直
にドライエツチングを行い。 第２図（ａ）と同様な形状を実現した後、ゲート絶縁層
７を形成後、タングステン等のゲート電極層８を堆積と
エッチバックによりシリコン溝の底に形成する［第５図
（ａ）］。 その後、シリコン窒化層５をサイドエツチングし絶縁層
９′を表面が平坦になるまで堆積する［第５図（ｂ）］
。 その後、シリコン窒化層５が現九るまで、絶縁層９″と
６をエッチバックし、さらに、シリコン窒化層５を除去
し、酸化膜１０を形成する。次に。 酸化Ｊｉ１９’ をマスクにして、イオン打ち込みと熱
拡散工程により、Ｐ型拡散Ｊ１７１１とＮ型拡散層１２
を形成する［第５図（Ｃ）］。 その後、酸化層１０を除去し、酸化層９′をマスクにし
てシリコンのドライエツチングを行い。 ソース電極Ｍ１５を形成し、第５図（ｄ）の構造が得ら
れる。 本製造方法も、ソース電極用エツチング溝とゲート電極
との距離はシリコン窒化膜のサイドエツチング量でで制
御した例である。 本実施例では、ゲート電極としてタングステン等の金属
を用いるプロセスが容易に実現できるという利点がある
。 これまで述べてきた製造方法では信頼度向上のため、ソ
ース拡散層１２とチャネル拡散層１１の形成をゲート酸
化の後に行う場合で説明したが。 ゲートのシリコンエツチング溝を形成する前にこの２つ
の拡散を行っても、ゲート電極と自己整合的に拡散層の
形成を行える。 第６図は本発明の第５の実施例の半導体装置の断面図で
ある。 本実施例では、ソースコンタクト穴をドレイン領域まで
延在させてエツチングし、ドレインとソース電極との間
にショットキ接合を形成した場合の実施例である。本実
施例では安定なショットキ接合を形成するため、ソース
コンタクト穴形成後に、プラチナを蒸上し、熱工程によ
りシリコン部のプラチナを選択的にシリサイド層１４に
変え。 ＄＋１！！縁層上のプラチナは王水等によりエツチング
し除去した構造を示しである。なお、ショットキ接合の
面積を増加するため、ソースコンタクトの溝の深さはゲ
ート電極の溝の深さより深くしても良い１本実施例の半
導体装置は第４図や第５図に示した製造方法を用いても
、もちろん実現可能である。 本実施例ではドレインとボディ間に寄生的に存在するＰ
Ｎ接合ダイオードを最小限に小さくシ。 そのかわり、ドレイン・ソース間にショットキダイオー
ドを形成できる。このため９ＭｏＳトランジスタを逆動
作させても、ドレイン中に拡散される少数キャリアの量
を最小限に押さえることが可能である。このため、イン
ダクタンス負荷に対しても、高速に動作でき、素子の破
壊耐量も向上できるという利点がある。 第７図は本発明の第６の実施例の半導体装置の断面図で
ある。 本実施例では＃！Ａｅゲート型バイデバイポーラトラン
ジスタする場合を示しである。ここで、２はアノードと
なる高濃度Ｐ型基板１′からのホールの注入を抑えるた
めのＮ型拡散層で、Ｎ型エピタキシャルＭ３より高濃度
に設定しである。本半導体装置の場合にも、Ｎ型拡散層
１２とＰ型拡散層１１とＮ型拡散層３で構成される寄生
ＮＰＮトランジスタがオンしにくくすることが特徴とな
っており、Ｐ型基板１′を含む寄生サイリスタがラッチ
アップする現象を阻止することが可能となる。 無論１本実施例の半導体装置も、第３図や第４図に示し
た製造方法を用いて実現可能である。
本発明によれば、ゲート電極をシリコン内に埋込み、チ
ャネルを縦方向に形成していることと。 ソースとボディのみならずソース電極のコンタクト穴も
ゲートパターンと自己整合的に形成できるため、素子の
高集積化が容易である。このため。 オン抵抗を低減できるという効果がある。 さらに、ソース電極からチャネル領域までのボディ領域
の長さを短くすることにより寄生トランジスタ動作を防
止し、破壊強度の向上を行えるという効果がある。 また、ソースとボディはゲート酸化後に形成することが
できるため、従来のプレーナプロセスと同様に信頼度的
にも良好な製造プロセスで実現できるという効果もある
。 また、ソース電極をドレイン領域まで延在させ。 ソースとドレイン間にショットキダイオードを内蔵させ
た構造を用いた場合には、ドレイン内への少数キャリア
の拡散量を低減できるため、高速スイッチング動作化と
破壊強度の向上を行えるという効果がある。
ャネルを縦方向に形成していることと。 ソースとボディのみならずソース電極のコンタクト穴も
ゲートパターンと自己整合的に形成できるため、素子の
高集積化が容易である。このため。 オン抵抗を低減できるという効果がある。 さらに、ソース電極からチャネル領域までのボディ領域
の長さを短くすることにより寄生トランジスタ動作を防
止し、破壊強度の向上を行えるという効果がある。 また、ソースとボディはゲート酸化後に形成することが
できるため、従来のプレーナプロセスと同様に信頼度的
にも良好な製造プロセスで実現できるという効果もある
。 また、ソース電極をドレイン領域まで延在させ。 ソースとドレイン間にショットキダイオードを内蔵させ
た構造を用いた場合には、ドレイン内への少数キャリア
の拡散量を低減できるため、高速スイッチング動作化と
破壊強度の向上を行えるという効果がある。
第１図は本発明の第１の実施例の半導体装置の断面図、
第２図は本発明の第１の実施例を実現するための、製造
プロセスを示す断面図、第３図は本発明の第２実施例の
半導体装置の断面図、第４図は本発明の第３の実施例の
半導体装置の製造プロセスを示す断面図、第５図は本発
明の第４の実施例の半導体装置の製造プロセスを示す断
面図。 第６図は本発明の第５実施例の半導体装置の断面図、第
７図は本発明の第６の実施例の半導体装置の断面図であ
る。 符号の説明 ｌ・・・高濃度Ｎ型半導体基板、１′・・・高濃度Ｐ型
半導体基板、２・・・Ｎ型拡散層、３・・・Ｎ型エピタ
キシャル層、４・・・酸化層、５・・・シリコン窒化層
、６・・・絶縁層、７・・・ゲート絶縁層、８・・・ゲ
ート電極層。 ９・・・酸化層、９′・・・絶縁層、１０・・・ｆ！Ｉ
！ｌ縁暦、１１・・・Ｐ型拡散、１１９．１１’・・・
Ｐ型拡散溜、１２・・・Ｎ型拡散層、１３・・・絶縁層
、１４・・・シリサイド層、１５・・・金属電極層 第 １ 図 竿 図 第 図 （α〕 Ｃｂ） （４） 第 図 （α） Ｃｄ） 第 図 （＋２） Ｃｂ） 第Ｓ図 第６図
第２図は本発明の第１の実施例を実現するための、製造
プロセスを示す断面図、第３図は本発明の第２実施例の
半導体装置の断面図、第４図は本発明の第３の実施例の
半導体装置の製造プロセスを示す断面図、第５図は本発
明の第４の実施例の半導体装置の製造プロセスを示す断
面図。 第６図は本発明の第５実施例の半導体装置の断面図、第
７図は本発明の第６の実施例の半導体装置の断面図であ
る。 符号の説明 ｌ・・・高濃度Ｎ型半導体基板、１′・・・高濃度Ｐ型
半導体基板、２・・・Ｎ型拡散層、３・・・Ｎ型エピタ
キシャル層、４・・・酸化層、５・・・シリコン窒化層
、６・・・絶縁層、７・・・ゲート絶縁層、８・・・ゲ
ート電極層。 ９・・・酸化層、９′・・・絶縁層、１０・・・ｆ！Ｉ
！ｌ縁暦、１１・・・Ｐ型拡散、１１９．１１’・・・
Ｐ型拡散溜、１２・・・Ｎ型拡散層、１３・・・絶縁層
、１４・・・シリサイド層、１５・・・金属電極層 第 １ 図 竿 図 第 図 （α〕 Ｃｂ） （４） 第 図 （α） Ｃｄ） 第 図 （＋２） Ｃｂ） 第Ｓ図 第６図
Claims (1)
- 【特許請求の範囲】 １、半導体母体の主表面に形成した溝にゲート電極が埋
め込まれて形成されており、このゲート電極と自己整合
的にソース領域とボディ領域が形成されており、さらに
ソースとボディを接続するソース電極も上記ゲート電極
と自己整合的に半導体母体の主表面に形成した溝に埋め
込んで形成されていることを特徴とする絶縁ゲート型半
導体装置。 ２、半導体母体の主表面に形成した溝にゲート電極が埋
め込まれて形成されており、このゲート電極と自己整合
的にソース領域とボディ領域が形成されており、さらに
ソースとボディを接続し、さらに、ドレインとショット
キ接続するソース電極を上記ゲート電極と自己整合的に
半導体母体の主表面に形成した溝に埋め込んで形成され
ていることを特徴とする絶縁ゲート型半導体装置。 ３、チャネルが形成されるボディ領域またはベース領域
がゲート絶縁層と金属または合金でできたソース電極層
によりはさまれて形成され、前記ソース電極層からゲー
ト絶縁層までの距離をチャネル長より短く設けたことを
特徴とする絶縁ゲート型半導体装置。 ４、半導体母体の主表面に、ゲート電極層とゲート絶縁
層を埋め込んだ溝と、ボディと接続するソース電極層を
埋め込んだ溝を有し、さらに、チャネル形成領域が前記
ゲート絶縁層と前記ソース電極層によりはさまれて形成
されていることを特徴とする、導電変調効果を利用しな
い絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246278A JPH03109775A (ja) | 1989-09-25 | 1989-09-25 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246278A JPH03109775A (ja) | 1989-09-25 | 1989-09-25 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03109775A true JPH03109775A (ja) | 1991-05-09 |
Family
ID=17146161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1246278A Pending JPH03109775A (ja) | 1989-09-25 | 1989-09-25 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03109775A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0923001A (ja) * | 1995-07-05 | 1997-01-21 | Nec Corp | 半導体装置の製造方法 |
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-
1989
- 1989-09-25 JP JP1246278A patent/JPH03109775A/ja active Pending
Cited By (25)
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| US8278708B2 (en) | 2001-02-19 | 2012-10-02 | Renesas Electronics Corporation | Insulated gate type semiconductor device and method for fabricating the same |
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