JP2615667B2 - Ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタの製造方法Info
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Description
【発明の詳細な説明】 〔発明の利用分野〕 この発明は、MOS電界効果トランジスタの製造方法に
関し、特に、より微細な横方向不純物分布を実現するた
めの製造方法に関する。
関し、特に、より微細な横方向不純物分布を実現するた
めの製造方法に関する。
従来のMOS電界効果トランジスタの製造法としては、
例えば第３図に示すようなものがある。これは従来の二
重拡散法を利用した縦型MOSFETの製造法である（例え
ば、特開昭56−10971号公報に記載）。
例えば第３図に示すようなものがある。これは従来の二
重拡散法を利用した縦型MOSFETの製造法である（例え
ば、特開昭56−10971号公報に記載）。
第３図の工程を順に説明すると、まず、（Ａ）におい
て、低抵抗基板１上にエピタキシャル成長法によって高
抵抗エピタキシャル層２を形成し、高抵抗エピタキシャ
ル層２の上部に熱酸化法によってゲート酸化膜３を形成
し、さらにゲート酸化膜３の上にCVD法によって多結晶
シリコン膜４を形成する。
て、低抵抗基板１上にエピタキシャル成長法によって高
抵抗エピタキシャル層２を形成し、高抵抗エピタキシャ
ル層２の上部に熱酸化法によってゲート酸化膜３を形成
し、さらにゲート酸化膜３の上にCVD法によって多結晶
シリコン膜４を形成する。
次に、（Ｂ）において、リソグラフィー法によってゲ
ート酸化膜３と多結晶シリコン膜４を自己整合的にパタ
ーニングし、高抵抗エピタキシャル層２の表面の所定の
場所を露出させる。
ート酸化膜３と多結晶シリコン膜４を自己整合的にパタ
ーニングし、高抵抗エピタキシャル層２の表面の所定の
場所を露出させる。
次に、（Ｃ）において、イオン注入法と熱拡散法とに
よって、露出している高抵抗エピタキシャル層２の表面
に不純物をドープし、低抵抗基板１や高抵抗エピタキシ
ャル層２（図ではｎ型）とは異なる導電型のベース領域
５（図ではｐ型）を形成する。このとき、ベース領域５
を縦方向に深く拡散することにより、ベース領域５は横
方向にも大きく拡がり、ゲート酸化膜３や多結晶シリコ
ン膜４の下に潜り込むような形でベース領域５が形成さ
れる。
よって、露出している高抵抗エピタキシャル層２の表面
に不純物をドープし、低抵抗基板１や高抵抗エピタキシ
ャル層２（図ではｎ型）とは異なる導電型のベース領域
５（図ではｐ型）を形成する。このとき、ベース領域５
を縦方向に深く拡散することにより、ベース領域５は横
方向にも大きく拡がり、ゲート酸化膜３や多結晶シリコ
ン膜４の下に潜り込むような形でベース領域５が形成さ
れる。
なお、上述のごとく、ゲート等を予め形成しておいて
からその下に入るベース領域等を形成する手法を自己整
合的手法という。この手法によれば、ゲート等がマスク
となり、自動的にマスク合わせが出来るため、寸法精度
を大幅に向上させることが出来る。
からその下に入るベース領域等を形成する手法を自己整
合的手法という。この手法によれば、ゲート等がマスク
となり、自動的にマスク合わせが出来るため、寸法精度
を大幅に向上させることが出来る。
次に、（Ｄ）において、再度、イオン注入法と熱拡散
法とによって、高抵抗エピタキシャル層２の表面の露出
している部分に不純物をドープし、ベース領域５の表面
に低抵抗基板１や高抵抗エピタキシャル層２と同じ導電
型のソース領域６（図ではｎ型）を形成する。
法とによって、高抵抗エピタキシャル層２の表面の露出
している部分に不純物をドープし、ベース領域５の表面
に低抵抗基板１や高抵抗エピタキシャル層２と同じ導電
型のソース領域６（図ではｎ型）を形成する。
最後に、（Ｅ）において、ドレイン電極Ｄ、ゲート電
極Ｇ及びベース領域５とソース領域６とにまたがって両
領域と接触しているソース電極Ｓを形成する。
極Ｇ及びベース領域５とソース領域６とにまたがって両
領域と接触しているソース電極Ｓを形成する。
上記のごとき製造工程においては、ベース領域５のゲ
ート酸化膜３と多結晶シリコン膜４の下に入り込んだ部
分（電界効果トランジスタのチャネルとして作動する部
分）の長さが、ベース領域５とソース領域６との横方向
拡散距離によって決まるので、この長さを非常に短くす
ることができる。
ート酸化膜３と多結晶シリコン膜４の下に入り込んだ部
分（電界効果トランジスタのチャネルとして作動する部
分）の長さが、ベース領域５とソース領域６との横方向
拡散距離によって決まるので、この長さを非常に短くす
ることができる。
このようにチャネル長を非常に短くできることが二重
拡散法の特徴である。
拡散法の特徴である。
第４図は、上述のごとき第３図に示した製造方法によ
って製造した縦型MOSFETの等価回路図であり、第５図
は、そのドレイン電流−電圧特性図である。
って製造した縦型MOSFETの等価回路図であり、第５図
は、そのドレイン電流−電圧特性図である。
第４図において、抵抗７（その抵抗値をrbとする）
は、電子がソース領域６の下のベース領域５内を拡散し
てソース電極に到達するまでに受ける抵抗を示してい
る。
は、電子がソース領域６の下のベース領域５内を拡散し
てソース電極に到達するまでに受ける抵抗を示してい
る。
また第５図のVd,SBは二次降伏電圧と呼ばれる。
この二次降伏電圧より大きなドレイン電圧がかかった
場合には、縦型MOSFETが降伏現象によって動作しなくな
ってしまう。
場合には、縦型MOSFETが降伏現象によって動作しなくな
ってしまう。
上記の二次降伏電圧Vd,SBと抵抗７との関係は、例え
ば“アイ イー イー イー トランザクション オブ
エレクトロン デバイセス”（IEEE Trans.Electron
Devices,vol.ED−29,No.8,pp.1287〜1293,Aug.1982“Se
condary Breakdown of Vertical Power MOSFET's",Chen
Ming Hu,Min Hwa Chi,）に記載されている。
ば“アイ イー イー イー トランザクション オブ
エレクトロン デバイセス”（IEEE Trans.Electron
Devices,vol.ED−29,No.8,pp.1287〜1293,Aug.1982“Se
condary Breakdown of Vertical Power MOSFET's",Chen
Ming Hu,Min Hwa Chi,）に記載されている。
上記の文献によれば、二次降伏電圧Vd,SBを大きくす
るには、抵抗７の値rbを小さくすれば良いことが判る。
るには、抵抗７の値rbを小さくすれば良いことが判る。
しかしながら、このような従来のMOS電界効果トラン
ジスタの製造方法においては、ソース領域６がリソグラ
フィー法によって作られ、その長さはリソグラフィーの
精度によって決まるので、あまり短くすることは困難で
あり、そのため、ソース領域６の下のベース領域５の長
さが長くなるので、その部分の抵抗値rbが大きくなり、
従って二次降伏電圧Vd,SBが小さくなってしまうという
問題があった。なお、二次降伏電圧Vd,SBが小さいとい
うことは、トランジスタの動作範囲が狭くなることを意
味する。
ジスタの製造方法においては、ソース領域６がリソグラ
フィー法によって作られ、その長さはリソグラフィーの
精度によって決まるので、あまり短くすることは困難で
あり、そのため、ソース領域６の下のベース領域５の長
さが長くなるので、その部分の抵抗値rbが大きくなり、
従って二次降伏電圧Vd,SBが小さくなってしまうという
問題があった。なお、二次降伏電圧Vd,SBが小さいとい
うことは、トランジスタの動作範囲が狭くなることを意
味する。
この発明は、上記のごとき従来技術の問題を解決する
ためになされたものであり、二次降伏電圧Vd,SBを大き
くすることの出来るMOS電界効果トランジスタの製造方
法を提供することを目的とする。
ためになされたものであり、二次降伏電圧Vd,SBを大き
くすることの出来るMOS電界効果トランジスタの製造方
法を提供することを目的とする。
上記の目的を達成するため、本発明においては、 （イ）半導体層上に、少なくとも、ゲート絶縁膜、その
上に多結晶シリコン膜、その上に層間絶縁膜、その上に
シリコン窒化膜からなる多層膜を形成する工程と、 （ロ）上記の形成された多層膜の一部を除去して上記半
導体層の所定部分を露出させる工程と、 （ハ）上記多層膜をマスクとして上記半導体層に不純物
を注入し、熱拡散することによってベース領域およびそ
の中にソース領域またはドレイン領域を形成する工程
と、 （ニ）その後、上記のベース領域およびソース領域また
はドレイン領域を形成したものを熱酸化することによっ
て上記不純物領域の表面近傍部分および上記多結晶シリ
コン膜の側面を酸化して酸化膜を形成すると共に、上記
多結晶シリコン膜の側面を酸化した酸化膜の厚さよりも
長い距離だけ上記多層膜の下に上記ソース領域またはド
レイン領域を拡散させる工程と、 （ホ）上記熱酸化工程によって半導体層表面に形成され
た酸化膜を除去する工程と、 （ヘ）上記多層膜の下に拡散したソース領域またはドレ
イン領域に接続する金属電極を形成する工程、 とを備えるように構成している。
上に多結晶シリコン膜、その上に層間絶縁膜、その上に
シリコン窒化膜からなる多層膜を形成する工程と、 （ロ）上記の形成された多層膜の一部を除去して上記半
導体層の所定部分を露出させる工程と、 （ハ）上記多層膜をマスクとして上記半導体層に不純物
を注入し、熱拡散することによってベース領域およびそ
の中にソース領域またはドレイン領域を形成する工程
と、 （ニ）その後、上記のベース領域およびソース領域また
はドレイン領域を形成したものを熱酸化することによっ
て上記不純物領域の表面近傍部分および上記多結晶シリ
コン膜の側面を酸化して酸化膜を形成すると共に、上記
多結晶シリコン膜の側面を酸化した酸化膜の厚さよりも
長い距離だけ上記多層膜の下に上記ソース領域またはド
レイン領域を拡散させる工程と、 （ホ）上記熱酸化工程によって半導体層表面に形成され
た酸化膜を除去する工程と、 （ヘ）上記多層膜の下に拡散したソース領域またはドレ
イン領域に接続する金属電極を形成する工程、 とを備えるように構成している。
すなわち、本発明の製造方法においては、上記（ニ）
の工程において酸化する際に、酸化の熱によってソース
領域の不純物が縦方向及び横方向へ拡散するが、横方向
の酸化速度はソース領域内の不純物の横方向拡散速度よ
り遅いため、前記多層膜の下にソール領域が潜り込む形
が形成される。この不純物の横方向拡散距離によってソ
ース領域の長さが決まるようにすれば、ソース領域の長
さを短くすることが出来、それによって抵抗７の値rbを
小さくして二次降伏電圧Vd,SBを大きくすることが出来
る。
の工程において酸化する際に、酸化の熱によってソース
領域の不純物が縦方向及び横方向へ拡散するが、横方向
の酸化速度はソース領域内の不純物の横方向拡散速度よ
り遅いため、前記多層膜の下にソール領域が潜り込む形
が形成される。この不純物の横方向拡散距離によってソ
ース領域の長さが決まるようにすれば、ソース領域の長
さを短くすることが出来、それによって抵抗７の値rbを
小さくして二次降伏電圧Vd,SBを大きくすることが出来
る。
第１図は、本発明の製造工程の一実施例図である。
第１図において、まず（Ａ）では、低抵抗基板１（図
の例ではｎ型）上にエピタキシャル成長法によって高抵
抗エピタキシャル層２（図の例ではｎ型）を形成し、高
抵抗エピタキシャル層２の上部に熱酸化法及びCVD法を
用いてゲート酸化膜３、多結晶シリコン膜４、層間絶縁
膜10、及びシリコン窒化膜11を順に形成する。
の例ではｎ型）上にエピタキシャル成長法によって高抵
抗エピタキシャル層２（図の例ではｎ型）を形成し、高
抵抗エピタキシャル層２の上部に熱酸化法及びCVD法を
用いてゲート酸化膜３、多結晶シリコン膜４、層間絶縁
膜10、及びシリコン窒化膜11を順に形成する。
次に、（Ｂ）において、リソグラフィー法によってゲ
ート酸化膜３、多結晶シリコン膜４、層間絶縁膜10、シ
リコン窒化膜11からなる多層膜を自己整合的にパターニ
ングし、所定の場所に高抵抗エピタキシャル層２の表面
を露出するようにする。そして、その露出している高抵
抗エピタキシャル層２の表面に、前記第３図に示した従
来の二重拡散法と同様に、イオン注入法と熱拡散法とを
用いて低抵抗基板１や高抵抗エピタキシャル層２と異な
る電導型のベース領域５（図の例ではｐ型）と、低抵抗
基板１や高抵抗エピタキシャル層２と同じ電導型のソー
ス領域６（図の例ではｎ型）とを順に形成する。
ート酸化膜３、多結晶シリコン膜４、層間絶縁膜10、シ
リコン窒化膜11からなる多層膜を自己整合的にパターニ
ングし、所定の場所に高抵抗エピタキシャル層２の表面
を露出するようにする。そして、その露出している高抵
抗エピタキシャル層２の表面に、前記第３図に示した従
来の二重拡散法と同様に、イオン注入法と熱拡散法とを
用いて低抵抗基板１や高抵抗エピタキシャル層２と異な
る電導型のベース領域５（図の例ではｐ型）と、低抵抗
基板１や高抵抗エピタキシャル層２と同じ電導型のソー
ス領域６（図の例ではｎ型）とを順に形成する。
次に、（Ｃ）において、熱酸化法によって高抵抗エピ
タキシャル層２の表面のソース領域６及びベース領域５
を酸化する。酸化が進むにつれて、ソース領域６内の不
純物が縦及び横方向へ拡散し、酸化膜の下のソース領域
６内の不純物は酸化膜に吸収される。このとき、横方向
の酸化速度はソース領域６内の不純物の横方向拡散速度
より遅いため、前記多層膜の下にソース領域６が潜り込
む形が形成される。また、これと同時に、多結晶シリコ
ン膜４の側面が酸化され、多結晶シリコン膜４が酸化膜
によって覆われるようになる。
タキシャル層２の表面のソース領域６及びベース領域５
を酸化する。酸化が進むにつれて、ソース領域６内の不
純物が縦及び横方向へ拡散し、酸化膜の下のソース領域
６内の不純物は酸化膜に吸収される。このとき、横方向
の酸化速度はソース領域６内の不純物の横方向拡散速度
より遅いため、前記多層膜の下にソース領域６が潜り込
む形が形成される。また、これと同時に、多結晶シリコ
ン膜４の側面が酸化され、多結晶シリコン膜４が酸化膜
によって覆われるようになる。
次に、（Ｄ）において、異方性エッチングを用いて、
ソース領域６を酸化した酸化膜を除去してからシリコン
窒化膜11を除去する。
ソース領域６を酸化した酸化膜を除去してからシリコン
窒化膜11を除去する。
次に、（Ｅ）において、金属を蒸着してベース領域５
とソース領域６の側面にまたがるようにソース電極12を
形成し、同時にゲート電極及びドレイン電極も形成す
る。
とソース領域６の側面にまたがるようにソース電極12を
形成し、同時にゲート電極及びドレイン電極も形成す
る。
次に作用を説明する。
第１図に示す製造方法によって製造された縦型MOSFET
のソース領域６の長さは、酸化する際に横方向へ拡散し
た不純物が酸化膜内に取り込まれないため、不純物の横
方向拡散距離によって決まり、第１図（Ｃ）からも判る
ように非常に短くすることができる。また同時に自己整
合的に多結晶シリコン膜４の側面が酸化されて絶縁され
る。そのためソース領域６の下のベース領域５の抵抗７
の抵抗値rbを非常に小さくすることができる。抵抗値rb
が小さくなると、前記第４図に示した等価回路の寄生np
nバイポーラ・トランジスタ９がターンオフし難くな
り、その結果として縦型MOSFETは二次降伏を起こし難く
なり、二次降伏電圧Vd,SBが高くなる。従って、縦型MOS
FETの耐圧が上がり、より高いドレイン電圧でも縦型MOS
FETを動作させることができることになる。
のソース領域６の長さは、酸化する際に横方向へ拡散し
た不純物が酸化膜内に取り込まれないため、不純物の横
方向拡散距離によって決まり、第１図（Ｃ）からも判る
ように非常に短くすることができる。また同時に自己整
合的に多結晶シリコン膜４の側面が酸化されて絶縁され
る。そのためソース領域６の下のベース領域５の抵抗７
の抵抗値rbを非常に小さくすることができる。抵抗値rb
が小さくなると、前記第４図に示した等価回路の寄生np
nバイポーラ・トランジスタ９がターンオフし難くな
り、その結果として縦型MOSFETは二次降伏を起こし難く
なり、二次降伏電圧Vd,SBが高くなる。従って、縦型MOS
FETの耐圧が上がり、より高いドレイン電圧でも縦型MOS
FETを動作させることができることになる。
次に、第２図は、本発明の製造方法の他の実施例図で
あり、電導度変調型MOSFETの製造方法を示す。
あり、電導度変調型MOSFETの製造方法を示す。
第２図に示す製造方法の工程は、前記第１図に示すも
のと同じである。但し、第１図に示す製造方法で用いた
低抵抗基板１の代わりに、その上に形成される高抵抗エ
ピタキシャル層２と異なる導電型の電導度変調型MOSFET
用基板13（図の例ではｐ型）を用いる点が異なってい
る。
のと同じである。但し、第１図に示す製造方法で用いた
低抵抗基板１の代わりに、その上に形成される高抵抗エ
ピタキシャル層２と異なる導電型の電導度変調型MOSFET
用基板13（図の例ではｐ型）を用いる点が異なってい
る。
次に、第６図は電導度変調型MOSFETの等価回路図であ
る。
る。
第６図の抵抗７は、電子がソース領域６の下のベース
領域５を拡散し、ソース電極に到達するまで受ける抵抗
を示す。この抵抗７の値rbが大きいと寄生npnバイポー
ラ・トランジスタ９がターンオンし易くなり、その結果
として寄生pnpバイポーラ・トランジスタ14と寄生npnバ
イポーラ・トランジスタ９とによって構成されている寄
生npnpサイリスタがターンオンし易くなり、電導度変調
型MOSFETのラッチアップ耐圧が低下してしまう。従っ
て、電導度変調型MOSFETのラッチアップ耐圧を上げるに
は、ソース領域６の長さを短くし、抵抗７の値rbを小さ
くすれば良い。その点、第２図に示す製造方法によって
電導度変調型MOSFETを製造すると、ソース領域６の長さ
を非常に小さくすることが出来、抵抗値rbを小さくする
ことができるため、電導度変調型MOSFETのラッチアップ
耐圧を上げることができる。
領域５を拡散し、ソース電極に到達するまで受ける抵抗
を示す。この抵抗７の値rbが大きいと寄生npnバイポー
ラ・トランジスタ９がターンオンし易くなり、その結果
として寄生pnpバイポーラ・トランジスタ14と寄生npnバ
イポーラ・トランジスタ９とによって構成されている寄
生npnpサイリスタがターンオンし易くなり、電導度変調
型MOSFETのラッチアップ耐圧が低下してしまう。従っ
て、電導度変調型MOSFETのラッチアップ耐圧を上げるに
は、ソース領域６の長さを短くし、抵抗７の値rbを小さ
くすれば良い。その点、第２図に示す製造方法によって
電導度変調型MOSFETを製造すると、ソース領域６の長さ
を非常に小さくすることが出来、抵抗値rbを小さくする
ことができるため、電導度変調型MOSFETのラッチアップ
耐圧を上げることができる。
以上説明してきたように、この発明によれば、酸化す
る際に横方向へ拡散した不純物が酸化膜内に取り込まれ
ないことを利用して自己整合的にソース領域６を形成す
るようにし、ソース領域６の長さを横方向拡散距離によ
って決まるようにしたため、その長さを非常に短くする
ことが出来、その結果としてソース領域６の下のベース
領域５の抵抗値rbを減少させることが出来、それによっ
て縦型MOSFETの二次降伏耐圧を高くし、また、電導度変
調型MOSFETのラッチアップ耐圧を高くすることが出来
る、という優れた効果が得られる。
る際に横方向へ拡散した不純物が酸化膜内に取り込まれ
ないことを利用して自己整合的にソース領域６を形成す
るようにし、ソース領域６の長さを横方向拡散距離によ
って決まるようにしたため、その長さを非常に短くする
ことが出来、その結果としてソース領域６の下のベース
領域５の抵抗値rbを減少させることが出来、それによっ
て縦型MOSFETの二次降伏耐圧を高くし、また、電導度変
調型MOSFETのラッチアップ耐圧を高くすることが出来
る、という優れた効果が得られる。
第１図は本発明の製造方法の一実施例図、第２図は本発
明の製造方法の他の実施例図、第３図は従来の製造方法
の一例図、第４図は従来方法で製造したMOSFETの等価回
路図、第５図はMOSFETのドレイン電流−電圧特性図、第
６図は第２図の製造方法で製造した電導度変調型MOSFET
の等価回路図である。 ＜符号の説明＞ １……低抵抗基板 ２……高抵抗エピタキシャル層 ３……ゲート酸化膜 ４……多結晶シリコン膜 ５……ベース領域 ６……ソース領域 10……層間絶縁膜 11……シリコン窒化膜 12……ソース電極
明の製造方法の他の実施例図、第３図は従来の製造方法
の一例図、第４図は従来方法で製造したMOSFETの等価回
路図、第５図はMOSFETのドレイン電流−電圧特性図、第
６図は第２図の製造方法で製造した電導度変調型MOSFET
の等価回路図である。 ＜符号の説明＞ １……低抵抗基板 ２……高抵抗エピタキシャル層 ３……ゲート酸化膜 ４……多結晶シリコン膜 ５……ベース領域 ６……ソース領域 10……層間絶縁膜 11……シリコン窒化膜 12……ソース電極
Claims (1)
- 【請求項１】MOS電界効果トランジスタの製造方法にお
いて、 半導体層上に、少なくとも、ゲート絶縁膜、その上に多
結晶シリコン膜、その上に層間絶縁膜、その上にシリコ
ン窒化膜からなる多層膜を形成する工程と、 上記の形成された多層膜の一部を除去して上記半導体層
の所定部分を露出させる工程と、 上記多層膜をマスクとして上記半導体層に不純物を注入
し、熱拡散することによってベース領域およびその中に
ソース領域またはドレイン領域を形成する工程と、 その後、上記のベース領域およびソース領域またはドレ
イン領域を形成したものを熱酸化することによって上記
不純物領域の表面近傍部分および上記多結晶シリコン膜
の側面を酸化して酸化膜を形成すると共に、上記多結晶
シリコン膜の側面を酸化した酸化膜の厚さよりも長い距
離だけ上記多層膜の下に上記ソース領域またはドレイン
領域を拡散させる工程と、 上記熱酸化工程によって半導体層表面に形成された酸化
膜を除去する工程と、 上記多層膜の下に拡散したソース領域またはドレイン領
域に接続する金属電極を形成する工程と、を備えたこと
を特徴とするMOS電界効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62240636A JP2615667B2 (ja) | 1987-09-28 | 1987-09-28 | Ｍｏｓ電界効果トランジスタの製造方法 |
| US07/247,625 US5049512A (en) | 1987-09-28 | 1988-09-22 | Method of forming a MOS field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62240636A JP2615667B2 (ja) | 1987-09-28 | 1987-09-28 | Ｍｏｓ電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6484670A JPS6484670A (en) | 1989-03-29 |
| JP2615667B2 true JP2615667B2 (ja) | 1997-06-04 |
Family
ID=17062446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62240636A Expired - Fee Related JP2615667B2 (ja) | 1987-09-28 | 1987-09-28 | Ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (2)
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| JP (1) | JP2615667B2 (ja) |
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| JPS54117691A (en) * | 1978-03-06 | 1979-09-12 | Matsushita Electric Ind Co Ltd | Production of insulating gate-type semiconductor device |
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| JPH0648716B2 (ja) * | 1985-11-30 | 1994-06-22 | ヤマハ株式会社 | 集積回路装置の製法 |
| US4748103A (en) * | 1986-03-21 | 1988-05-31 | Advanced Power Technology | Mask-surrogate semiconductor process employing dopant protective region |
| JPS63186476A (ja) * | 1987-01-29 | 1988-08-02 | Nissan Motor Co Ltd | 縦形ｍｏｓｆｅｔ |
-
1987
- 1987-09-28 JP JP62240636A patent/JP2615667B2/ja not_active Expired - Fee Related
-
1988
- 1988-09-22 US US07/247,625 patent/US5049512A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6484670A (en) | 1989-03-29 |
| US5049512A (en) | 1991-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |