JPS6318346B2 - - Google Patents

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JPS6318346B2
JPS6318346B2 JP53158092A JP15809278A JPS6318346B2 JP S6318346 B2 JPS6318346 B2 JP S6318346B2 JP 53158092 A JP53158092 A JP 53158092A JP 15809278 A JP15809278 A JP 15809278A JP S6318346 B2 JPS6318346 B2 JP S6318346B2
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wafer
forming
oxide layer
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Satoo Shuuichi
Yamaguchi Tadanori
Dagurasu Ritsuchii Aasaa
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Tektronix Inc
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Description

【発明の詳細な説明】 本発明は特に短チヤンネルの絶縁ゲート型電界
効果トランジスタを半導体基板上に超高密度で形
成する超LSIに適用して好適な半導体装置の製造
方法に関する。
例えば、MOS（金属−酸化物−半導体）電界効
果素子即ち、絶縁ゲート型電界効果トランジスタ
は、従来シリコンウエハ上面に形成しチヤンネル
領域で結合したソース及びドレイン領域を含んで
いる。ゲート電極をこのチヤンネル領域上に、酸
化物又はその他所望誘電体薄膜により絶縁して設
けている。ソース及びドレイン間の電流は、ゲー
ト電極に加える電圧により制御する。
斯る素子の動作、即ち周波数応答又はスイツチ
ング速度等は、その素子の物理的寸法、特にチヤ
ンネル長に依存する。普通、MOS素子のチヤン
ネル長は、ソース及びドレイン領域の形成に使用
する写真製版及び不純物拡散工程により決まる。
従来技法では最高動作に要する充分短かいチヤン
ネルが形成できない。
最近になつて、より高度動作用のMOS技法が
いくつか開発された。それらは、提案者によりＨ
−MOS（High Performance MOS：参考文献、
日経エレクトロニクス 1978年２月６日号58頁〜
59頁）と呼ばれている寸法を短縮したシリコンゲ
ートMOS工程、Ｖ−MOS（垂直MOS：参考文
献、日経エレクトロニクス1976年９月20日号）と
呼ばれているシリコンウエハに異方性エツチング
を用いてＶ字形溝を形成する二重拡散工程、及び
Ｄ−MOS若しくはDSA−MOS（Diffusion Self
−Aligned MOS：参考文献、日経エレクトロニ
クス1977年12月26日号）と呼ばれているプレーナ
構造の二重拡散工程である。これら各技法による
MOS素子はいずれもバイポーラ素子に近いスイ
ツチング速度を達成するが、いずれも種々の欠点
を有する。即ち、Ｈ−MOSは従来のプレーナ型
MOS素子の寸法とパラメータを縮尺したにすぎ
ないので、極めて微細なパターンを正確且つ再現
性を持つて製造できるか否かという製造メーカー
の能力に全面的に依存する。またＶ−MOS素子
の製造にはエピタキシヤル形成と異方性エツチン
グとの２つの相当高価な工程が必要である。更
に、Ｄ−MOSは同じマスクを介して行なうＮ型
及びＰ型不純物の一連の拡散によりチヤンネルが
決まるので、短チヤンネル長を再現的に製造する
為に精密な拡散源と優れた工程制御が不可欠であ
る。更にまた、Ｈ−MOS及びＤ−MOSは共にプ
レーナ処理である為に非プレーナ構造のＶ−
MOSの如き素子よりも広いウエハ面積を必要と
するので、高集積密度を必要とする場合には不適
当である。
従つて、本発明の目的は高周波及び高速動作特
性が得られる半導体装置、特に絶縁ゲート型電界
効果トランジスタの製造方法を提供することであ
る。
本発明の他の目的は高密度集積に好適な絶縁ゲ
ート型電界効果トランジスタを有する半導体集積
回路の如き半導体装置及びその製法を提供するこ
とである。
本発明の更に他の目的は従来の設備を用いて安
価且つ再現的に行なえる絶縁ゲート型電界効果ト
ンジスタ、或いはこれを有する半導体装置の製造
方法を提供することである。
本発明の着想は、就中イオン打込みにより半導
体基板を選択ドーピングするとき、イオン到達深
さが半導体基板表面の酸化物被膜の厚さにより変
化できることに基づくものである。従つて、連続
的に厚さが増加する酸化物層を設けると、同様に
深さが減少する薄い不純物層を打込むことができ
る。更に、このような基板面中に酸化物層を設け
ることにより、半導体面の傾斜部（斜面）で端部
が終了する上向きの埋込み不純物層が形成でき
る。この技法はチヤンネル長が打込んだ不純物層
の厚さにより決まるMOS素子の如き絶縁ゲート
型電界効果トランジスタの製造に使用できる。周
知のように、イオン打込みによると極めて薄い層
ができるので、従来のMOS素子よりも著るしく
短いチヤンネルを有する素子が作れる。
本発明の方法によると、酸素不透過膜より成る
マスクを半導体基板表面の選択した第１領域に形
成し、次いで選択的に酸化してマスクされなかつ
た部分に固着した酸化物層を形成する。この酸化
物層は対称的に傾斜した連続した端部、即ち「ピ
ーク」（鳥の口ばし状部分）が酸素不透過膜の端
縁とその下のマスクされた半導体基板間に延長形
成される。この酸素不透過膜を除去した後、第１
不純物の薄い領域を選択した第１表面領域の下の
基板に植込む。既に述べた通り、この植込み領域
は酸化工程で形成した基板表面の傾斜部で終了す
る上向きの端部を含んでいる。
第１不純物領域の植込みにて素子のチヤンネル
を構成する上向きの端部を形成した後、反対導電
型の第２不純物を第１表面領域の半導体基板に設
ける。この反対導電型の表面領域をチヤンネル形
成領域に接して形成して素子のソース領域とす
る。絶縁酸化物層を除去し、チヤンネルを含む基
板表面部分の上にゲート絶縁被膜を形成する。こ
の反対導電型の不純物の他の表面領域を基板上に
形成して素子のドレイン領域となす。好ましく
は、このドレイン領域はチヤンネル領域から離間
して両者間にドリフト領域即ち低不純物濃度領域
を作る。最後に、ゲート絶縁被膜上にソース及び
ドレイン領域と接して所望電極を形成する。好適
な構成によると、ゲート電極はソース領域と僅か
に重なるが、ドレイン領域は覆わないので、ゲー
ト・ドレイン間静電容量を最少にする。チヤンネ
ル及びドレイン領域間の低不純物濃度領域によ
り、従来のプレーナ型MOS素子の場合より充分
に高い動作電圧で動作させることが可能になる。
更に、素子一部をマスクした基板表面の酸化期間
中に作られる傾斜部に設けることにより、使用す
る基板表面積が少なくなるので、大規模集積回路
（LSI）に適用する場合に極めて好適である。
以下、本発明の好適実施例を図面を参照して詳
細に説明する。先づ、第１ａ乃至ｆ図は本発明に
よるエンハンスメント型ｎ−MOSトランジスタ
を製造する各工程を経時的に示している。酸化物
膜１２と、窒化シリコン（Si3N4）が好ましい酸
素不透過膜１４とを、P-型不純物をドープした
約10Ω・cmの単結晶シリコンウエハ１０の上面に
形成する。この被膜１２及び１４は、従来周知の
技法により製造する。酸化物膜１２は約300乃至
600Åの厚さであり、典型的には約400Åである。
窒化膜は約0.1乃至0.2μｍであり、典型的には約
0.13μｍである。
次に、ウエハ１０の第１領域に窒化膜１４及び
酸化物膜１２を選択的にエツチング除去してマス
ク１６を形成する。ウエハ１０のマスクしなかつ
た部分は局部的に酸化し、ウエハ１０の平坦面上
に固着した厚い酸化膜１８を形成する（第１ｂ図
参照）。周知の通り、酸化物と窒化物でマスクし
たシリコン表面の局部酸化によると、酸素不透過
膜の縁部から、酸素不透膜下のウエハ上面に延び
て酸化物の「ビーク」２０ができる。このビーク
の形成については、フイリツプス・リサーチ・レ
ポート第26巻第３号157乃至165頁にわたり「シリ
コンの局部酸化」と題してＪ・Ｓ・アペル等によ
り説明されている。今まで酸化物ビークの形成は
邪魔物であると考えられて来た（例えばハヤサカ
等の発明に係る米国特許第4008107号参照）が、
本発明にあつてはこれらビークを積極的に活用
し、植込んだ不純物層の深さを変化させている。
膜１８は約1.5乃至3.0μｍの最大厚であるのが好
ましく、典型的には約2.0μｍであり、そのビーク
は滑らかにマスク１６の下の酸化膜１２の厚さに
なる傾斜を有するビーク２０となる。
局部酸化工程に続いて、窒化膜１６を除去し、
フオトレジスト・マスク２２を第１表面領域の中
心部上に設ける。硼素が好ましいＰ型不純物の厚
さの薄い層２４を第１ｃ図に示す如くイオン打込
みによりウエハ１０内に植込む。周知の通り、シ
リコンと二酸化シリコン（SiO2）とのイオン透
過度は略同じであるので、植込層の上面はフオト
レジスト・マスク２２のある領域を除いてウエハ
の酸化物被膜の上面と略同一である。周知手法で
硼素イオンの透過を制御することにより、層２４
が局部酸化工程によりウエハ表面に形成された傾
斜部２８と交差するような深さにする。酸化層１
８の最大厚が約2μｍの場合には、約130キロ電子
ボルト（KeV）に加速した硼素イオンを使用す
ると約0.5μｍの深さに達し、図示の如く基板１０
の表面に略平行で傾斜部２８の約中間で略直交し
て交差する約0.13μｍの厚さの不純物層打ち込み
層２４ができる。硼素のドーズ量は、約２乃至８
×1012原子／cm2が好ましい。
シリコンウエハ１０内の層２４の部分は、ビー
ク２０の下部の傾斜部２８のまわりで途切れる
P+領域を形成する。この領域は、トランジスタ
のチヤンネル領域となり、イオン打込み工程の後
典型には約0.1乃至0.15μｍとなる。周知のよう
に、イオン打込みはシリコン結晶格子を破壊する
ので、その回復の為に層２４の打込み後、ウエハ
１０をアニール（焼きなまし）する。約900〜
1100℃、例えば約1000℃の如き適当な温度でアニ
ールすると、領域３０が僅かに拡散する。更に温
度を上昇すると、拡散によりチヤンネル形成領域
の厚さを増加するので必要に応じてこのアニール
時間及び温度を制御してチヤンネル幅を変化する
こともできる。このアニール後の領域３０の厚さ
は約0.2〜0.9μｍ典型的には0.4〜0.5μｍとなし得
る。
次に、マスク２２を除去し、燐が好ましいｎ型
不純物を前述のウエハ１０の第１表面領域に導入
する。このｎ型不純物は、酸化物被膜にエツチン
グにより窓をあけた後従来手法で拡散できるが、
第１ｄ図に矢印３２で示すようにイオン打込みに
より不純物を打込むのが好ましい。加速電圧の調
整により燐イオンがウエハの台地領域３４上の薄
い酸化物膜１２を透過し、厚い酸化物層１８は透
過しないようにする。約100−200keVのエネルギ
ーでドーズ量約１乃至５×1015原子／cm2の打込み
により台地領域３４の表面に接して浅いn+領域
３６ができる。続いてウエハ１０を約900℃で20
分間アニールすることにより領域３６が拡散し、
平均深さが約0.4μｍのトランジスタのソース領域
となる。
膜１２及び層１８により形成した可変厚酸化物
層を完全に除去し、頂面３４及び底面４４よりな
る段状部を得る。次いで従来手段によりウエハ１
０の露出面上に二酸化シリコンを配し厚さ約1μ
ｍの酸化物層３８を形成する。層３８の選択した
部分４０をフオトエツチングにより除去して、傾
斜部２８上のこの部分４０にゲート構体を作る。
酸化物層のうちドレイン領域を形成するウエハ表
面の平坦部分４４上の選択した部分４２を同様に
除去する。このウエハの露出部分を酸化して部分
４０にゲート絶縁層としての薄いゲート酸化膜４
６を形成し、部分４２に酸化膜４８を形成する。
膜４６及び４８の厚さは約1000Åであるのが好ま
しい。この工程により得られた構成を第１ｅ図に
示している。
次に、ウエハ上に窓４２を有するフオトレジス
トマスク層５０を形成する。n+ドレイン領域５
２を、第１ｆ図の矢印５１で示す如く酸化物被膜
を介してn-型の不純物を打込むことにより被膜
４８の下部のウエハ内に形成する。一例として、
約200keVのエネルギ及び約５×1015原子／cm2の
ドーズ量の燐を打込んでもよい。或いは、酸化物
被膜４８を除去してウエハ表面を露出させた後、
従来方法により拡散してドレイン領域５２を形成
してもよい。
フオトレジスト層５０を除去し、ウエハを約
1000℃で約20分間アニールし、イオン打込みによ
り生じた傷を回復させると共にドレイン領域を更
に深く拡散する。アニールした後、酸化物層３８
及び酸化物被膜４８をエツチングして開口を設
け、夫々ソース領域３６及びドレイン領域５２の
部分を露出させる。アルミニウムが好ましい金属
層をウエハの上面に真空蒸着させ、選択的にフオ
トエツチングによりソース電極５４、ゲート電極
５６及びドレイン電極５８を形成する。最後に、
好ましくは窒化シリコンの不活性化層６０を設け
て汚れを防止する。
第１ｇ図に示す完成した半導体素子構造は、ウ
エハ１０の上面の台地上に形成したn+型のソー
ス領域３６を共用する一対のトランジスタ６２及
び６４を含んでいる。各トランジスタの薄く打込
んだP+チヤンネル領域３０はソース領域３６と
接し、台地（頂面）３４とウエハ表面の平坦部４
４とを結合する傾斜部２８と境界を接する端部を
有する。
本発明の要点は、このチヤンネル領域３０の端
部の厚さがトランジスタ６２，６４のチヤンネル
長を決定するということである。イオン打込み技
法により、非常に薄いチヤンネル領域３０が形成
できる。また、MOSトランジスタの周波数特性
はチヤンネル長に反比例するので、非常に高性能
なMOSトランジスタが形成できる。この傾斜部
表面の各領域３０の端部上に絶縁酸化物被膜４６
及びゲート電極５６より構成されたゲート構体を
設ける。
更に、トランジスタ６２，６４はウエハ１０の
平坦表面上に設けたn+のドレイン領域５２を有
する。明らかな如く、ドレイン領域はチヤンネル
領域から離間しており、両者間に低不純物濃度の
ドリフト領域が存在する。このドリフフト領域に
より、ドレイン領域５２のチヤンネルと対向する
側の端縁に掛る電界を弱めることができ、此処に
おける耐圧の破壊を回避できると共に、ソース及
びドレイン間のパンチスルーを生じにくくするこ
とができて動作電圧が上昇でき且つソース・ドレ
イン間の静電容量を最小となす。更に、この低不
純物濃度領域（ドリフト領域）に設けた間隔によ
り、ゲート電極が充分長くできるので、ドレイン
領域と重なることなく充分に拡大できる。よつ
て、この構成はゲート・ドレイン間の望ましくな
い浮遊静電容量を最小となす。
第２ａ−ｆ図は本発明の第２実施例によるｎ−
MOSトランジスタの製法を示す。n-型をドープ
したシリコンウエハ７０の上面に厚さ約1μｍの
SiO2層７２を形成する。この層７２をエツチン
グして拡散窓７４を形成し、この窓７４を通じて
ウエハ７０に硼素が好ましいＰ型不純物を選択的
に拡散してウエハ７０に高濃度のP+領域７６を
形成する。第２ａ図に示す如く、拡散期間中にウ
エハ７０の窓７４による露出表面に酸化物被膜が
出来る。この酸化物層及び被膜をウエハ７０から
完全に除去し、第１ａ図について説明した通り、
シリコンウエハの上面に二重のシリコン酸化膜−
窒化膜を形成する。次に、酸素不透過マスク７８
をこの二重層の選択除去により形成し、その後ウ
エハ７０のマスクしなかつた領域を局部的に酸化
して可変厚さの酸化層８０を形成する。第２ｂ図
に示す如く、層８０をウエハの上面に固着され、
マスク７８の縁部下に伸びる対称的に傾斜した酸
化物のビーク８２を有する。局部酸化期間中に領
域７６から硼素が深く拡散し、深いP+領域、即
ち井戸８４が図示の如くウエハ７０中に形成され
る。
次に、マスク７８を除去し、硼素の如きP-型
不純物の薄い層８６を、第２ｃ図に示す如く酸化
物ビーク８２の下部のウエハ表面の傾斜部で交差
るような深さで打込む。
第２ｄ図を参照し、次にフオトレジストマスク
９０を井戸８４を覆う酸化物層８０上に設ける。
このマスク９０の主な機能は井戸８４の導電度が
後続のn+ソース領域９２の形成期間中に基板表
面部分において減少するのを阻止することにあ
る。このソース領域は図中矢印９３で示す、燐の
如きn-型の不純物によるイオン衝撃により形成
するのが好ましい。
酸化物層８０をウエハ７０から除去し、厚さ約
1μｍのSiO2層９４をウエハ上面に設ける。この
層９４のうち傾斜８８上の部分を選択的にフオト
エツチングにより除去して絶縁ゲート形成部とな
す。この露出したウエハ７０の領域に約1000Åの
薄いゲート絶縁層としての酸化物被膜９６を成長
させる。酸化物層９４の他の部分は選択的に除去
して、ドレイン領域が形成される部分９８及び続
いてソース電極が形成される部分１００のウエハ
表面を露出する。部分９８に開口を有するフオト
レジスト層１０２をウエハに設け、その後燐が好
ましいｎ型の不純物を露出したウエハ表面に接し
て打込んでn+のドレイン領域１０４を形成する。
これにより得られる構成を第２ｅ図に示す。
フオトレジスト層１０２を除去し、ウエハをア
ニールした後、夫々ソース、ゲート及びドレイン
電極１０６，１０８及び１１０を従来手法で形成
する。最後に、SiO2又はSi3N4の不活性化層１１
２を設ける。第２ｆ図に示す完成したトランジス
タ構体は、高速スタテイツク ランダム アクセ
スメモリ（RAM）の構成として特に有効であ
る。又、このトランジスタ構体においては、低比
抵抗の井戸８４がチヤンネル領域８６と電極１０
６との間に設けられるので両者間の分布抵抗を小
さくできる利益がある。
本発明の第３の実施例によるシリコンゲート
MOSトランジスタの製造工程を第３ａ−ｃ図に
示す。このシリコンゲート素子の製法は最初第２
ａ〜ｃ図の説明と同様に行なう。よつて、第２ｃ
図の構成から始め、同様要素には同一参照符号を
附している。酸化物層８０をウエハ７０から除去
し、ウエハの非平坦面に薄い酸化物被膜１２０を
形成する。被膜１２０は約1000Åであるのが好ま
しい。好適厚さ約0.5μｍの単結晶シリコン層１２
２を従来手法で酸化物被膜１２０上に設け、第３
ａ図の構成を得る。
多結晶シリコンゲート電極１２４を層１２２の
選択フオトエツチングにより酸化物被膜１２０の
傾斜部に形成する。次に、フオトレジストマスク
層１２６を設ける。この層１２６はゲート電極及
び続いてn+のソース及びドレイン領域を形成す
るウエハ表面の酸化物被膜で覆われた領域が露出
する開口を有する。ソース領域１２８及びドレイ
ン領域１３０は第３ｂ図中に矢印１３２で示す如
く、燐又はその他のＰ型不純物のイオン打込みに
より形成する。マスクされない多結晶シリコンゲ
ート電極１２４の導電度は燐の打込みにより同時
に増加する。マスク層１２６を除去しウエハ７０
をアニールした後SiO2層１３４をウエハ全表面
に形成する。好ましくは厚さ約0.5μｍの酸化物層
１３４の部分、井戸８４上の酸化物被膜１２０の
対応部分、ソース領域１２８及びドレイン領域１
３０をフオトエツチングにより除去する。金属の
ソース及びドレイン電極１３６，１３８を夫々従
来手法で形成し、その後不活性被覆１４０を設け
る。最終的なシリコンゲートのMOSトランジス
タを第３ｃ図に示す。図から明らかなように、ゲ
ート構成以外は第２ｆ図のトランジスタ構成と本
質的に類似している。第１ｇ図の構造のシリコン
ゲート版も同様に製造できる 以上、本発明による半導体装置の製造方法を好
適実施例に基づき添付図を参照して説明した。し
かし、本発明は何ら斯る実施例のみに限定すべき
ではなく、本発明の要旨を逸脱することなく種々
の変形変更が可能であること当業者には容易に理
解できよう。
以上の説明から理解される如く、本発明の半導
体装置の製造方法によると、半導体基板の選択さ
れた部分に酸素不透過膜を被着して半導体基板の
選択酸化を行い、次に酸素不透過膜を除去して不
純物イオンを所定深さに打込むことを最大の特徴
としている。従つて、半導体装置の製造工程が極
めて簡単であり、しかも既存のMOSデバイスの
製造設備が使用でき、しかもチヤンネル長等が正
確に制御できるので、製品の歩留りが高いという
長所を有する。換言すれば、従来の製造工程は全
く邪魔ものと考えられていた局部酸化によるバー
ドビークを意図的且つ積極的に活用している。こ
れにより、チヤンネル幅を1μｍ以下と極めて短
くし、遅延時間を0.8〜1.3ns、相互コンダクタン
スgmを従来MOSデバイスの2.5〜３倍に高める
高性能半導体装置が得られるという著しい効果が
ある。
【図面の簡単な説明】
第１ａ−ｇ図は本発明の第１実施例による
MOS半導体素子の一連の製造工程を示す断面図、
第２ａ−ｆ図は本発明の第２実施例によるMOS
装置の一連の製造工程を示す断面図、第３ａ−ｃ
図は本発明の第３実施例によるシリコンゲート
MOS装置の製造工程を示す図である。 図中、１０，７０は半導体基板（ウエハ）、１
６は酸素不透過被膜のマスク、３４，４４は段状
部を形成し前者が頂面後者が底面をなす、２８，
８８は斜面、２０，８０は酸化層、３０，８６は
チヤンネル、４６，９６は絶縁層、５６，１０
８，１２４はゲート電極、３６，９２，１２８は
ソース電極、５２，１０４，１３０はドレイン電
極を夫々示す。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板の表面の比較的薄い酸化物層上に
    酸素不透過マスクを選択的に形成して上記酸化物
    層の酸化を成長させ、上記マスク部において非平
    坦となると共に上記マスクの端部の下部に一部食
    い込み上記半導体基板表面に滑らかな斜面をなす
    段状部を有する比較的厚い局部酸化層を形成する
    工程と、上記マスクを除いた後上記酸化物層を介
    して上記段状部の上記斜面と交差する深さに第１
    導電形の不純物イオンを打込みチヤンネル領域を
    形成する工程と、上記酸化物層を除去する工程
    と、上記斜面の外側に絶縁層を介してゲートを形
    成する工程と、上記段状部の上記斜面部の両端部
    に第２導電形のソース及びドレイン各領域を形成
    する工程とより成ることを特徴とする半導体装置
    の製造方法。
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