JPS63281465A - 電界効果トランジスタ及びその中間体の製造方法 - Google Patents

電界効果トランジスタ及びその中間体の製造方法

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JPS63281465A
JPS63281465A JP63093311A JP9331188A JPS63281465A JP S63281465 A JPS63281465 A JP S63281465A JP 63093311 A JP63093311 A JP 63093311A JP 9331188 A JP9331188 A JP 9331188A JP S63281465 A JPS63281465 A JP S63281465A
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ヒ・キュン・バク
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電界効果トランジスタ（以下ＦＥＴという）、
特に絶縁ゲート型（以下ＭＯ３という）ＦＥＴ及びその
中間構体の製造力、法に関する。
［従来技術とその問題点］ 従来のＭＯＳＦＥＴは第２図に示す如き素子構造である
。斯かる従来のＭＯ３ＦＥ、Ｔはｐ十型シリコン基板（
２）上に形成される。この基板には、その上面（８）の
すぐ下にｎ十型半導体材料のソ−ス（４）及びドレイン
（６）が形成される。このソース及びドレイン領域はＣ
ＶＤ又は加熱形成したフィールド酸化物（９）で囲まれ
且つチャンネル領域（１０）により分離されている。こ
の基板のｐ　＋ｔｔｓ’　ＩＥＪは、この分離部では基
板上面（８）に達する。加熱形成した二酸化シリコンの
薄層（１２）がチャンネル領域、すぐ隣のソース及びド
レイン領域（４）（６）上に形成され、更にこの層（１
２）上にポリシリコンのゲー）（１４）が形成される。
次に、二酸化シリコン層（１６）をＣＶＤ技法によりソ
ース及びドレイン領域上に形成する。この層（１６）に
開口（１８）及び（２ｏ）を形成し、夫々ソース及びド
レイン領域（４）及び（６）を露出させる。図示せずも
第３の開口を図の面に形成してゲー）　（１４）を露出
する。例えばアルミニウムである金属を層（１６）上に
形成し更に層（１６）の開口内に入れる。この金属を選
択的に除去して、夫々別個のソース、ドレイン及びゲー
ト電極を形成する。電極（２２）及び（２４）を夫々接
地と正電源に接続し、ドレイン領域（６）とチャンネル
領域（１０）間のｐｎ接合によりソース及びドレイン間
を電気的に隔離する。ゲート電圧を増加すると、ゲート
直下のチャンネル領域に反転層が形成され、この反転層
を介してソース領域（４）からドレイン領域（６）へ電
子が流れることができる。
ＭＯＳＦＥＴの重要な動作パラメータには動作速度、不
動作状態時のソース及びドレイン間の破壊電圧及び動作
状態におけるソース及びドレイン電極間の抵抗がある。
動作速度とソース及びドレイン間破壊電圧は最大であり
、ソース及びドレイン間抵抗は最小であることが好まし
い。
ソース及びドレイン間抵抗を最小にするには、ソース及
びドレイン電極をゲート構体にできる限り近付ける必要
がある。第２図に示す従来のＭＯＳＦＥＴでは、ソース
及びドレイン電極を形成する開口（１８）及び（２０）
はマスクをゲート（１４）に位置合わせする光処理操作
を含み、電極（２２）（２４）を夫々ソース及びドレイ
ン領域に直接接触させる事により形成される。開口（１
８）及び（２０）の形成に使用するマスクの位置合わせ
誤差の許容のため、及び電極（２２）及び（２４）がソ
ース及びドレイン領域に正しく接触するようにするため
に、ゲート酸化物とゲート両側のフィールド酸化物間の
間隔は充分大きくしなければならない。
ＭＯＳＦＥＴの動作速度はバルク半導体材料と夫々ソー
ス及びドレイン領域間のｐｎ接合容量とチャンネル長（
第２図の面のチャンネル領域の水平寸法）に依存する。
ｐｎ接合の容量はバルク材料と夫々ソース及びドレイン
領域の接合面積に依存し、更にこの面積はゲート酸化物
（１２）の各側に露出している表面（８）の面積に依存
する。
従って、高速に動作する素子を得るには、表面（８）の
露出面積を最小にする必要がある。このことは、一定の
チャンネル幅（第２図の面に垂直方向のチャンネル領域
寸法）に対して、ゲート酸化物とフィールド酸化物間の
間隔を最小にしなげ“ればならない事を意味する。
１　Ｆ、　Ｅ　ＥエレクトロンデバイスレターｖＯ１゜
ＥＤＬ５，１．９８４年４００〜４０２頁のシー・ニス
・λ−及びシー・ケイ・キム著「自己整合ポリシリコン
ソース及びドレイン電極を有する新しいＭＯ３ＦＥＴ構
造」には、ソース及びドレイン接合がソース及びドレイ
ン領域に完全に整合しているＭＯＳＦＥＴを開示してい
る。ソース及びドレイン電極はフィールド酸化物上に配
置している。
従って、ゲート酸化物とフィールド酸化物間の間隔は第
２図のデバイスの場合よりも充分に小さくできるので、
高速動作が可能になる。
チャンネル長を短く　（即ち動作速度を最大に）するに
は、チャンネル領域に接するｐｎ接合領域のドーピング
を低くしなければならない。更に、ＭＯＳＦＥＴのソー
ス及びドレイン間の破壊電圧を最大にするには、チャン
ネル領域に接するドレイン領域のドーピングを低くする
のが好ましい。
しかし、ソース及びドレイン領域の主要部のドーピング
を更に多くして、ＭＯＳＦＥＴが導通状態のときソース
及びドレイン間の抵抗を小さくするのが好ましい。この
ことは、ソース及びドレイン領域を低及び高ドーピング
した２つのゾーンに分けることが好ましい事を示す。前
者は少なくとも１部分ゲートの下に延び、後者は前者を
ソース及びドレイン電極に接続する。
ＭＯＳＦＥＴのトレイン領域内のドーピングレベルを変
える既知の方法には第３図に示すものがある。第３（ａ
）図に示す如く、ゲート構体（１２）（１４）を基板（
２）上に形成し、第１イオン打ち込み動作″によりゲー
ト構体の各側の領域（２０）に電荷キャリアの比較的低
濃度部分を形成する。
次に、均一な厚さの二酸化シリコン層（２４）をゲート
構体と基板上面の近傍領域に被着する（第３　（ｂ）図
参照）。この二酸化シリコン層（２４）は、層（２４）
の厚さ相当の深さまで異方性反応イオンエッヂングによ
り除去し、ゲート構体の側面に沿って延びる側壁（２６
）を残す（第３（Ｃ）図参照）。その後、第２イオン打
ち込みを実行し、打ち込みマスクとして作用する側壁（
２６）を有する電荷キャリアの高濃度部分を形成する。
従って、ソース及びドレイン領域は夫々高及び低導電度
の２つのゾーン（２８）と（３０）領域を有する。処理
を容易にするため、同じ操作をゲートのソース側におい
ても実施する。
上述のオー及びキム開示の方法はドレイン領域内で異な
るドーピングレベルを得ることはできない。
ＩＥＤＭ　　Ｔｅｃｈ、Ｄｉｇ、１９８４年６３４〜６
３７頁のニス・ニス・ウオン、ディ・アール・プラトバ
リ、ディ・シイ・チェノ及びケイ・シイ・チュー著の「
ソース／ドレイン隆起型ＭＯ３ＦＥＴＪにはゲート上を
除き、ソース及びドレイン領域の上にエピタキシャル層
を形成すると共に、エピタキシャル層及びゲート構体内
にイオンを打ち込むことによりＭＯＳＦＥＴのソース及
びドレイン上に高導電性層を形成することを開示してい
る。しかし、この方法はエピタキシャル層の形成が通常
高温下で行われ、高温処理は低ドーピングのドレインを
有するＭＯＳＦＥＴの製造には好ましくない。
また、ザブミクロン構造に関するコーネルブロダラム１
９８５年のニス・ニス・ウォン著「ラブミクロンＣＭＯ
３に関するコンタクト技術」には、ソース及びドレイン
領域上に金属シリコン接触層を使用してソース及びドレ
イン抵抗を低減することを開示している。まづソース及
びドレイン領域上にポリシリコン層を被着し、次にポリ
シリコン層」―に耐熱性の金属層を被着してケイ化物層
を形成する。次に、このデバイスをアニールして、金属
ケイ化物層を形成する。
Ｐｒｏｃ、ＩＥＥＥ　　Ｖｏｗ、４４．Ｎｏ、１２第１
６７８〜１７０２頁（１９８６年）のディ・エム・ブラ
ウン、エム・ゲゾ及びジェイ・エッチ・ピムブレイ著の
［サブミクロンＣＭＯＳデバイス設網と処理要件の最新
処理技術の傾向」には、ＣＭＯＳデバイスの最新の製造
方法に関する一般的な調査結果がある。またＩＥＥＥエ
レクトロンデバイスレターズｖＯ１，ＥＤＬ−７、Ｎｏ
、５の３１４〜３１６頁のＴ−Ｙ・ウー、Ｉ−Ｗ・チェ
ノ及びジェイ・シイ・チェン著の［自己整合ポリシリコ
ンのソース及びドレインを有するＭＯＳトランジスタ」
には自己整合したソース及びドレイン領域と低ドーピン
グのドレイン領域を有するｎチャンネル型ＭＯ３ＦＥＴ
を開示している。しかし、これらはいずれもＭＯＳＦＥ
Ｔの動作特性の総てを最適化するものではない。
従って、速い動作速度、高いソース及びドレイン間耐電
圧及び低いソース及びドレイン抵抗を有するＭＯＳＦＥ
Ｔの製造方法の実現が強く望まれていた。
「発明の概要」 本発明のＦＥＴの製造方法によると、ＭＯ３ＦＥＴ製造
の中間構造として第１極性の電荷キャリアをなす不純物
イオンを含む主面を有する半導体基板を使用する。この
基板の主面には細長い絶縁ゲート構体を有する。この主
面の第１及び第２領域は夫々ゲート構体の第１及び第２
側に沿って露出している。第１極性と逆の第２極性の電
荷キャリアをなす不純物原子を主面の少なくとも第１領
域を介して基板内に注入し、主面の第１領域の下の基板
のドレイン領域に第２極性の電荷キャリアの予め定めた
濃度を達成する。このゲート構体は不純物原子に対して
不透明（又は不透過）であるので、ドレイン領域はゲー
ト構体の下まで完全に延びることはない。そこで、ドレ
イン領域はゲートの第１側マージン下方のチャンネル側
ゾーンを有する。このゲート構体の第１側に沿って選択
した材料の側壁を形成し、主面の第１領域のストリップ
をこの側壁で覆い、第１領域の他の部分は側壁の傍に露
出したままにする。ゲート構体と側壁が不透明である選
択された不純物原子を、側壁に接して露出している第１
領域の部分を介して基板内に注入する。この選択された
不純物原子は第２極性の電荷キャリアとなる。
ドレイン領域内に１部延びるが側壁内まで完全には入ら
ず、第２極性の電荷キャリアで導電度が与えられ、導電
度がドレイン領域のチャンネル側ゾーンの値よりも高い
ゾーンを形成する。主面の側壁に接している第１領域部
分上に導電材料の層を被着する。この層は側壁を超えて
ゲート構体上に延びる。選択した材料の層を導電材料層
上に主面から略同じ高さに形成する。選択した材料の層
の自由（上）面の高さはゲート構体上の導電材料層の最
大高さより少なくとも高い。この選択した材料を層の自
由端から一様に除去して、導電材料層からゲート構体の
みを露出する。次に、少なくともゲート構体と同じ高さ
の導電材料を除去する。
［実施例］ ｐ＋シリコンの基板（２）を処理して第１（ａ）図に示
す如く、酸化物のボックス（４２）内にゲート構体（１
５）を有する構成を得る。この酸化物ボックスは例えば
ポリシリコン品ゲート層上に二酸化シリコン層を被着し
、その後ゲートパターンを行い、二酸化シリコンのパタ
ーン化を行い、残存二酸化シリコンを用いてポリシリコ
ンゲート層のパターン化を行い、最後に第３図を参照し
て前述した如き技法により側壁を形成する。ゲート構体
の各側の基板の領域（３６）はｎ型の材料で低（ドーピ
ングする。ポリシリコン層（４４）を基板の主面（８）
上に被着して酸化物ボックス（４２）及びフィールド酸
化物（９）上へ延ばす。
次に、このポリシリコンにイオン打ち込み技法によりヒ
素などのｎ型材料をドーピングする。合成ポリマー材料
層（４８）を第１　（ａ）図の構成に加える。層（４８
）の自由（上）面は平面であり、ウェハの上面と平行で
あり、層（４８）の最大深さは層（４４）が完全に隠れ
る値である。ポリマー材料層（４８）はポリマ一平面化
法と呼ばれる方法で形成する。この方法はＪ、　［ｉｌ
ｅｃｔｒｏｃｈｅｍ。
Ｓｏｃ、、Ｖｏｗ、　１２１　　（２）　１９８１年４
２３頁のエイ・シー・アダムズ及びシー・ディー・キャ
ピオ著の「燐ドーピングした二酸化シリコンの平坦化」
その他に開示されている。
このポリマー材料を面（８）に略垂直方向にポリマー材
料をエツチングするエツチング剤に露出する。このエツ
チングは層（４４）が酸化物ボックス（４２）上に露出
するまで継続する（第１（Ｃ）図参照）。エツチング剤
はポリマー材料とポリシリコンを略同じ速度でエツチン
グするものを選択する。次に、制御可能な異方性エツチ
ングを行う。これはポリシリコンはエツチングするがポ
リマー材料と二酸化シリコンはエツチングしないエツチ
ング剤を選択して行う。この２番目のエツチングは基板
の上面（８）に垂直方向に、ポリシリコン（４４）の自
由面が酸化物ボックス（４２）の上面下になるまで継続
する（第１　（ｄ）図参照）。
この方法により、層（４４）を夫々ソース及びドレイン
領域（４）及び（６）上に対応する２つの部分（４４ａ
）及び（４４ｂ）に分割してソース及びドレインコンタ
クトを形成する。
ポリマー材料（４８）を除去し、二酸化シリコン層（５
０）をコンタクト　（４４ａ）　　（４４ｂ）とその間
の酸化物ボックス上に被着する（第１（ｅ）図参照〉。
次に、アニーリング操作を実施する。アニーリング中に
ｎ型の不純物原子がポリシリコン層（４４）から基板内
に拡散してソース及びドレイン領域にｎ＋ゾーンを形成
する。また、領域（３６）内のｎ型の不純物原子が酸化
物ボッＡ クスの側壁下に少なくとも一部分拡散する。従って、ド
レイン領域（６）はチャンネル領域の近傍では低ドーピ
ングとなり、その他の領域は高ドーピングとなる。イオ
ン打ち込みに依らず、層（４２）から不純物原子の拡散
を行うことにより、ソース及びドレイン領域に一層高ド
ーピングゾーンを確立し、ソース及びドレインと基板間
に極めて浅いｐｎ接合が形成される。
不純物がヒ素の場合は、接合は一般に０．１ミクロンの
深さになる。開口（１８）及び（２０）を従来技法によ
り層（５０）内に形成し、夫々ソース及びドレインコン
タクトを露出する（第１（ｆ）図参照）。図示せずも、
第３の開口を形成してゲートを露出する。従来技法によ
り、層（５０）に金属を蒸着して層（５０）の開口内に
入れる。この金属を選択的に除去して、独立したソース
及びドレイン電極（２２）及び（２４）更にゲート電極
を形成する。
第１図を参照して説明した製造工程を用いると、ソース
及びドレインコンタクトが自己整合され且つドレインが
低ドーピングとなるＭＯ５ＦＥＴ構造が得られる。
［変形変更］ 本発明は上述した特定の実施例に限定するものではない
こと及び本発明の要旨を逸脱する事なく種々の変形変更
が可能であること当業者には容易に理解できよう。本発
明はｐ十型基板とｎ型のソース及びドレインに限定する
べきではな（、ｎ十型材料の基板とｐ型のソース及びド
レイン領域にも適用可能である。もしｎ十型の基板とｐ
型のソース及びドレイン領域が必要であれば、ポリシリ
コンに打ち込む不純物はホウ素である。この場合には、
ｎ十型基板とｐ型のソース及びドレイン間に形成される
接合はアニーリング操作後に０．２ミクロン未満の深さ
になるのが普通である。もしこの浅い接合が好ましくな
ければ、イオン打ち込みにより不純物原子をソース及び
ドレインに注入してもよい。
この場合には、ポリシリコンから基板内への不鈍物拡散
のための加熱処理は不要である。これによりソース及び
ドレイン、特に□ドレイン領域の低ドーピングゾーンの
形状が正確に制御できる。コンタクト　（４４ａ）及び
（４４ｂ）のシート抵抗は層（４４）の一部をケイ化物
に変化することにより低減できる。例えば、層（４４）
の上に耐熱性の金属層を被着し、次にこの金属層をアニ
ーリングして低抵抗のケイ化物を形成する。また、ゲー
ト構体（１５）の端部に沿って面（８）を露出するため
に酸化物ボックス（４２）の側壁を形成するために使用
する二酸化ケイ素をエツチングにより除去する代わりに
、二酸化ケイ素層内に開口を形成し、面（８）を露出し
、基板上にシリコンをエピタキシャル成長させても良い
。シリコンをシリコン基板の選択した領域にエピタキシ
ャル成長させる技法は応用物理学会誌Ｖｏｌ、２１゜１
９８２年Ｌ５６４頁に開示されている。しかし、この技
法は加熱処理に比較的高温を必要とするので、低ドーピ
ングのドレインが得られないという欠点がある。
第１　（ｄ）図を参照して説明したエツチング操作はポ
リシリコンとポリマー材料の双方をエツチングするエツ
チング材料を用いて行っても良い。
しかしながら、ポリシリコンをエツチングしポリマー材
料はエツチングしないエツチング材料を用いるのが好ま
しい。
［発明の効果］ 本発明によると、ドレイン及びソース領域が自己整合型
で形成でき且つ少なくともドレインが低及び高ドーピン
グの２つのゾーンとなるので、小型化即ち高速動作、ソ
ース及びドレイン間が高耐電圧及び低抵抗の理想的なＦ
ＥＴが製造できる。
よって、高集積密度且つ高速のＭＯＳＦＥＴの集積回路
に適用して顕著な効果がある。
【図面の簡単な説明】
第１　（ａ）〜（ｆ）は本発明によるＭＯＳＦＥＴの製
造工程を示す図、第２図は従来のＭＯＳＦＥＴの断面図
、第３図はＭＯＳＦＥＴのゲート周囲に酸化物のボック
スを形成する従来の製造工程１　只 図を示す。 （２）は半導体基板、（４）はソース領域、（６）はド
レイン領域、（１４）、（１５）はゲート構体、（４４
）はポリシリコンのコンタクト、（４８）はポリマ一層
である。

Claims (1)

  1. 【特許請求の範囲】 １、主面に細長い絶縁ゲート構体及びその両側に第１及
    び第２領域を有する半導体基板を形成することと、 選択した不純物原子に対して不透明なマスク材料の側壁
    を少なくともゲート構体の上記第１領域側に形成するこ
    とと、 上記第１領域の上記側壁に接して露出する部分を介して
    上記基板内にキャリアとなる上記不純物原子を注入する
    ことと、 上記第１領域の露出部分、上記第２領域及び上記ゲート
    構体上に導電性材料層を形成することと、 該導電層の少なくとも上記ゲートより高い部分を除去し
    て上記第１及び第２領域に分離するコンタクトを形成す
    ることと、 を有する電界効果トランジスタの中間構体の製造方法。 ２、上記特許請求の範囲第１項の方法により中間構体を
    作ることと、 上記コンタクト及びゲート構体上に誘電体材料の層を形
    成することと、該誘電体材料の層に開口を形成してコン
    タクト及びゲート構体を露出することと、 上記開口内に金属を被着することと、 よりなる電界効果トランジスタの製造方法。
JP63093311A 1987-04-17 1988-04-15 電界効果トランジスタ及びその中間体の製造方法 Pending JPS63281465A (ja)

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US40,447 1987-04-17

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