JPS59161069A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS59161069A JPS59161069A JP58034426A JP3442683A JPS59161069A JP S59161069 A JPS59161069 A JP S59161069A JP 58034426 A JP58034426 A JP 58034426A JP 3442683 A JP3442683 A JP 3442683A JP S59161069 A JPS59161069 A JP S59161069A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、ソースまたはドレイン領域とチャンネルス
トッパ間で形成される寄生接合容量の少ない能動領域を
形成できるとともに、ソースおよびドレイン領域に対す
るコンタクトを自己整合法で形成し、かつデバイス表面
を平坦化できるようにしたｆＶｉ ＯＳ型半導体装置の
製造方法に関する。
トッパ間で形成される寄生接合容量の少ない能動領域を
形成できるとともに、ソースおよびドレイン領域に対す
るコンタクトを自己整合法で形成し、かつデバイス表面
を平坦化できるようにしたｆＶｉ ＯＳ型半導体装置の
製造方法に関する。
（従来技術）
従来ＬＯＣＯ８構造のＭＯ８型半導体装置は以下に示す
工程により作られていた。まず、第１図（ａ）に示すよ
う（／こ／リコン括板１上に熱酸化膜２、および窒化膜
３を堆積する。
工程により作られていた。まず、第１図（ａ）に示すよ
う（／こ／リコン括板１上に熱酸化膜２、および窒化膜
３を堆積する。
仄いで、第１図（ｂ）のように窒化膜３をエツチング処
理し、窒化膜パターン４を形成する。このとき、窒化膜
パターン４以外には、チャンネルストップ層８１．８２
をイオン注入にょ９形成し、寄生領域の反転を防止する
。
理し、窒化膜パターン４を形成する。このとき、窒化膜
パターン４以外には、チャンネルストップ層８１．８２
をイオン注入にょ９形成し、寄生領域の反転を防止する
。
次いで、フィールド酸化を実施し、窒化膜パターン４の
領域外に厚い酸化膜５を形成し、第１図（ＣＪの構造を
得る。
領域外に厚い酸化膜５を形成し、第１図（ＣＪの構造を
得る。
上記酸化方法は選択酸化法と呼はれ非常に一般的なプロ
セスであるが、このように窒化膜をマスクにして酸化を
行なうと、横方向の酸化が進み、８４．８３に示すよう
に窒化膜の端が持ち上げられる形状となる。
セスであるが、このように窒化膜をマスクにして酸化を
行なうと、横方向の酸化が進み、８４．８３に示すよう
に窒化膜の端が持ち上げられる形状となる。
この後、窒化膜を除去すると、第１図（ｄ）の構造が得
らｎ、符号６に示す部分が能動領域となる。
らｎ、符号６に示す部分が能動領域となる。
この後、所定のプロセスを実施すると、第１図（ｅ）に
示すｊｖｉ ＯＳ型半導体装置の基本構造力ｉ得られる
。
示すｊｖｉ ＯＳ型半導体装置の基本構造力ｉ得られる
。
ここで、１１，１２．１３は配線のアルミ軍物、７．８
はシリコン基板１と反対の導電型を有する拡散ｊ脅、１
０はケ°−ト絶縁膜、９はケ゛−トの多結晶シリコン電
悼、１４は層間絶縁膜である。
はシリコン基板１と反対の導電型を有する拡散ｊ脅、１
０はケ°−ト絶縁膜、９はケ゛−トの多結晶シリコン電
悼、１４は層間絶縁膜である。
このような従来のＭＯ８ｍ半導体装置の製造方法は非常
に間車な製造方法であるが、以下に列挙するごとき欠点
を有していた。
に間車な製造方法であるが、以下に列挙するごとき欠点
を有していた。
（イ）厚い酸化膜５の端部にバードビークが形成される
ので、微細化が困難である。
ので、微細化が困難である。
（ロ）テヤンイ・ルストップ層を形成してから、熱酸化
などの鍋温（約１０００℃）熱処理プロセスが多く、シ
たがって、チャンネルストップ層８１．８２の基板内部
に拡散された導電型拡散層（ソースおよびドレイン）と
チャンネルストップ層の接合部面積が犬とカシ、音量増
加を来たし、動作速度の遅れの原因となる。
などの鍋温（約１０００℃）熱処理プロセスが多く、シ
たがって、チャンネルストップ層８１．８２の基板内部
に拡散された導電型拡散層（ソースおよびドレイン）と
チャンネルストップ層の接合部面積が犬とカシ、音量増
加を来たし、動作速度の遅れの原因となる。
（ハ） 導電型拡散層（ソース・ドレイン）へのアルミ
４億１１，１３′ｆ：形成するコンタクトホトリン工程
において、厚い絶縁膜を開孔して、接触を図るため、絶
縁膜開孔端でのアルミ電住１１゜１３の配線切れが生じ
易い。このため、信頼性上問題となる。したかつて、コ
ンタクトホトリン工程のマスク合わせ、ケ゛−ト電極お
よび導電型拡散層に対して朶裕をもって開孔部を形成す
る会費があり、倣に：１化が困難でｂつ九。
４億１１，１３′ｆ：形成するコンタクトホトリン工程
において、厚い絶縁膜を開孔して、接触を図るため、絶
縁膜開孔端でのアルミ電住１１゜１３の配線切れが生じ
易い。このため、信頼性上問題となる。したかつて、コ
ンタクトホトリン工程のマスク合わせ、ケ゛−ト電極お
よび導電型拡散層に対して朶裕をもって開孔部を形成す
る会費があり、倣に：１化が困難でｂつ九。
このように、上記（イ）〜（／９などの理由によシ、従
来の製造方法では、ＭＯＳ型半導体装置のｗ、細化が非
常に因難な状況でめった。
来の製造方法では、ＭＯＳ型半導体装置のｗ、細化が非
常に因難な状況でめった。
（発明の目的）
この発明は、上記従来の欠点を除去するためになされた
もので、導電型拡散層との皇なシによる接合容量が小さ
く、しかも導電型拡散層に対して自己整合型で形成でき
、微細化が極めて容易なＭＯ８□型牟導体装置の製造方
法を提供することを目的とする。
もので、導電型拡散層との皇なシによる接合容量が小さ
く、しかも導電型拡散層に対して自己整合型で形成でき
、微細化が極めて容易なＭＯ８□型牟導体装置の製造方
法を提供することを目的とする。
（発明の構成）
この発明のＭＯＳ型半導体装置の製造方法は、半導体シ
リコン基板上に形成した厚い酸化膜の能動領域となる部
分を除去して、ゲートば化膜を形成して多結晶シリコン
膜をケ°−トとなる形状にパターン形成し、半導体シリ
コン基板にそれとは逆の４電型拡散層を形成した後に全
面に酸化膜を形成して導電型拡散層上の酸化膜を除去し
、能動領域上においては厚い酸化膜以上の厚さにならな
いように全面に多結晶シリコン膜と窒化膜を形成した後
に樹脂をコーティングして表面を平坦化し、能動領域上
の樹脂をマスクとして厚い酸化膜を所定の厚さまで除Ｒ
し、能動領域以外のは化膜を介してイオン注入を行なっ
てチャンネルストップ層を形成し、尋′ＷＬ型拡散層上
の多結晶シリコン膜を電惚として露出させるようにした
ものである。
リコン基板上に形成した厚い酸化膜の能動領域となる部
分を除去して、ゲートば化膜を形成して多結晶シリコン
膜をケ°−トとなる形状にパターン形成し、半導体シリ
コン基板にそれとは逆の４電型拡散層を形成した後に全
面に酸化膜を形成して導電型拡散層上の酸化膜を除去し
、能動領域上においては厚い酸化膜以上の厚さにならな
いように全面に多結晶シリコン膜と窒化膜を形成した後
に樹脂をコーティングして表面を平坦化し、能動領域上
の樹脂をマスクとして厚い酸化膜を所定の厚さまで除Ｒ
し、能動領域以外のは化膜を介してイオン注入を行なっ
てチャンネルストップ層を形成し、尋′ＷＬ型拡散層上
の多結晶シリコン膜を電惚として露出させるようにした
ものである。
（実施例）
以下、この発明のＭＯＳ型半導体装置の製造方法の実施
例について図面に基づき説明する。第２図（ａ）ないし
第２図（ｎ）はその一実施例の工程説明図である。
例について図面に基づき説明する。第２図（ａ）ないし
第２図（ｎ）はその一実施例の工程説明図である。
まず、第２図（ａ）に示すごとく、例えは不純物濃度１
０１４〜１０１５／ｍのＰ型半導体シリコン基板２１上
に熱酸化法またはＣＶＤ法などにより、厚い（例えば、
０．５〜１μ）酸化膜２２を所定膜厚で形成する。
０１４〜１０１５／ｍのＰ型半導体シリコン基板２１上
に熱酸化法またはＣＶＤ法などにより、厚い（例えば、
０．５〜１μ）酸化膜２２を所定膜厚で形成する。
次いで、公知のホト・−エツチング技術によシ能動領域
２３となる部分を開孔し、第２図（ｂ）の構造を得・る
。
２３となる部分を開孔し、第２図（ｂ）の構造を得・る
。
さらに、熱酸化法によシ博い（例えは２０．０〜４００
人）ケ゛−トシリコン暇化膜２４を能動領域２３上に形
成し、第２図（Ｃ）の構造を得る。
人）ケ゛−トシリコン暇化膜２４を能動領域２３上に形
成し、第２図（Ｃ）の構造を得る。
次いで、第２図（ｄ）に示すように、導電性を有する多
結晶シリコ／ケ゛−ト′屯極２５を薄いケ゛−トシリコ
ン酸化膜２４上に形成する。
結晶シリコ／ケ゛−ト′屯極２５を薄いケ゛−トシリコ
ン酸化膜２４上に形成する。
この後、イオン注入などにより、第２図（ｅ）に示すよ
うに、シリコン基板２１中に、例えは、不純−濃度１０
／ｄのＮ型の導電型拡散層２６ 、２７を形成する。
うに、シリコン基板２１中に、例えは、不純−濃度１０
／ｄのＮ型の導電型拡散層２６ 、２７を形成する。
この後、第２図（ｆ）に示すように、この導電型拡散層
２６．２７のドライブインを兼ねて、酸化処理を実施す
ることによシ、導電型拡散層２６ 、２７上に酸化膜３
０，３１を形成するとともに、多結晶シリコンケ゛−ト
電極２５の周囲にも、酸化膜３２を形成する。
２６．２７のドライブインを兼ねて、酸化処理を実施す
ることによシ、導電型拡散層２６ 、２７上に酸化膜３
０，３１を形成するとともに、多結晶シリコンケ゛−ト
電極２５の周囲にも、酸化膜３２を形成する。
この場合、通常不純物をバむ多結晶シリコン膜の酸化速
度は千尋体単結晶ンリコ／に対して極めて大きくとれる
ため、第２図（ｆ＞に示すように、酸化ｐＭ３２は酸化
膜３ｕ、３１の膜厚に対して十分厚いものとなる。
度は千尋体単結晶ンリコ／に対して極めて大きくとれる
ため、第２図（ｆ＞に示すように、酸化ｐＭ３２は酸化
膜３ｕ、３１の膜厚に対して十分厚いものとなる。
次いで、全面エツチングによｐ膜厚差をオリ用して導電
型拡散層２６．２７上の販化族３０．３１を除云するこ
とにより、多結晶シリコン膜周囲にのみ酸化膜３３を残
して第２図（ｇ）に示す構造か得られる。
型拡散層２６．２７上の販化族３０．３１を除云するこ
とにより、多結晶シリコン膜周囲にのみ酸化膜３３を残
して第２図（ｇ）に示す構造か得られる。
次いで、第２図（ｈｌに示すように、減圧ＣＶＤ法によ
り、例えは濃［１０”〜１０２１／ｄのＮ型不純物を含
む多結晶シリコン膜３４、窒化シリコン膜３５を堆積さ
せる。このとき、導電型拡散層２６．２７上に堆積され
た窒化膜３５の表面が少なくとも、厚いフィールド酸化
膜２２の表面よシ下にくるように膜厚設定を行なう。
り、例えは濃［１０”〜１０２１／ｄのＮ型不純物を含
む多結晶シリコン膜３４、窒化シリコン膜３５を堆積さ
せる。このとき、導電型拡散層２６．２７上に堆積され
た窒化膜３５の表面が少なくとも、厚いフィールド酸化
膜２２の表面よシ下にくるように膜厚設定を行なう。
さらに、第２図（ｉ）に示すように、例えばポリイミド
樹脂３６などを回転塗布法により、窒化膜３５０表面に
全面塗布し樹脂の塗布面は平坦化構造とする。
樹脂３６などを回転塗布法により、窒化膜３５０表面に
全面塗布し樹脂の塗布面は平坦化構造とする。
この後、ドライエツチングなどの技術を用いて、厚いフ
ィールド酸化膜表面２２Ａが露出するまで、同時に樹脂
３６、窒化シリコン膜３５、多結晶シリコン膜３４を等
速エツチング除去する。上記方法により、最終的に、第
２図（ｊ）に示す構造を達成する。
ィールド酸化膜表面２２Ａが露出するまで、同時に樹脂
３６、窒化シリコン膜３５、多結晶シリコン膜３４を等
速エツチング除去する。上記方法により、最終的に、第
２図（ｊ）に示す構造を達成する。
次いで、第２図（匂に示すように、能動領域上に、堆積
した窒化シリコン膜３５、多結晶シリコン膜３４、樹脂
３６をマスクとして、イオン注入が厚い酸化膜２２を透
過する程度の厚さにエツチングする。
した窒化シリコン膜３５、多結晶シリコン膜３４、樹脂
３６をマスクとして、イオン注入が厚い酸化膜２２を透
過する程度の厚さにエツチングする。
この後、チャンネルストップ用のイオン注入を酸化膜４
０．４１を通して行ない、半導体シリコン基板２１内に
チャンネルストップ７１４２．４３を形成する。
０．４１を通して行ない、半導体シリコン基板２１内に
チャンネルストップ７１４２．４３を形成する。
さらに、この後、再度樹脂３６、窒化シリコン膜３５、
多結晶シリコン膜３４を厚い酸化膜２２とほぼ同一面上
に等速エツチングする。
多結晶シリコン膜３４を厚い酸化膜２２とほぼ同一面上
に等速エツチングする。
この処理を施すことにより、導電型拡散層２６゜２７上
には、第２図（１）に示すように、多に’ｉ晶シリコン
［４４，４５の中に望化シリコンＩ換６１，６２が残存
した構造となる。
には、第２図（１）に示すように、多に’ｉ晶シリコン
［４４，４５の中に望化シリコンＩ換６１，６２が残存
した構造となる。
この後、熱酸化処理をすることにより、ｉ化シリコン膜
６１．６２をマスクとして、残件部分を酸化膜化する。
６１．６２をマスクとして、残件部分を酸化膜化する。
このとき、第２図塀；こツバすように、露出した多結晶
シリコンＪ１１’Ｊ４４，４５は酸化膜４６゜４７．４
８，４９に変換される。
シリコンＪ１１’Ｊ４４，４５は酸化膜４６゜４７．４
８，４９に変換される。
再要、この酸化膜４６，４７，４８，４９をマスクとし
て、窒化シリコンＪｌｆｉ６１．ｌｊ２を除云して、コ
ンタクト用の開口部５０．５１ｉ形成することにより、
４電型拡散層２６．２７上に不純物を含む多結晶が電極
として露出する。
て、窒化シリコンＪｌｆｉ６１．ｌｊ２を除云して、コ
ンタクト用の開口部５０．５１ｉ形成することにより、
４電型拡散層２６．２７上に不純物を含む多結晶が電極
として露出する。
この後、電極配線工程を実施することによシ、第２図（
ｎ）に示すように、ＭＯ８型半等体素子が得られる。
ｎ）に示すように、ＭＯ８型半等体素子が得られる。
この第２図（ｎ）において、８１．８２は導電型拡散層
２６．２７（ソースおよびドレイン領域）よりの配線電
極であり、またすでに述べたように２２は厚い酸化膜（
フィールド酸化膜）である。また、４２．４３はチャン
ネルストップ層、２４はケ゛−ト７リコン酸化族（ダー
ト絶縁膜）２５は多結晶／リコンケート電極（すなわち
、ゲート電極）でおる。
２６．２７（ソースおよびドレイン領域）よりの配線電
極であり、またすでに述べたように２２は厚い酸化膜（
フィールド酸化膜）である。また、４２．４３はチャン
ネルストップ層、２４はケ゛−ト７リコン酸化族（ダー
ト絶縁膜）２５は多結晶／リコンケート電極（すなわち
、ゲート電極）でおる。
以上のように、第１の実施例によシ、Ｍ ＯＳ型半導体
素子を製造することにより、以下に列挙するごとき効果
が得られる。
素子を製造することにより、以下に列挙するごとき効果
が得られる。
（１）予めケ°−ト酸化、アニール、ＰＳＧフロ一工程
などの高温の熱処理が終了した後、チャンネルストップ
用を形成するため、表■近傍にのみ、高濃度層を形成す
ることか可能となシ、処理中に半導体シリコン基板内部
への仏教が進壕なくなり、導電型拡散層との接合容量も
十分低減できる。これにともない、処理中の接合面積が
犬きくならない利点がある。
などの高温の熱処理が終了した後、チャンネルストップ
用を形成するため、表■近傍にのみ、高濃度層を形成す
ることか可能となシ、処理中に半導体シリコン基板内部
への仏教が進壕なくなり、導電型拡散層との接合容量も
十分低減できる。これにともない、処理中の接合面積が
犬きくならない利点がある。
（２）選択酸化（ＬＯＣＯ８）技術のごとく、Ｊ早い酸
化膜にバードビークが発生しないため、１毛励領域の微
細化が容易になシ、設計値通りの鞘度で製造することが
できるとともに、チャンネルストップ層の浸み込みもな
く、Ｍ ＯＳ ＋−ランノスタの狭チャンネル効果の回
避が可能である。
化膜にバードビークが発生しないため、１毛励領域の微
細化が容易になシ、設計値通りの鞘度で製造することが
できるとともに、チャンネルストップ層の浸み込みもな
く、Ｍ ＯＳ ＋−ランノスタの狭チャンネル効果の回
避が可能である。
（３）４電型拡散層上に他の領域とほぼ同じ犀さのレベ
ルでソースおよびドレイ／領文久の取りｕ１シ′市憧と
しての導＝ＪＬ性を有するＨ／ｌ−４’！晶ンリコン腺
が残存する構造となるため、六面力・十ｍ化されるとと
もに、導電型拡散層に７１するコンタクト形成が極めて
容易となる。
ルでソースおよびドレイ／領文久の取りｕ１シ′市憧と
しての導＝ＪＬ性を有するＨ／ｌ−４’！晶ンリコン腺
が残存する構造となるため、六面力・十ｍ化されるとと
もに、導電型拡散層に７１するコンタクト形成が極めて
容易となる。
なお、上記第１の実施例において、第２図（ｊ）に示す
構造で酸化膜を介してチャンイ・ルストップ層４２．４
３が形成可能な畝化ノ模り、であれば、必ずしも酸化Ｊ
模をエツチングする磨製はない。
構造で酸化膜を介してチャンイ・ルストップ層４２．４
３が形成可能な畝化ノ模り、であれば、必ずしも酸化Ｊ
模をエツチングする磨製はない。
（発明の効果）
以上のように、この発明のＭＯ８型半導体装置の製造方
法によれば、半導体シリコン基板の能動領域に多結晶シ
リコ／ゲート！極を形成した後に４電型拡散層を形成し
、多結晶シリコンゲート電極上に酸化膜を形成し、その
上に窒化シリコン膜と酸化膜および樹脂を能動領域上に
おいて厚い酸化膜よル厚くならないように形成した後チ
ャンネルストップ層を形成して、導電型拡散層上の多結
□晶シリコン膜を露出させて電極とするようにしたので
、導電型拡散層との接合容量が低減できるとともに、厚
い酸化膜にバードビークが発生しなくなる。これにとも
ない、能動領域の微細化が可能であるばか９か、チャン
ネルストップ層の浸み込みがなくなり、ＩＶＪＯ８）ラ
ンソスタの狭チャンネル効果が彦くなる。さらに、表面
が平坦化さｎているので、４電型拡散層に対するコンタ
クト形成が極めて容易にできるなどの利点を有する。
法によれば、半導体シリコン基板の能動領域に多結晶シ
リコ／ゲート！極を形成した後に４電型拡散層を形成し
、多結晶シリコンゲート電極上に酸化膜を形成し、その
上に窒化シリコン膜と酸化膜および樹脂を能動領域上に
おいて厚い酸化膜よル厚くならないように形成した後チ
ャンネルストップ層を形成して、導電型拡散層上の多結
□晶シリコン膜を露出させて電極とするようにしたので
、導電型拡散層との接合容量が低減できるとともに、厚
い酸化膜にバードビークが発生しなくなる。これにとも
ない、能動領域の微細化が可能であるばか９か、チャン
ネルストップ層の浸み込みがなくなり、ＩＶＪＯ８）ラ
ンソスタの狭チャンネル効果が彦くなる。さらに、表面
が平坦化さｎているので、４電型拡散層に対するコンタ
クト形成が極めて容易にできるなどの利点を有する。
第１図（ａＪないし第１図（ｅ）はそれぞれ従来の１Ｖ
ＩＯ８型半導体装置の製造方法の工程説明図、第２図（
ａ）ないし第２図（旬はそれぞれこの発明のＩＶＩＯ８
型半導体装置の製造方法の一実施例の工程説明図である
。 ２１・・・半畳体シリコン基板、２２・・・厚い酸化膜
、２３・・能動領域、２４・・・り°−トシリコン敏化
膜、２５・・多結晶シリコンｒ−ト′砿極、２６．２７
・・・４電型拡散層、３０〜３３・・・酸化膜、３４・
・・多結晶ンリコンノ模、３５ ・窒化シリコン膜、３
６・・・樹脂、４２．４３・・チャンネルストップ層、
６３゜６４・・・電極、８１．８２・・・配線電極。 特許出願人 沖電気工業株式会社 第１図 ７１０８１ 第２１ ２６ ２７ 第２図 第２図 ４５ と１）？９ どコロｊ ど／ ４２手続補正
書 昭和５郭ス（明２５日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年特 許 願第 ３４４２６２、発明の名称 ＭＯ８Ｏ８型体導体装置造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自
発）６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７、 補正の内容 １）明細書３頁１６行「ノぐ−ドビーク」を「ノぐ一ズ
ビーク」と訂正する。 ２）同４頁３行「音量」ヲ「容量」と訂正する。 ３）同１１頁５行「バードビーク」を「・ぐ−ズ号
ビーク」と訂正する。
ＩＯ８型半導体装置の製造方法の工程説明図、第２図（
ａ）ないし第２図（旬はそれぞれこの発明のＩＶＩＯ８
型半導体装置の製造方法の一実施例の工程説明図である
。 ２１・・・半畳体シリコン基板、２２・・・厚い酸化膜
、２３・・能動領域、２４・・・り°−トシリコン敏化
膜、２５・・多結晶シリコンｒ−ト′砿極、２６．２７
・・・４電型拡散層、３０〜３３・・・酸化膜、３４・
・・多結晶ンリコンノ模、３５ ・窒化シリコン膜、３
６・・・樹脂、４２．４３・・チャンネルストップ層、
６３゜６４・・・電極、８１．８２・・・配線電極。 特許出願人 沖電気工業株式会社 第１図 ７１０８１ 第２１ ２６ ２７ 第２図 第２図 ４５ と１）？９ どコロｊ ど／ ４２手続補正
書 昭和５郭ス（明２５日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年特 許 願第 ３４４２６２、発明の名称 ＭＯ８Ｏ８型体導体装置造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自
発）６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７、 補正の内容 １）明細書３頁１６行「ノぐ−ドビーク」を「ノぐ一ズ
ビーク」と訂正する。 ２）同４頁３行「音量」ヲ「容量」と訂正する。 ３）同１１頁５行「バードビーク」を「・ぐ−ズ号
ビーク」と訂正する。
Claims (1)
- 半導体シリコン基板上に厚い酸化膜を形成して能動領域
となる部分を除去して多結晶シリコンケ゛−ト電極を形
成する工程と、上記半導体シリコン基板とは逆の４電型
の碑電型拡散層を形成する工程と、上記多結晶シリコン
ゲート電極上に酸化膜を形成した後能動領域の上面が厚
い酸化膜より厚くならないように多結晶シリコン膜、窒
化膜および樹脂を堆積して平坦化する工程と、この予圧
１５晶シリコン膜、窒化膜および樹脂をマスクとして上
記厚い酸化膜を所足の厚さに除去してイオン狂人を行な
ってチャンネルストップ層を形成する工程と、上記専亀
型拡散鳩上の多結晶シリコン膜を電極として露出させる
工程とよシなるｆＶ１０ｓ型半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034426A JPS59161069A (ja) | 1983-03-04 | 1983-03-04 | Ｍｏｓ型半導体装置の製造方法 |
| US06/585,584 US4494304A (en) | 1983-03-04 | 1984-03-02 | Forming chan-stops by selectively implanting impurity ions through field-oxide layer during later stage of MOS-device fabrication |
| DE8484301436T DE3471824D1 (en) | 1983-03-04 | 1984-03-05 | Method of manufacturing mos type semiconductor devices |
| EP84301436A EP0121351B1 (en) | 1983-03-04 | 1984-03-05 | Method of manufacturing mos type semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034426A JPS59161069A (ja) | 1983-03-04 | 1983-03-04 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161069A true JPS59161069A (ja) | 1984-09-11 |
Family
ID=12413879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58034426A Pending JPS59161069A (ja) | 1983-03-04 | 1983-03-04 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4494304A (ja) |
| EP (1) | EP0121351B1 (ja) |
| JP (1) | JPS59161069A (ja) |
| DE (1) | DE3471824D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1985001613A1 (en) * | 1983-09-30 | 1985-04-11 | Hughes Aircraft Company | High density mosfet with field oxide aligned channel stops and method of fabricating the same |
| JPS60194570A (ja) * | 1984-03-16 | 1985-10-03 | Toshiba Corp | 半導体装置の製造方法 |
| IT1213192B (it) * | 1984-07-19 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione di transistori ad effetto di campo agate isolato (igfet) ad elevata velocita' di risposta in circuiti integrati ad alta densita'. |
| US4685196A (en) * | 1985-07-29 | 1987-08-11 | Industrial Technology Research Institute | Method for making planar FET having gate, source and drain in the same plane |
| JPH0628266B2 (ja) * | 1986-07-09 | 1994-04-13 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US4714685A (en) * | 1986-12-08 | 1987-12-22 | General Motors Corporation | Method of fabricating self-aligned silicon-on-insulator like devices |
| US4716128A (en) * | 1986-12-10 | 1987-12-29 | General Motors Corporation | Method of fabricating silicon-on-insulator like devices |
| US4826782A (en) * | 1987-04-17 | 1989-05-02 | Tektronix, Inc. | Method of fabricating aLDD field-effect transistor |
| US5114874A (en) * | 1987-07-15 | 1992-05-19 | Rockwell International Corporation | Method of making a sub-micron NMOS, PMOS and CMOS devices with methods for forming sub-micron contacts |
| US4943536A (en) * | 1988-05-31 | 1990-07-24 | Texas Instruments, Incorporated | Transistor isolation |
| US4898835A (en) * | 1988-10-12 | 1990-02-06 | Sgs-Thomson Microelectronics, Inc. | Single mask totally self-aligned power MOSFET cell fabrication process |
| US5093275A (en) * | 1989-09-22 | 1992-03-03 | The Board Of Regents, The University Of Texas System | Method for forming hot-carrier suppressed sub-micron MISFET device |
| EP0422824A1 (en) * | 1989-10-12 | 1991-04-17 | AT&T Corp. | Field-effect transistor with polysilicon window pad |
| US5378650A (en) * | 1990-10-12 | 1995-01-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a manufacturing method thereof |
| US5358890A (en) * | 1993-04-19 | 1994-10-25 | Motorola Inc. | Process for fabricating isolation regions in a semiconductor device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3984822A (en) * | 1974-12-30 | 1976-10-05 | Intel Corporation | Double polycrystalline silicon gate memory device |
| US4140547A (en) * | 1976-09-09 | 1979-02-20 | Tokyo Shibaura Electric Co., Ltd. | Method for manufacturing MOSFET devices by ion-implantation |
| US4282647A (en) * | 1978-04-04 | 1981-08-11 | Standard Microsystems Corporation | Method of fabricating high density refractory metal gate MOS integrated circuits utilizing the gate as a selective diffusion and oxidation mask |
| US4222816A (en) * | 1978-12-26 | 1980-09-16 | International Business Machines Corporation | Method for reducing parasitic capacitance in integrated circuit structures |
| US4354309A (en) * | 1978-12-29 | 1982-10-19 | International Business Machines Corp. | Method of manufacturing a metal-insulator-semiconductor device utilizing a graded deposition of polycrystalline silicon |
| US4441941A (en) * | 1980-03-06 | 1984-04-10 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device employing element isolation using insulating materials |
| US4406049A (en) * | 1980-12-11 | 1983-09-27 | Rockwell International Corporation | Very high density cells comprising a ROM and method of manufacturing same |
| US4366613A (en) * | 1980-12-17 | 1983-01-04 | Ibm Corporation | Method of fabricating an MOS dynamic RAM with lightly doped drain |
| FR2529714A1 (fr) * | 1982-07-01 | 1984-01-06 | Commissariat Energie Atomique | Procede de realisation de l'oxyde de champ d'un circuit integre |
| US4444605A (en) * | 1982-08-27 | 1984-04-24 | Texas Instruments Incorporated | Planar field oxide for semiconductor devices |
-
1983
- 1983-03-04 JP JP58034426A patent/JPS59161069A/ja active Pending
-
1984
- 1984-03-02 US US06/585,584 patent/US4494304A/en not_active Expired - Fee Related
- 1984-03-05 EP EP84301436A patent/EP0121351B1/en not_active Expired
- 1984-03-05 DE DE8484301436T patent/DE3471824D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4494304A (en) | 1985-01-22 |
| DE3471824D1 (en) | 1988-07-07 |
| EP0121351A1 (en) | 1984-10-10 |
| EP0121351B1 (en) | 1988-06-01 |
| DE3471824T (ja) | 1988-07-07 |
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