JPS59167030A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59167030A JPS59167030A JP4036183A JP4036183A JPS59167030A JP S59167030 A JPS59167030 A JP S59167030A JP 4036183 A JP4036183 A JP 4036183A JP 4036183 A JP4036183 A JP 4036183A JP S59167030 A JPS59167030 A JP S59167030A
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- etching
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- insulating film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法にかかわシ、半導体基板
上の各素子間全電気的に絶縁分離するために、素子間の
フィールド領域に比較的厚い絶縁膜全平担に埋込む半導
体装置の製造方法に関するものである。
上の各素子間全電気的に絶縁分離するために、素子間の
フィールド領域に比較的厚い絶縁膜全平担に埋込む半導
体装置の製造方法に関するものである。
半導体としてシリコンを用いた半導体装置、特にＭＯ８
型半導体装眞においては寄生チャンネルによる絶縁不良
をなくシ、かつ寄生容量を小さくするために素子間のい
わゆるフィールド領域に厚い酸化膜を形成する事が行わ
ｎている。
型半導体装眞においては寄生チャンネルによる絶縁不良
をなくシ、かつ寄生容量を小さくするために素子間のい
わゆるフィールド領域に厚い酸化膜を形成する事が行わ
ｎている。
従来のような酸化膜ヲ用いた素子間分離法としては選択
酸化法が艮〈知られている。こｎは素子形成領域を耐酸
化性マスク、代表的にはシリコン屋化脇で覆い高温酸化
を行ってフィールド領域に選択的に厚い酸化膜全形成す
るものである。しかしこのような選択酸化法においては
高温酸化中シリコン窒化膜の端部からフィールド酸化膜
が鳥のくちばしくバーズビーク）状に食い込むため素子
形成領域の寸法誤差の原因とな夛、実質的な素子寸法を
減少させるため集積回路Ｏ′ａＪ集積化の妨けとなって
いた。また選択酸化法においては、フィールド酸化膜を
形成後フィールド領域と素子形成領域の間にフィールド
酸化膜厚の約手分程度の表面段差ができる。こ九が後々
の工程まで段差として残るため、その後のリングラフイ
ー精度の低下や金属配線の段差部での断線等信頼性金工
げる原因となっていた。こｎに対して上記バーズビーク
をなくし、しかも表面を平担にするためにフィールド領
域の半導体基板 ゛ヲエッチングし、ここに絶
線膜を埋込む素子分離法がある（特願昭５６−５５４５
０号など）。この累子分離法全第１図を用いて簡単に説
明する。まず第１図（ａ）に示すように、例えばシリコ
ン基板１ノを用意して、通常の写真蝕刻工程を行う事に
ょ勺素子形成領域上に酸化＠１２を介してＡｔマスク１
３を形成する。１４はレジストマスクである。次にＡｔ
ｌ１４マスク１３’（用いて（ｂ）に示すようにフィー
ルド領域のシリコン基板１１ｆｆ所望のフィールド膜厚
分相機エツチングして凹部？形成し、続いて同じＡｔマ
スク１３ｆ用いてフィールド領域にフィールド反転防止
のためにイオン注入層１５ｔ−形成する。例えは基板１
ノがＰ型であｎはボロン全イオン注入する。その後り７
トオフ加工を用いてフィールド領域に５ｒｏｚ膜を選択
的に埋込む。このリフトオフ加工は次のように行う。即
ちまず（ｃ）に示すように全面に例えばプラズマＣＶＤ
５ｉＯｚ膜１６！ヲ堆積する。次Ｋ例えば弗化アンモ
ニウム液で１分相度エツチングすると、プラズマＣ’ｖ
ＤＳｉｆｔ模１６１はフィールド領域と素子形成領域の
境界にできている段差部において平担部よシエッチング
速度が５〜２０倍はやいため、選択的に段差部の膜が除
去さｎる。その後素子形成領域上のＡｔマスク１３を除
去するとＡｔマスク１３上に堆積されたプラズマＣＶＤ
５ｉＯ，模も一緒に除去さｎ、（ｄ）に示すようにフィ
ールド領域Ｋ（Ｄみプ５ スＹＣＶＤ Ｓ ｉＯｚ膜１
６、が埋込まれる。この時フィールド領域と素子形成領
域の境界には、（ｄ）に示すように断面形状が一定の細
溝が残さｎる。次に（ｅ）に示すように、上記細溝上例
えばＣＶＤ ５ｉＯＪＪ １６ｚで均一に埋込むと％
ＣＶｌ） ３１０２膜１６２表面には上記細溝の上に一
定の凹部ができるから、その表面を平担にする事が可能
でかつ上記Ｃ■５ｉＯｚ膜１６２とエツチング速度が等
しくなるような流動性物質膜１７を形成し、上記凹部を
埋込んで表面を平担にする。その後（ｆ）に示すように
上記流動性物質膜１７およびＣＶＤ ５ｉｎ２膜１６２
を順に全面均一にエツチングし、素子形成領域のシリコ
ン基板面會鱈出させるとフィールド領域はほぼ平担に５
ｉＯｚｌｌｕ１６で埋込まｎる。その後素子形成領域に
通常の方法により所望の素子を形成する。
酸化法が艮〈知られている。こｎは素子形成領域を耐酸
化性マスク、代表的にはシリコン屋化脇で覆い高温酸化
を行ってフィールド領域に選択的に厚い酸化膜全形成す
るものである。しかしこのような選択酸化法においては
高温酸化中シリコン窒化膜の端部からフィールド酸化膜
が鳥のくちばしくバーズビーク）状に食い込むため素子
形成領域の寸法誤差の原因とな夛、実質的な素子寸法を
減少させるため集積回路Ｏ′ａＪ集積化の妨けとなって
いた。また選択酸化法においては、フィールド酸化膜を
形成後フィールド領域と素子形成領域の間にフィールド
酸化膜厚の約手分程度の表面段差ができる。こ九が後々
の工程まで段差として残るため、その後のリングラフイ
ー精度の低下や金属配線の段差部での断線等信頼性金工
げる原因となっていた。こｎに対して上記バーズビーク
をなくし、しかも表面を平担にするためにフィールド領
域の半導体基板 ゛ヲエッチングし、ここに絶
線膜を埋込む素子分離法がある（特願昭５６−５５４５
０号など）。この累子分離法全第１図を用いて簡単に説
明する。まず第１図（ａ）に示すように、例えばシリコ
ン基板１ノを用意して、通常の写真蝕刻工程を行う事に
ょ勺素子形成領域上に酸化＠１２を介してＡｔマスク１
３を形成する。１４はレジストマスクである。次にＡｔ
ｌ１４マスク１３’（用いて（ｂ）に示すようにフィー
ルド領域のシリコン基板１１ｆｆ所望のフィールド膜厚
分相機エツチングして凹部？形成し、続いて同じＡｔマ
スク１３ｆ用いてフィールド領域にフィールド反転防止
のためにイオン注入層１５ｔ−形成する。例えは基板１
ノがＰ型であｎはボロン全イオン注入する。その後り７
トオフ加工を用いてフィールド領域に５ｒｏｚ膜を選択
的に埋込む。このリフトオフ加工は次のように行う。即
ちまず（ｃ）に示すように全面に例えばプラズマＣＶＤ
５ｉＯｚ膜１６！ヲ堆積する。次Ｋ例えば弗化アンモ
ニウム液で１分相度エツチングすると、プラズマＣ’ｖ
ＤＳｉｆｔ模１６１はフィールド領域と素子形成領域の
境界にできている段差部において平担部よシエッチング
速度が５〜２０倍はやいため、選択的に段差部の膜が除
去さｎる。その後素子形成領域上のＡｔマスク１３を除
去するとＡｔマスク１３上に堆積されたプラズマＣＶＤ
５ｉＯ，模も一緒に除去さｎ、（ｄ）に示すようにフィ
ールド領域Ｋ（Ｄみプ５ スＹＣＶＤ Ｓ ｉＯｚ膜１
６、が埋込まれる。この時フィールド領域と素子形成領
域の境界には、（ｄ）に示すように断面形状が一定の細
溝が残さｎる。次に（ｅ）に示すように、上記細溝上例
えばＣＶＤ ５ｉＯＪＪ １６ｚで均一に埋込むと％
ＣＶｌ） ３１０２膜１６２表面には上記細溝の上に一
定の凹部ができるから、その表面を平担にする事が可能
でかつ上記Ｃ■５ｉＯｚ膜１６２とエツチング速度が等
しくなるような流動性物質膜１７を形成し、上記凹部を
埋込んで表面を平担にする。その後（ｆ）に示すように
上記流動性物質膜１７およびＣＶＤ ５ｉｎ２膜１６２
を順に全面均一にエツチングし、素子形成領域のシリコ
ン基板面會鱈出させるとフィールド領域はほぼ平担に５
ｉＯｚｌｌｕ１６で埋込まｎる。その後素子形成領域に
通常の方法により所望の素子を形成する。
しかしながら、このような従来の素子分離法においては
、Ａｔマスク１３を用いて基板のエツチングを行った後
も、このＡｔマスク１３を後の工程でり７トオ７材とし
て用いるために残しておかねばならず、エツチングした
基板面がＡｔで汚染さｎる。しかもＡｔマスク１３を残
したままプラズマＣＶＤ５ｉＯ！膜１６１を堆積しなけ
ればならないので、上記エツチング後の基板面の酸処理
による洗浄ができない。またエツチングしたシリコン基
板に直接プラズマＣＶＤ ＳｉＯｘＭ１６１ｆ堆積しな
けｎばならない。以上のような理由でフィールド領域の
界面特性が不安定なものとなる。また、前記プラズマｃ
ｖ’ｐｓ喝膜１６１の断差部での選択エツチングに十分
な再現性が得らｎない。こｎらの問題はいず汎もその後
形成する素子の特性に悪い影響を持ち、集積回路の信頼
性や歩留シを低下させる原因となっていた。
、Ａｔマスク１３を用いて基板のエツチングを行った後
も、このＡｔマスク１３を後の工程でり７トオ７材とし
て用いるために残しておかねばならず、エツチングした
基板面がＡｔで汚染さｎる。しかもＡｔマスク１３を残
したままプラズマＣＶＤ５ｉＯ！膜１６１を堆積しなけ
ればならないので、上記エツチング後の基板面の酸処理
による洗浄ができない。またエツチングしたシリコン基
板に直接プラズマＣＶＤ ＳｉＯｘＭ１６１ｆ堆積しな
けｎばならない。以上のような理由でフィールド領域の
界面特性が不安定なものとなる。また、前記プラズマｃ
ｖ’ｐｓ喝膜１６１の断差部での選択エツチングに十分
な再現性が得らｎない。こｎらの問題はいず汎もその後
形成する素子の特性に悪い影響を持ち、集積回路の信頼
性や歩留シを低下させる原因となっていた。
本発明は、Ａｔマスクによるり７トオフエ程を用いるこ
となくフィールド絶縁膜を平担に埋込むようにして、フ
ィールド領域の界面特性を安定なものとすることができ
る半導体装置の製造方法を提供することを目的とする。
となくフィールド絶縁膜を平担に埋込むようにして、フ
ィールド領域の界面特性を安定なものとすることができ
る半導体装置の製造方法を提供することを目的とする。
本発明はまた、再現性のよい簡単な工程で半導体基板の
フィールド領域に形成した溝に平担にフィールド絶縁膜
を埋込み、素子の信頼性および歩留シ向上を可能とした
半導体装置の製造方法會提供することを目的とする。
フィールド領域に形成した溝に平担にフィールド絶縁膜
を埋込み、素子の信頼性および歩留シ向上を可能とした
半導体装置の製造方法會提供することを目的とする。
本発明の方法はまず、半導体基板に耐エツチングマスク
全形成してフィールド領域を選択的にエツチングして凹
部を形成し、次いで耐エツチングマスクを除去して基板
全面に凹部の段差と同等もしくはこ扛以上の膜厚を肩す
る絶縁膜を堆積する。そしてこの絶縁膜の前記フィール
ド領域上に例えば通常の写真蝕刻法によって凹部の段差
よシ薄いスペーサ膜全選択的に形成する。この後、全面
に流動性物質ＩＪｉｌ形成して前記絶縁膜とスペーサ―
の境界部全なだらかにする。そして前記絶Ｈ・膜に対す
るエツチング速度が前記スペーサ膜に対するそｎよシ大
きいエツチング方法によシ全面エツチングを行い、素子
形成領域の基板表面を露出させて前記フィールド領域に
前記絶縁膜を選択的に埋込む。このとき前記流動性物質
模に対するエツチング速度は、例えば前記絶縁膜に対す
るそれよシ小さく、かつ前記スペーサ膜に対するそｎよ
シ犬きく設定される。こうして平担に埋込まｎた絶縁膜
で分離さｎた素子形成領域に所望の素子を形成する。
全形成してフィールド領域を選択的にエツチングして凹
部を形成し、次いで耐エツチングマスクを除去して基板
全面に凹部の段差と同等もしくはこ扛以上の膜厚を肩す
る絶縁膜を堆積する。そしてこの絶縁膜の前記フィール
ド領域上に例えば通常の写真蝕刻法によって凹部の段差
よシ薄いスペーサ膜全選択的に形成する。この後、全面
に流動性物質ＩＪｉｌ形成して前記絶縁膜とスペーサ―
の境界部全なだらかにする。そして前記絶Ｈ・膜に対す
るエツチング速度が前記スペーサ膜に対するそｎよシ大
きいエツチング方法によシ全面エツチングを行い、素子
形成領域の基板表面を露出させて前記フィールド領域に
前記絶縁膜を選択的に埋込む。このとき前記流動性物質
模に対するエツチング速度は、例えば前記絶縁膜に対す
るそれよシ小さく、かつ前記スペーサ膜に対するそｎよ
シ犬きく設定される。こうして平担に埋込まｎた絶縁膜
で分離さｎた素子形成領域に所望の素子を形成する。
本発明によｎば、リフトオフ加工を用いないからフィー
ルド領域の界面特性ｖｉ−優ｔ″したものとすることが
できる。また、絶縁膜エツチングの前に完全な表面平担
化処理を行わず、異種材料膜に対してエツチング速度を
等しくすることも必要でないから、エツチング条件の設
定が容易であり、材料選択の幅が広がることと相まって
工程制御のマージンが高いものとなる。従って本発明に
よ几は半導体装置の歩Ｗ、ａ向上および信頼性向上が図
らｎる。
ルド領域の界面特性ｖｉ−優ｔ″したものとすることが
できる。また、絶縁膜エツチングの前に完全な表面平担
化処理を行わず、異種材料膜に対してエツチング速度を
等しくすることも必要でないから、エツチング条件の設
定が容易であり、材料選択の幅が広がることと相まって
工程制御のマージンが高いものとなる。従って本発明に
よ几は半導体装置の歩Ｗ、ａ向上および信頼性向上が図
らｎる。
以下本発明の実施例を第２図金参照して説明する。まず
面方位（１００）、比抵抗５〜１０Ω−αのＰ型Ｓｉ基
板２１’（用意してこの上に耐エツチングマスク兼劇イ
オン注入マスクとなる例えば４０００Ａの熱酸化ｐｉｆ
８２２ｆ形成し、これを素子形成領域にのみ残して反応
性イオンエラテン １グ法によシフイールド領域に
０．６μｍ程度の凹部 （２３を形成する。続いてＢ
＋イオンを５０ＫＶで１Ｘ１０／ｄ程度イオン注入して
チャネルストッパとなるＰ＋Ｎ２４を形成する（ａＪ。
面方位（１００）、比抵抗５〜１０Ω−αのＰ型Ｓｉ基
板２１’（用意してこの上に耐エツチングマスク兼劇イ
オン注入マスクとなる例えば４０００Ａの熱酸化ｐｉｆ
８２２ｆ形成し、これを素子形成領域にのみ残して反応
性イオンエラテン １グ法によシフイールド領域に
０．６μｍ程度の凹部 （２３を形成する。続いてＢ
＋イオンを５０ＫＶで１Ｘ１０／ｄ程度イオン注入して
チャネルストッパとなるＰ＋Ｎ２４を形成する（ａＪ。
次に熱酸化物２２を除去し、必要ならば２０００Ａ稈度
の熱酪化模を形成した後、基板全面にＣＶＤによるＳＩ
Ｏ□膜２５全２５全約０６ 次にこの５ｉ０２膜２５膜面５凹部上に、スペーサ膜と
してポジ型レジスト膜２６を写真蝕刻法によシ選択的に
形成する（Ｃ）。このとき、凹部２３の周辺からレジス
）ｌｐＪ２６までの踏射Ｘが、凹部２３の段差をＴとし
たとき０．７Ｔ≦Ｘ≦１．３Ｔとなるようにする。また
レジスト膜２６のψ厚は凹部２３の段差よシ薄＜、例え
ば２０００Ａ程度にする。その後、流動性物質唆として
ＰＭＡ）Ｉ型レジストとポジ型レジストの混合レジスト
膜２７を全面に塗布してレジスト喚２６とｓｉ□ｚｐ１
２ ５の境界をなだらかにする（ｄ）。次にフレオン系
ガスを用いた反応性イオンエツチング法によシ全酊エツ
チングを行り。このときエツチング条件は、５ｈｏ２膜
２５のエツチング速度がレジス）ｆｆ１２６のそ：ｎＪ
：ｐ大きく、例えば２倍程度になるように設定する。ま
たレジスト膜２７のエツチング速度は例えばＳ’０２Ｐ
ＩＡ ２５とレジスト膜２６のそｎの間に悠ぶ。この結
果、フィールド領域ではレジスト膜２６がエツチングに
対するストッパとなシ、また境界部ではレジストＰａ２
７が他の部分よシ若干厚いためこの部分での５ｉＯｚ喚
２５のエツチングも抑制され、素子形成工程の基板表面
を露出させるまでエツチングして不要なレジスト膜を除
去すると、Ｓｉｎ、膜２５がフィールド領域に平担に埋
込まｎた構造が得ら几る（ｅ）。この後、素子形成工程
に入シ、例えばゲート酸化膜２Ｅｈ 、 ２８２に形成
してその上にポリＳ１ゲート電極２９！＋２９２を形成
し、ソース、ドレイン拡散上行ってＰ、／［０８ＦＥＴ
を形成する（ｆ）。
の熱酪化模を形成した後、基板全面にＣＶＤによるＳＩ
Ｏ□膜２５全２５全約０６ 次にこの５ｉ０２膜２５膜面５凹部上に、スペーサ膜と
してポジ型レジスト膜２６を写真蝕刻法によシ選択的に
形成する（Ｃ）。このとき、凹部２３の周辺からレジス
）ｌｐＪ２６までの踏射Ｘが、凹部２３の段差をＴとし
たとき０．７Ｔ≦Ｘ≦１．３Ｔとなるようにする。また
レジスト膜２６のψ厚は凹部２３の段差よシ薄＜、例え
ば２０００Ａ程度にする。その後、流動性物質唆として
ＰＭＡ）Ｉ型レジストとポジ型レジストの混合レジスト
膜２７を全面に塗布してレジスト喚２６とｓｉ□ｚｐ１
２ ５の境界をなだらかにする（ｄ）。次にフレオン系
ガスを用いた反応性イオンエツチング法によシ全酊エツ
チングを行り。このときエツチング条件は、５ｈｏ２膜
２５のエツチング速度がレジス）ｆｆ１２６のそ：ｎＪ
：ｐ大きく、例えば２倍程度になるように設定する。ま
たレジスト膜２７のエツチング速度は例えばＳ’０２Ｐ
ＩＡ ２５とレジスト膜２６のそｎの間に悠ぶ。この結
果、フィールド領域ではレジスト膜２６がエツチングに
対するストッパとなシ、また境界部ではレジストＰａ２
７が他の部分よシ若干厚いためこの部分での５ｉＯｚ喚
２５のエツチングも抑制され、素子形成工程の基板表面
を露出させるまでエツチングして不要なレジスト膜を除
去すると、Ｓｉｎ、膜２５がフィールド領域に平担に埋
込まｎた構造が得ら几る（ｅ）。この後、素子形成工程
に入シ、例えばゲート酸化膜２Ｅｈ 、 ２８２に形成
してその上にポリＳ１ゲート電極２９！＋２９２を形成
し、ソース、ドレイン拡散上行ってＰ、／［０８ＦＥＴ
を形成する（ｆ）。
本実施例によｎば、リフトオフ加工を用いないから、フ
ィールド領域に凹部を形成する工程でＡｔマスク金用い
る必要がなく、またＡｌマスクを用いたとしてもこｎ’
ｉ凹部形成後に除去することができる。従って半導体基
板のフィールド領域の凹Ｓ表面を汚染することがなく、
ま汚染さｎても絶縁膜全堆積する前に酸処理によシ清浄
化することができる。また絶縁膜を堆積する前に予め基
板表面に熱酸化膜を形成することもできる。従って本発
明によｎば、半導体基板のフィールド領域の界面特性を
安定なものとすることができる。
ィールド領域に凹部を形成する工程でＡｔマスク金用い
る必要がなく、またＡｌマスクを用いたとしてもこｎ’
ｉ凹部形成後に除去することができる。従って半導体基
板のフィールド領域の凹Ｓ表面を汚染することがなく、
ま汚染さｎても絶縁膜全堆積する前に酸処理によシ清浄
化することができる。また絶縁膜を堆積する前に予め基
板表面に熱酸化膜を形成することもできる。従って本発
明によｎば、半導体基板のフィールド領域の界面特性を
安定なものとすることができる。
また本実施例では、従来のように絶縁膜についてその段
差部でのエツチングやり７トオフ加工を行わないから、
再現性に優扛た１桿制御が可能であυ、しかも工程は簡
単であって、１子の信頼性および歩留シ向上が図らｎる
。
差部でのエツチングやり７トオフ加工を行わないから、
再現性に優扛た１桿制御が可能であυ、しかも工程は簡
単であって、１子の信頼性および歩留シ向上が図らｎる
。
更に本実施例では、絶縁ψエツチングの前に完全な平担
化をせず、意図的に絶縁膜の凹部上に選択的にｈｊＸペ
ーサ膜を形成して段差を残しておき、この段差部をなだ
らかにするように流勢性物質１１１’を形成して、絶縁
膜に対するエツチング速度がスペーサ膜に対するそｎよ
ｐ大きいエツチング方法で全面エツチングを行う。また
この場合、流動性物質膜のエツチング速度はスペーサ膜
に対するエツチング速度と絶縁膜に対するＤ−７チング
速度との間に選んである。こｎによシ流動性物質験とス
ペーサ腰でフィールド領域の絶縁膜を保時した状態で素
子形成工程の基＠表面全露出させることができる。従っ
て従来のように、異種材料膜を組合せて完全な平担化を
図り、こｎらの異種材料物に対して等してエツチング速
度となるようにエツチング条件を設定する場合に比べて
エツチング条件の設定が容易になる。しかも流動性物質
膜はスペーサ膜と絶縁膜の境界部なだらかにするだけで
あってその表面全平担にする必要がなく、流動性物質膜
の形成条件や材料選択の幅が広い。以上のような理由で
本発明によれば、工程制御のマージンが高いものとなる
。
化をせず、意図的に絶縁膜の凹部上に選択的にｈｊＸペ
ーサ膜を形成して段差を残しておき、この段差部をなだ
らかにするように流勢性物質１１１’を形成して、絶縁
膜に対するエツチング速度がスペーサ膜に対するそｎよ
ｐ大きいエツチング方法で全面エツチングを行う。また
この場合、流動性物質膜のエツチング速度はスペーサ膜
に対するエツチング速度と絶縁膜に対するＤ−７チング
速度との間に選んである。こｎによシ流動性物質験とス
ペーサ腰でフィールド領域の絶縁膜を保時した状態で素
子形成工程の基＠表面全露出させることができる。従っ
て従来のように、異種材料膜を組合せて完全な平担化を
図り、こｎらの異種材料物に対して等してエツチング速
度となるようにエツチング条件を設定する場合に比べて
エツチング条件の設定が容易になる。しかも流動性物質
膜はスペーサ膜と絶縁膜の境界部なだらかにするだけで
あってその表面全平担にする必要がなく、流動性物質膜
の形成条件や材料選択の幅が広い。以上のような理由で
本発明によれば、工程制御のマージンが高いものとなる
。
なお上記実施例では、５１０２膜２５の膜厚を凹ｓ２３
の段差と同程度としたが、よシ厚くしてもよい。その場
合の第２図（ｅ）に対応する状態を示すと第３図のよう
になる。このように素子領域周辺にテーパが形成さｎて
フィールド絶縁膜が若干盛り上った状態とすると、素子
領域周辺での電界集中が緩和さｎて寄生チャネルの発生
が効果的に防止さｎる。
の段差と同程度としたが、よシ厚くしてもよい。その場
合の第２図（ｅ）に対応する状態を示すと第３図のよう
になる。このように素子領域周辺にテーパが形成さｎて
フィールド絶縁膜が若干盛り上った状態とすると、素子
領域周辺での電界集中が緩和さｎて寄生チャネルの発生
が効果的に防止さｎる。
本発明は更に、棹々変形夾施することが可能である。例
えば、フィールド領域に埋込む絶縁膜として、ＣＶＤに
よる５ｉＯｚｌｌｌの他、スパッタ法、７” ラＸ マ
ＣＶＤ 法Ｋ ヨ；ｂ ５ｉＯ２１１１、Ｓｉｓ Ｎ４
Ｂ ＋Ａｔ２０ｓ膜またはこｎらの複合−などを用い得
る。またスペーサ膜としてポリシリコン膜、無機レジス
） ＩＦＪ 、Ａ を等の金属−なとを用いることがで
きるし、流動性物質膜としてもレジスト膜の他、スピン
オングラス、ポリイミド、低温の熱処理で溶融するＰＳ
Ｇ等のガラス騰などを用い得る。
えば、フィールド領域に埋込む絶縁膜として、ＣＶＤに
よる５ｉＯｚｌｌｌの他、スパッタ法、７” ラＸ マ
ＣＶＤ 法Ｋ ヨ；ｂ ５ｉＯ２１１１、Ｓｉｓ Ｎ４
Ｂ ＋Ａｔ２０ｓ膜またはこｎらの複合−などを用い得
る。またスペーサ膜としてポリシリコン膜、無機レジス
） ＩＦＪ 、Ａ を等の金属−なとを用いることがで
きるし、流動性物質膜としてもレジスト膜の他、スピン
オングラス、ポリイミド、低温の熱処理で溶融するＰＳ
Ｇ等のガラス騰などを用い得る。
第１図（８）〜（りは従来の半導体装置の製造工程を示
す因、第２図（ａ）〜（ｆ）は本発明の一実施例の半導
体装置の製造工程を示す図、第３図は他の実施例の第２
図（ｅＪに対応する状態を示す図である。 ２１・・・Ｐ型Ｓｉ基板、２２・・・熱酸化膜、２３・
・・凹部（フィールド絶縁膜）、２４・・・Ｐ＋層、２
５・・・ＣＶＤ ５ｉ０１躾（絶縁膜］、２６・・・ポ
ジ型しジスト寝（スペーサ膜）、２７・・・混合レジス
ト膜（流動性物質膜〕、２Ｂ、 、 ２Ｂ！・・・ゲー
ト酸化模、２９１，２９．・・・ゲート電極。 出願人代理人 弁理士 鈴 江 武 診第１図 ４ 第１図 ７
す因、第２図（ａ）〜（ｆ）は本発明の一実施例の半導
体装置の製造工程を示す図、第３図は他の実施例の第２
図（ｅＪに対応する状態を示す図である。 ２１・・・Ｐ型Ｓｉ基板、２２・・・熱酸化膜、２３・
・・凹部（フィールド絶縁膜）、２４・・・Ｐ＋層、２
５・・・ＣＶＤ ５ｉ０１躾（絶縁膜］、２６・・・ポ
ジ型しジスト寝（スペーサ膜）、２７・・・混合レジス
ト膜（流動性物質膜〕、２Ｂ、 、 ２Ｂ！・・・ゲー
ト酸化模、２９１，２９．・・・ゲート電極。 出願人代理人 弁理士 鈴 江 武 診第１図 ４ 第１図 ７
Claims (1)
- 【特許請求の範囲】 （１）半導体基板のフィールド領域に凹部を形成する工
程と、この四部を形成した基板全面に凹部の段差と同等
以上の膜厚の絶縁膜を堆積する工程と、この絶縁膜の前
記フィールド領域上に選択的に前記凹部の段差よυ薄い
スペーサｌｌｕ’ｉ形成する工程と、このスペーサ膜を
形成した基板全面に流動性物質膜を形成する工程と、前
記絶縁膜に対するエツチング速度が前記スペーサ＠に対
するそｎよシ大きいエツチング方法によシ全面エツチン
グを行い素子形成領域の基板表面全露出させて前記フィ
ールド領域に前記絶縁膜を選択的に埋込む工程と、前記
素子形成領域に所望の素子を形成する工程とを備えたこ
とを特徴とする半導体装置の製造方法。 （２ン 前記エツチング方法は、前記流動性物質膜に
対するエツチング速度が、前記絶縁膜に対するそｎよシ
小さく、かつ前記スペーサ膜に対するそｎよシ大きく条
件設定さｎたドライエツチングである特許請求の範囲第
１項記載の半導体装置の製造方法。 （３）前記スペーサ腓はレジスト膜であり、前記流動性
物質膜はこｎと同′ｓ、または異種のレジス）ＩＩＩで
ある特許請求の範囲第１項記載の半導体装置の製造方法
。 （４）前記スペーサ膜は、前記絶縁膜の膜厚をＴとした
とき前記凹部の周囲から０．７Ｔ〜１．３Ｔの距＃全お
いて前記凹部領域上に形成さｎる特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036183A JPS59167030A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036183A JPS59167030A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59167030A true JPS59167030A (ja) | 1984-09-20 |
Family
ID=12578494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036183A Pending JPS59167030A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167030A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61141171A (ja) * | 1984-12-14 | 1986-06-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61244032A (ja) * | 1985-04-22 | 1986-10-30 | Sony Corp | 半導体装置の製造方法 |
| US4764483A (en) * | 1986-09-19 | 1988-08-16 | Matsushita Electric Industrial Co., Ltd. | Method for burying a step in a semiconductor substrate |
| JPH0653189A (ja) * | 1992-07-31 | 1994-02-25 | Oki Electric Ind Co Ltd | 成膜層の平坦化方法 |
| JP2006318648A (ja) * | 2003-12-25 | 2006-11-24 | Tdk Corp | 凹凸パターンの凹部充填方法及び磁気記録媒体の製造方法 |
-
1983
- 1983-03-11 JP JP4036183A patent/JPS59167030A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61141171A (ja) * | 1984-12-14 | 1986-06-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61244032A (ja) * | 1985-04-22 | 1986-10-30 | Sony Corp | 半導体装置の製造方法 |
| US4764483A (en) * | 1986-09-19 | 1988-08-16 | Matsushita Electric Industrial Co., Ltd. | Method for burying a step in a semiconductor substrate |
| JPH0653189A (ja) * | 1992-07-31 | 1994-02-25 | Oki Electric Ind Co Ltd | 成膜層の平坦化方法 |
| JP2006318648A (ja) * | 2003-12-25 | 2006-11-24 | Tdk Corp | 凹凸パターンの凹部充填方法及び磁気記録媒体の製造方法 |
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