JPH0370385B2 - - Google Patents
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- JPH0370385B2 JPH0370385B2 JP9376381A JP9376381A JPH0370385B2 JP H0370385 B2 JPH0370385 B2 JP H0370385B2 JP 9376381 A JP9376381 A JP 9376381A JP 9376381 A JP9376381 A JP 9376381A JP H0370385 B2 JPH0370385 B2 JP H0370385B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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Description
【発明の詳細な説明】
本発明は高温熱酸化を要せず、フイールド領域
に比較的厚い絶縁膜を埋め込んで平坦構造を得る
と共に、絶縁ゲート形トランジスタ（以降
MOSFETと呼ぶ）において、そのゲート耐圧の
改良を計つた半導体装置の製造方法に関する。
に比較的厚い絶縁膜を埋め込んで平坦構造を得る
と共に、絶縁ゲート形トランジスタ（以降
MOSFETと呼ぶ）において、そのゲート耐圧の
改良を計つた半導体装置の製造方法に関する。
従来、半導体として、シリコンを用いた半導体
装置、特に、MOS半導体集積回路装置では、寄
生チヤネルによる絶縁不良をなくし、かつ寄生容
量を小さくするために素子間のいわゆるフイール
ド領域に厚い絶縁膜を形成する方法として、選択
酸化法が知られている。これは、素子形成領域を
耐酸化性マスク、代表的には、シリコン窒化膜で
おおい、高温酸化を行なつて、フイールド領域部
に選択的に厚い酸化膜を生成させることを特徴と
し、フイールド領域の厚い絶縁膜と反転防止のた
めの高濃度不純物質とを自己整合で作ることがで
きるため、広く、素子間分離法として使用されて
いる。しかしながら、この選択酸化法には、次の
様な問題がある。
装置、特に、MOS半導体集積回路装置では、寄
生チヤネルによる絶縁不良をなくし、かつ寄生容
量を小さくするために素子間のいわゆるフイール
ド領域に厚い絶縁膜を形成する方法として、選択
酸化法が知られている。これは、素子形成領域を
耐酸化性マスク、代表的には、シリコン窒化膜で
おおい、高温酸化を行なつて、フイールド領域部
に選択的に厚い酸化膜を生成させることを特徴と
し、フイールド領域の厚い絶縁膜と反転防止のた
めの高濃度不純物質とを自己整合で作ることがで
きるため、広く、素子間分離法として使用されて
いる。しかしながら、この選択酸化法には、次の
様な問題がある。
第１に、窒化シリコン膜の端部から厚いフイー
ルド酸化膜が鳥のくちばし（バードビーク）状に
食い込み、素子領域の寸法誤差の原因となるこ
と。
ルド酸化膜が鳥のくちばし（バードビーク）状に
食い込み、素子領域の寸法誤差の原因となるこ
と。
第２の、厚いフイールド酸化膜の形成には、高
温かつ長時間の熱処理を必要とするため、フイー
ルド領域の不純物が再分布して、素子特性を劣化
させる。
温かつ長時間の熱処理を必要とするため、フイー
ルド領域の不純物が再分布して、素子特性を劣化
させる。
第３に、選択酸化法では基板表面とフイールド
酸化膜表面との段差が生じるため、この部分で金
属配線が薄くなつたり、切断されたりすることが
起こる。また、ROX（Recessed Oxide）構造と
した場合においても、完全に、基板表面とフイー
ルド酸化膜表面が平坦化されないため同様のこと
が起こることがある。
酸化膜表面との段差が生じるため、この部分で金
属配線が薄くなつたり、切断されたりすることが
起こる。また、ROX（Recessed Oxide）構造と
した場合においても、完全に、基板表面とフイー
ルド酸化膜表面が平坦化されないため同様のこと
が起こることがある。
第４に、選択酸化法は、シリコン窒化膜のエツ
ヂを中心にシリコン基板にストレスが加わり、シ
リコン基板中に結晶欠陥ができ、素子特性に、悪
影響を与える。
ヂを中心にシリコン基板にストレスが加わり、シ
リコン基板中に結晶欠陥ができ、素子特性に、悪
影響を与える。
第５に、耐酸化として、シリコン窒化膜を用い
る場合にはよく知られているホワイトリボン発生
によつてゲート耐圧不良が起こり、素子の信頼性
を低下させる。
る場合にはよく知られているホワイトリボン発生
によつてゲート耐圧不良が起こり、素子の信頼性
を低下させる。
本発明は上記素子間分離法の欠点及び素子特性
の劣化に鑑みなされたもので、フイールド酸化膜
をフイールド領域に完全に埋め込み平坦化し、更
に、素子領域の半導体表面を軽く除去して、素子
特性が劣化しない高信頼性、かつ、高密度高積化
を計つた半導体装置の製造方法を提供するもので
ある。
の劣化に鑑みなされたもので、フイールド酸化膜
をフイールド領域に完全に埋め込み平坦化し、更
に、素子領域の半導体表面を軽く除去して、素子
特性が劣化しない高信頼性、かつ、高密度高積化
を計つた半導体装置の製造方法を提供するもので
ある。
この発明においては、まず、素子形成領域にマ
スクを形成してフイールド部分の半導体基板をエ
ツチングして凹部を設ける。その後、例えばエツ
チングに用いた同マスクでフイールド領域のみに
フイールド反転防止用のイオン注入を行ない、そ
して、半導体基板全面に凹部の段差より厚い第１
の絶縁膜を堆積する。その後、凹部段差の側面部
が他の部分よりエツチング速度が大きい、選択エ
ツチング法を用いて、第１の絶縁膜を選択エツチ
ングする。次に、前記素子形成領域上のマスクを
除去すると、凹部に第１の絶縁膜が埋め込まれた
状態が得られる。この時、凹部周辺部の断面形状
がＶ字型となり溝が残る。次に、この溝を埋める
様に、半導体基板全面に第２の絶縁膜を堆積し
て、その上にレジストを塗布する。そして、素子
形成領域の半導体基板表面が露出するまでエツチ
ングして、絶縁膜をフイールド領域に完全に埋め
込む。続いて露出した素子形成領域の表面を軽く
除去し、半導体基板の角部を除去する。その後、
通常良く用いられる方法に従い素子形成領域上に
所望の素子を形成するものである。
スクを形成してフイールド部分の半導体基板をエ
ツチングして凹部を設ける。その後、例えばエツ
チングに用いた同マスクでフイールド領域のみに
フイールド反転防止用のイオン注入を行ない、そ
して、半導体基板全面に凹部の段差より厚い第１
の絶縁膜を堆積する。その後、凹部段差の側面部
が他の部分よりエツチング速度が大きい、選択エ
ツチング法を用いて、第１の絶縁膜を選択エツチ
ングする。次に、前記素子形成領域上のマスクを
除去すると、凹部に第１の絶縁膜が埋め込まれた
状態が得られる。この時、凹部周辺部の断面形状
がＶ字型となり溝が残る。次に、この溝を埋める
様に、半導体基板全面に第２の絶縁膜を堆積し
て、その上にレジストを塗布する。そして、素子
形成領域の半導体基板表面が露出するまでエツチ
ングして、絶縁膜をフイールド領域に完全に埋め
込む。続いて露出した素子形成領域の表面を軽く
除去し、半導体基板の角部を除去する。その後、
通常良く用いられる方法に従い素子形成領域上に
所望の素子を形成するものである。
これにより、従来の選択酸化酸化と同様に、１
回の写真食刻工程によりフイールド領域に反転防
止層と、厚いフイールド絶縁膜の形成が行なわ
れ、従来の選択酸化法に比較して素子領域の寸法
誤差が極めて、少なく、従つて高集積化が可能と
なり、かつ、ゲート耐圧不良のない高信頼性の素
子形成が可能となつた。
回の写真食刻工程によりフイールド領域に反転防
止層と、厚いフイールド絶縁膜の形成が行なわ
れ、従来の選択酸化法に比較して素子領域の寸法
誤差が極めて、少なく、従つて高集積化が可能と
なり、かつ、ゲート耐圧不良のない高信頼性の素
子形成が可能となつた。
以下にこの発明をMOS型半導体装置に適用し
た実施例につき、図面を参照して説明する。
た実施例につき、図面を参照して説明する。
第１図ａに示すように、例えば、両方位１０
０、比抵抗５〜500ΩcmのＰ型シリコン基板１を
用意し、この表面に300Å程度の熱酸化膜２及び
0.5μm程度のAl膜３を順次形成する。次に同図ｂ
に示すように、通常の写真食刻工程により素子形
成領域上をレジスト４でおおう。次に、同図ｃに
示すように、レジスト膜４をマークにしてフイー
ルド領域上のAl膜３および熱酸化膜２を順次、
例えば、反応性イオンエツチング技術を用いてエ
ツチングし、さらに、レジスト膜４およびAl膜
３をマスクにして、例えばCF4ガスを用いた反応
性イオンエツチングによりフイールド部シリコン
基板１を約0.8μmエツチングして凹部を形成す
る。次に、同図ｄに示すように、レジスト膜４お
よびAl膜３をマスクにしてフイールド部シリコ
ン基板中にフイールドイオン注入を行つて反転防
止層５を形成する。次に同図ｅに示すように、表
面全面に第１の絶縁膜として例えばプラズマ
CVD法によりシリコン酸化膜（SiO2膜）６を約
1.2μm堆積する。その後、例えば、弗化アンモン
液でSiO2膜６を全面エツチングして、段差部側
面のSiO2膜が他の部分より約20倍エツチング速
度が大きいため、ｆに示すようにSiO2膜がフイ
ールド領域の凹部と素子形成領域として完全に分
離され、凹部周辺にＶ字形の溝７が形成される。
その後、例えば硫酸と過酸化水素の混液によりウ
エハを処理して、Al膜３およびレジスト膜４を
除去する。この時、Al膜上のSiO2膜６が同時に
除去され、結局、同図ｇに示すように凹部に
SiO2膜６が埋め込まれた形となる。次に同図ｈ
に示すように、第２の絶縁膜として、例えば、
CVD SiO2膜８を、約1.0μmを堆積して、Ｖ字溝
７を完全に埋め込み、その上にさらに、例えば、
流動性のレジスト膜９を塗布して表面を平坦化す
る。その後、全面を例えば、反応性イオンエツチ
ングでエツチングする。この時、反応性イオンエ
ツチング条件と、レジスト膜９の熱処理時間を適
当に選び、レジスト膜９とSiO2膜８のエツチン
グ速度をほぼ同程度に選ぶ。この様な条件で、レ
ジスト膜９及びSiO2膜８を、素子形成領域上の
半導体基板１が露出するまでエツチングすると、
同図ｉに示すようにフイールド部に完全にSiO2
膜８，６が平坦な構造で埋め込まれ、形成され
る。次に、同図ｊに示すように、例えばウエツト
酸化雰囲気で、1000℃、約30分間酸化し、露出し
ている基子形成領域基板の周辺の角部１０を丸く
する。この時酸化法として、他の方法、例えば減
圧酸化法等の低温酸化法を用いてもよい。そし
て、形成された酸化膜１１を例えば弗化アンモン
液で除去し、素子形成領域半導体基板１を再度露
出する、同図ｋ。この後は図示していないが通常
の素子形成工程によりMOS半導体装置を形成す
る。
０、比抵抗５〜500ΩcmのＰ型シリコン基板１を
用意し、この表面に300Å程度の熱酸化膜２及び
0.5μm程度のAl膜３を順次形成する。次に同図ｂ
に示すように、通常の写真食刻工程により素子形
成領域上をレジスト４でおおう。次に、同図ｃに
示すように、レジスト膜４をマークにしてフイー
ルド領域上のAl膜３および熱酸化膜２を順次、
例えば、反応性イオンエツチング技術を用いてエ
ツチングし、さらに、レジスト膜４およびAl膜
３をマスクにして、例えばCF4ガスを用いた反応
性イオンエツチングによりフイールド部シリコン
基板１を約0.8μmエツチングして凹部を形成す
る。次に、同図ｄに示すように、レジスト膜４お
よびAl膜３をマスクにしてフイールド部シリコ
ン基板中にフイールドイオン注入を行つて反転防
止層５を形成する。次に同図ｅに示すように、表
面全面に第１の絶縁膜として例えばプラズマ
CVD法によりシリコン酸化膜（SiO2膜）６を約
1.2μm堆積する。その後、例えば、弗化アンモン
液でSiO2膜６を全面エツチングして、段差部側
面のSiO2膜が他の部分より約20倍エツチング速
度が大きいため、ｆに示すようにSiO2膜がフイ
ールド領域の凹部と素子形成領域として完全に分
離され、凹部周辺にＶ字形の溝７が形成される。
その後、例えば硫酸と過酸化水素の混液によりウ
エハを処理して、Al膜３およびレジスト膜４を
除去する。この時、Al膜上のSiO2膜６が同時に
除去され、結局、同図ｇに示すように凹部に
SiO2膜６が埋め込まれた形となる。次に同図ｈ
に示すように、第２の絶縁膜として、例えば、
CVD SiO2膜８を、約1.0μmを堆積して、Ｖ字溝
７を完全に埋め込み、その上にさらに、例えば、
流動性のレジスト膜９を塗布して表面を平坦化す
る。その後、全面を例えば、反応性イオンエツチ
ングでエツチングする。この時、反応性イオンエ
ツチング条件と、レジスト膜９の熱処理時間を適
当に選び、レジスト膜９とSiO2膜８のエツチン
グ速度をほぼ同程度に選ぶ。この様な条件で、レ
ジスト膜９及びSiO2膜８を、素子形成領域上の
半導体基板１が露出するまでエツチングすると、
同図ｉに示すようにフイールド部に完全にSiO2
膜８，６が平坦な構造で埋め込まれ、形成され
る。次に、同図ｊに示すように、例えばウエツト
酸化雰囲気で、1000℃、約30分間酸化し、露出し
ている基子形成領域基板の周辺の角部１０を丸く
する。この時酸化法として、他の方法、例えば減
圧酸化法等の低温酸化法を用いてもよい。そし
て、形成された酸化膜１１を例えば弗化アンモン
液で除去し、素子形成領域半導体基板１を再度露
出する、同図ｋ。この後は図示していないが通常
の素子形成工程によりMOS半導体装置を形成す
る。
なお本実施例ではAl膜（図１中３）を用いた
が例えば0.5μm程度のリン硅化ガラス（PSG）膜
を用いてもよく、また最初からAl、PSG等を用
いず、レジスト膜４のみを利用してもよい。ま
た、実施例では、Ｖ字溝７にSiO2膜を埋め込む
方法をとつたが第２絶縁膜として、SiO2膜と
CVD Si3N4膜の積層膜を用いて、Ｖ字溝を埋め
込んでもよい。即ち、約1μmのCVD SiO2膜を均
一に堆積して、Ｖ字溝を埋め、次にプラズマ
CVD法により、あるいは通常のCVD法により約
1μmのSi3N4膜を堆積する。その後、CF4とH2ガ
スを用いた反応性イオンエツチングでSi3N4膜の
エツチングを行う。ここで、エツチングの混合ガ
スにおいてH2の量を多くすると、Si3N4膜の凹部
でのエツチング速度に対する平坦部でのエツチン
グ速度が十分大きくなるためSi3N4膜の表面は平
坦化される。その後、Si3N4膜とSiO2膜のエツチ
ング速度が等しいような、エツチング条件で均一
にエツチングするとフイールド領域に均一かつ平
坦にSiO2膜を埋め込むことが出来る。また、露
出した、半導体基板の角部１０を丸くする方法と
して、実施例では、酸化法を述べたが例えば弗硝
酸系あるいはアルカリ系の溶液による方法を用い
てもよい。
が例えば0.5μm程度のリン硅化ガラス（PSG）膜
を用いてもよく、また最初からAl、PSG等を用
いず、レジスト膜４のみを利用してもよい。ま
た、実施例では、Ｖ字溝７にSiO2膜を埋め込む
方法をとつたが第２絶縁膜として、SiO2膜と
CVD Si3N4膜の積層膜を用いて、Ｖ字溝を埋め
込んでもよい。即ち、約1μmのCVD SiO2膜を均
一に堆積して、Ｖ字溝を埋め、次にプラズマ
CVD法により、あるいは通常のCVD法により約
1μmのSi3N4膜を堆積する。その後、CF4とH2ガ
スを用いた反応性イオンエツチングでSi3N4膜の
エツチングを行う。ここで、エツチングの混合ガ
スにおいてH2の量を多くすると、Si3N4膜の凹部
でのエツチング速度に対する平坦部でのエツチン
グ速度が十分大きくなるためSi3N4膜の表面は平
坦化される。その後、Si3N4膜とSiO2膜のエツチ
ング速度が等しいような、エツチング条件で均一
にエツチングするとフイールド領域に均一かつ平
坦にSiO2膜を埋め込むことが出来る。また、露
出した、半導体基板の角部１０を丸くする方法と
して、実施例では、酸化法を述べたが例えば弗硝
酸系あるいはアルカリ系の溶液による方法を用い
てもよい。
本実施例によれば、従来の選択酸化法でみられ
た、長時間熱処理工程によるフイールド領域の
不純物の再分布によるしみ出しがなくなり、段
差が0.1μm以下に抑えられることから段差部での
金属配線が薄くなつたり、切断されたりする現象
がなくなり、シリコン基板へのストレスがなく
なり、そして、平坦化され、露出した半導体基板
表面でのエツヂにおける電界集中による耐圧不良
が改善された。第２図に、角部をエツチングしな
い場合とエツチングし除去した場合を比較した結
果を示す。
た、長時間熱処理工程によるフイールド領域の
不純物の再分布によるしみ出しがなくなり、段
差が0.1μm以下に抑えられることから段差部での
金属配線が薄くなつたり、切断されたりする現象
がなくなり、シリコン基板へのストレスがなく
なり、そして、平坦化され、露出した半導体基板
表面でのエツヂにおける電界集中による耐圧不良
が改善された。第２図に、角部をエツチングしな
い場合とエツチングし除去した場合を比較した結
果を示す。
この様に、本発明の特徴は、凹部の断面形状に
おいて、その幅が深さの２倍より小さい場合には
比較的に容易に、完全に埋め込むことが出来るが
幅が広い場合には、あらかじめ凹部に絶縁物を埋
め、その周辺に出来た略Ｖ字型の溝を再度第２の
絶縁膜で埋め込み、フイールド絶縁膜面と、素子
形成領域表面を一致させ平坦化すること、さら
に、素子形成領域の基板表面を軽く除去して、高
信頼性の半導体装置を製造することにある。
おいて、その幅が深さの２倍より小さい場合には
比較的に容易に、完全に埋め込むことが出来るが
幅が広い場合には、あらかじめ凹部に絶縁物を埋
め、その周辺に出来た略Ｖ字型の溝を再度第２の
絶縁膜で埋め込み、フイールド絶縁膜面と、素子
形成領域表面を一致させ平坦化すること、さら
に、素子形成領域の基板表面を軽く除去して、高
信頼性の半導体装置を製造することにある。
なお、この発明はMOS型半導体装置に限らず、
バイポーラ型半導体装置での素子間分離において
も適用できる。
バイポーラ型半導体装置での素子間分離において
も適用できる。
第１図ａ〜ｋは、本発明の実施例の製造工程を
示す断面図、第２図は、耐圧改善を示す度数分布
図である。 図に於いて、１…シリコン基板、２…熱酸化
膜、３…Al膜、４…レジスト膜、５…反転防止
層、６…CVD SiO2膜（第１絶縁膜）、７…略Ｖ
字溝、８…CVD SiO2膜（第２絶縁膜）、９…レ
ジスト膜、１０…露出したシリコン基板の角部、
１１…酸化膜。
示す断面図、第２図は、耐圧改善を示す度数分布
図である。 図に於いて、１…シリコン基板、２…熱酸化
膜、３…Al膜、４…レジスト膜、５…反転防止
層、６…CVD SiO2膜（第１絶縁膜）、７…略Ｖ
字溝、８…CVD SiO2膜（第２絶縁膜）、９…レ
ジスト膜、１０…露出したシリコン基板の角部、
１１…酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板のフイールド領域をエツチングす
る工程と、このエツチングされた領域にフイール
ド反転防止用イオン注入層を設ける工程及び絶縁
膜を埋め込む工程と、フイールド領域と異なる素
子形成領域の半導体表面と埋め込まれた前記絶縁
膜面が同一平面上になる様に、平坦化する工程
と、この後、前記素子形成領域の半導体表面を酸
化性雰囲気中で熱酸化することにより、該半導体
表面の角部を丸める工程と、前記熱酸化により形
成された前記素子形成領域上の酸化膜を除去し、
前記半導体表面を露出した後、前記素子形成領域
に所望の素子を形成する工程とを備えたことを特
徴とする半導体装置の製造方法。 ２ 前記半導体基板のフイールド領域をエツチン
グする工程は、半導体基板上に酸化膜、Al膜を
この順に形成し、その上にレジストパターンを形
成した後、このレジストパターンを用いて反応性
イオンエツチング法によりフイールド領域のシリ
コン基板をエツチングする工程であり、前記絶縁
膜を埋め込む工程は、全面にプラズマCVD酸化
膜を堆積し、前記プラズマCVD酸化膜の凹部に
おける側面が他の部分よりエツチング速度が早い
ことを利用して、該側面を弗化アンモン液により
選択的にエツチングし、硫酸と過酸化水素水混合
液で前記Al膜及びレジストパターンを除去して、
フイールド領域にプラズマCVD酸化膜を残置さ
せる工程であり、前記平坦化する工程は、全面に
CVDSiO2膜を堆積し、その上にレジスト膜をコ
ートして、全面を反応性イオンエツチングでエツ
チングして表面が平坦になる様に素子形成領域の
基板表面を露出させる工程であることを特徴とす
る前記特許請求の範囲第１項記載の半導体装置の
製造方法。 ３ Al膜に代えてPSG膜を用い、弗化アンモン
液で凹部にプラズマCVD酸化膜を残置させる工
程から成る前記、特許請求の範囲第２項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9376381A JPS57210671A (en) | 1981-06-19 | 1981-06-19 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9376381A JPS57210671A (en) | 1981-06-19 | 1981-06-19 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57210671A JPS57210671A (en) | 1982-12-24 |
| JPH0370385B2 true JPH0370385B2 (ja) | 1991-11-07 |
Family
ID=14091464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9376381A Granted JPS57210671A (en) | 1981-06-19 | 1981-06-19 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57210671A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178773A (ja) * | 1983-03-30 | 1984-10-11 | Toshiba Corp | 半導体装置の製造方法 |
-
1981
- 1981-06-19 JP JP9376381A patent/JPS57210671A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57210671A (en) | 1982-12-24 |
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