JPH07106413A - 溝分離半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】結晶欠陥の低減が可能な溝分離半導体装置及び
その製造方法の提供。 【構成】第１発明の半導体装置では、溝の内壁面に被着
された絶縁膜を介して形成されたポリシリコン膜の完全
酸化によりシリコン酸化膜を形成した後、溝に充填材を
充填している。第２発明の半導体装置では、溝の内壁面
に直接に形成されたポリシリコン膜２１の一部又は完全
酸化によりシリコン酸化膜２２を形成した後、溝に充填
材２３を充填する。第３発明の半導体装置の製造方法
は、溝の内壁面に熱酸化膜及び窒化シリコン膜を介して
ポリシリコン膜を形成し、このポリシリコン膜を完全酸
化してシリコン酸化膜を形成し、溝にポリシリコンを充
填した後、フィールド酸化膜を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、溝分離半導体装置装置
の製造方法に関する。

【０００２】

【従来の技術】溝分離半導体装置の溝内への充填材の充
填技術において、最も一般的な方法は、溝の内壁面を酸
化してシリコン酸化膜を形成し、その後、残存する溝に
ポリシリコンまたはポリイミドなどの充填材を充填する
方法である。ＵＳＰ４６２１４１４号公報は、溝の内壁
面を覆って絶縁膜を形成し、それを覆ってポリシリコン
膜を形成し、このポリシリコン膜の表面部を酸化してシ
リコン酸化膜を形成し、その後、残存する溝にポリシリ
コンまたはポリイミドなどの充填材を充填す方法を開示
する。

【０００３】

【発明が解決しようとする課題】上記した溝分離半導体
装置において、以下の問題が明らかとなっている。まず
その第一は、溝形成において生じるダメージのために、
また半導体基板の溝に異なる物理特性を有する材料を埋
め込むために、半導体基板内の結晶欠陥が増大し、半導
体基板内の素子の特性を劣化させることである。

【０００４】次に、この種の装置では、溝埋めの後で、
半導体基板上のマスク層を除去して新しくフィールド酸
化膜を形成するが、このフィールド酸化膜を形成する際
に、溝の表面に露出するシリコン酸化膜を透過しての酸
素の侵入によりいわゆる縦型バーズビークが形成され、
それにより半導体基板にストレスが掛かって結晶欠陥が
増加することである。

【０００５】本発明は上記問題点に鑑みなされたもので
あり、結晶欠陥の低減が可能な溝分離半導体装置を提供
することを、その第１の目的としている。また本発明は
結晶欠陥の低減が可能な溝分離半導体装置の製造方法を
提供することを、その第２の目的としている。

【０００６】

【課題を解決するための手段】第１発明の半導体装置
は、半導体基板の主面上に掘られた溝と、前記溝の内壁
面に絶縁膜を介して配設されたポリシリコン膜を完全酸
化して形成されたシリコン酸化膜と、残存する前記溝に
充填された充填材とを備えることを特徴としている。

【０００７】第２発明の半導体装置は、半導体基板の主
面上に掘られた溝と、前記溝の内壁面に直接に配設され
たポリシリコン膜を一部又は全部酸化して形成されたシ
リコン酸化膜と、残存する前記溝に充填された充填材と
を備えることを特徴としている。

【０００８】第３発明の半導体装置の製造方法は、半導
体基板の主面上に掘られた溝の内壁面に熱酸化膜を形成
する工程と、前記熱酸化膜を覆って窒化シリコン膜を形
成する工程と、前記窒化シリコン膜を覆ってポリシリコ
ン膜を形成する工程と、前記ポリシリコン膜全部を酸化
してシリコン酸化膜を形成する工程と、残存する前記溝
にポリシリコンを充填してポリシリコン溝埋め領域を形
成するする工程と、前記半導体基板の所定の領域及び前
記ポリシリコン溝埋め領域の表面を酸化してフィールド
酸化膜を形成する工程と、を含むことを特徴としてい
る。

【０００９】第３発明の半導体装置の製造方法の好適な
態様において、前記ポリシリコン膜全部を酸化してシリ
コン酸化膜を形成する工程と、前記ポリシリコン溝埋め
領域を形成するする工程との間に、前記シリコン酸化膜
を覆って第２の窒化シリコン膜を形成する工程が挿入さ
れる。

【００１０】

【作用及び発明の効果】第１発明の半導体装置では、溝
の内壁面に被着された絶縁膜を介して形成されたポリシ
リコン膜の完全酸化により形成されたシリコン酸化膜
（以下、ポリシリコン膜の完全酸化により形成されたシ
リコン酸化膜をポリシリコン膜酸化シリコン酸化膜とも
いう）を形成した後、溝に充填材を充填している。

【００１１】すなわち、溝の内壁面を電気絶縁可能に覆
う電気絶縁層を、上記絶縁膜と介して形成されたポリシ
リコン膜の完全酸化により形成されたシリコン酸化膜と
ポリシリコン膜酸化シリコン酸化膜とで構成している。
このようにすれば、従来の溝の内壁面を酸化して形成し
たシリコン酸化膜だけで上記電気絶縁層を形成する場合
に比較してポリシリコン膜酸化シリコン酸化膜をよりポ
ーラスに形成することができ、半導体基板に与えるスト
レス（例えば熱膨張率の差による）を減少し、半導体基
板の結晶欠陥を低減することができる。

【００１２】また、絶縁膜は例えば熱酸化シリコン酸化
膜やＣＶＤ窒化シリコン膜などで形成できる、内壁面を
化学的又は電気的に絶縁するが、ポリシリコン膜酸化シ
リコン酸化膜を形成しているのでその分薄くすることが
でき、この絶縁膜により半導体基板に与えるストレスも
低減され、結晶欠陥も減少できる。なお、ＣＶＤシリコ
ン酸化膜も熱酸化シリコン酸化膜に比べてポーラスであ
り、半導体基板の結晶欠陥を低減できるが、シリコン酸
化膜のＣＶＤによる内壁面への堆積は格段に困難であ
り、膜厚制御も容易ではない。これに比較し、ポリシリ
コン膜のＣＶＤによる内壁面への堆積は容易であり、そ
の酸化により良好で膜厚のばらつきが小さいシリコン酸
化膜が得られる。

【００１３】第２発明の半導体装置では、溝の内壁面に
直接に形成されたポリシリコン膜の一部又は完全酸化に
よりポリシリコン膜酸化シリコン酸化膜を形成した後、
溝に充填材を充填している。このようにすれば、従来の
溝の内壁面を酸化して形成したシリコン酸化膜に比較し
て、ポリシリコン膜酸化シリコン酸化膜をよりポーラス
に形成することができ、半導体基板に与えるストレス
（例えば熱膨張率の差による）を減少し、半導体基板の
結晶欠陥を低減することができる。

【００１４】なお、ＣＶＤシリコン酸化膜も熱酸化シリ
コン酸化膜に比べてポーラスであり、半導体基板の結晶
欠陥を低減できるが、シリコン酸化膜のＣＶＤによる内
壁面への堆積は格段に困難であり、膜厚制御も容易では
ない。これに比較し、ポリシリコン膜のＣＶＤによる内
壁面への堆積は容易であり、その酸化により良好で膜厚
のばらつきが小さいシリコン酸化膜が得られる。

【００１５】また、一部酸化の場合には溝の内壁面に被
着されたポリシリコン膜が公知のゲッタリング効果を奏
するので、半導体基板内の結晶欠陥を低減することがで
きる。また、この相対的にポーラスなポリシリコン膜が
シリコン酸化膜と半導体基板との間の熱膨張率の差を緩
和するバッファ層として機能するのでより一層結晶欠陥
を低減することができる。更に、ポリシリコン膜をＣＶ
Ｄシリコン酸化膜で覆う場合に比較してポリシリコン膜
とその部分酸化シリコン酸化膜からなる２層構造はプロ
セスが格段に簡単となる。

【００１６】第３発明の半導体装置の製造方法は、溝の
内壁面に熱酸化膜及び窒化シリコン膜を介してポリシリ
コン膜を形成し、このポリシリコン膜を完全酸化してシ
リコン酸化膜を形成し、溝にポリシリコンを充填した
後、フィールド酸化膜を形成する。すなわち、第１発明
の膜構造において、内壁面を覆う絶縁膜を熱酸化膜及び
窒化シリコン膜で構成する。

【００１７】このようにすれば、溝表面に露出するシリ
コン酸化膜の上端部を透過してそれに隣接する半導体基
板が酸化されて縦型バーズビークが形成されることがな
く、それによるストレスが半導体基板に結晶欠陥を増加
させることが防止される。また、第１発明の作用効果の
項で説明したように、上記シリコン酸化膜は半導体基板
の酸化により形成されるものではないので結晶欠陥を低
減することができ、更にＣＶＤで形成されるものでもな
いので形成が簡単となり膜厚も一定化することができ
る。

【００１８】第３発明の半導体装置の製造方法の好適な
態様において、溝の内壁面に熱酸化膜及び第１窒化シリ
コン膜を介してポリシリコン膜酸化シリコン酸化膜を形
成し、更に第２窒化シリコン膜を形成した後、溝にポリ
シリコンを充填し、その後、フィールド酸化膜を形成す
る。このようにすれば、シリコン酸化膜とポリシリコン
溝埋め領域との界面またはシリコン酸化膜を透過して酸
素が内部に侵入して、シリコン酸化膜とポリシリコン溝
埋め領域との界面に縦型バーズビークが生じるのを防止
でき、それによる結晶欠陥の増大を防止することができ
る。

【００１９】更に、第１発明の作用効果の項で説明した
ように、上記シリコン酸化膜は半導体基板の酸化により
形成されるものではないので結晶欠陥を低減することが
でき、更にＣＶＤで形成されるものでもないので形成が
簡単となり膜厚も一定化することができる。

【００２０】

【実施例】（第１実施例）以下、第１、第２発明の一実
施例の製造プロセスを図１〜図６の工程図を参照して説
明する。Ｐ^- 型の第１の単結晶シリコン基板１の一方の
主面に鏡面研磨を施した後、熱酸化を施し所定の膜厚の
絶縁膜２を形成する。そして、この第１のシリコン基板
１表面の絶縁膜２側に、鏡面研磨された主面を有する第
２の単結晶シリコン基板３を十分に清浄な雰囲気下で密
着，加熱して、それぞれのシリコン基板１，３で絶縁膜
２を挟むように一体に接合する。これにより、第１のシ
リコン基板１上に絶縁膜２を介して第２のシリコン基板
３を接合して構成されたＳＯＩ基板が作製される。尚、
４は接合を施す前に第２のＮ^- 型シリコン基板３表面よ
りドーピングすることにより形成したＮ型の高濃度不純
物（Ｓｂ）層である。

【００２１】この後、第２のシリコン基板３側の表面に
フィールド酸化膜８を形成し、その上にＳｉ₃ Ｎ₄ 膜９
及びシリコン酸化膜１０を順次ＣＶＤ法により堆積し、
１０００℃のアニール処理を行ない、ＳｉＯ₂ 膜１０を
緻密化する。次に、図示しないレジストを堆積し、上記
フィールド酸化膜８の厚肉範囲において、公知のフォト
リングラフィ処理とエッチングガスとしてＣＦ₄ ，ＣＨ
Ｆ₃ 系ガスを用いたＲ．Ｉ．Ｅ処理により、ＳｉＯ₂ 膜
１０，Ｓｉ₃ Ｎ₄ 膜９およびフィールド酸化膜８にレジ
ストをマスクとした選択エッチングを行い、シリコン基
板３の表面に達する開口１１を形成する。

【００２２】次にレジスト剥離後、ＳｉＯ₂ 膜１０をマ
スクとしてエッチングガスとしてＨＢｒ系ガスを用いた
Ｒ．Ｉ．Ｅ処理により第２のシリコン基板３を選択的に
エッチングし、絶縁膜２に達する分離溝１２を形成する
（図１参照）この場合、ＳｉＯ₂ 膜１０とシリコン基板
３とのエッチング選択比により良好に分離溝１２が絶縁
膜２に達するように、前工程におけるＳｉＯ₂ 膜１０の
堆積厚さが決定されている。

【００２３】次に、分離溝１２の内壁面にＣ．Ｄ．Ｅ処
理を施す。このＣ．Ｄ．Ｅ処理は、ＲＦ放電型のプラズ
マエッチング装置を用い、例えば原料ガス：ＣＦ₄ ，Ｏ
₂ ，Ｎ₂ 、周波数：１３．５６ＭＨｚ、エッチング速
度：１５００Å／ｍｉｎ，プラズマからウエハまでの距
離：１００ｃｍの条件で行う。これにより、分離溝１２
の内壁面が約１５００Åエッチングされる。次に、Ｃ．
Ｄ．Ｅ処理した分離溝１２の内壁面をアニール処理す
る。このアニール処理は、例えば、Ｎ₂ 雰囲気下におい
て１０００℃の温度で３０分間加熱することにより行
う。

【００２４】なお、上記Ｃ．Ｄ．Ｅ処理は省略すること
もできる。次に、ドライエッチング又はフッ素溶液によ
るウエットエッチングによりシリコン酸化膜１０を除去
し、熱リン酸によりＳｉ₃ Ｎ₄ 膜９を除去した後、ポリ
シリコン膜２１をＬＰーＣＶＤ法により約３７００オン
グストローム厚さに堆積し（図２参照）、次に、異方向
性Ｒ．Ｉ．Ｅ処理により、溝１２の内壁面を覆うポリシ
リコン膜２１を残して溝底面及びシリコン酸化膜８上の
ポリシリコン膜２１を除去する（図３参照） 尚、ポリシリコン膜２１は、ノンドープの膜でもよいが
不純物が拡散された膜である方がより望ましい。

【００２５】次に、ポリシリコン膜２１の表面部を酸化
してシリコン酸化膜（ポリシリコン膜酸化シリコン酸化
膜）２２を形成する（図４参照）。次に、再度、ポリシ
リコンをＣＶＤ法で堆積し、エッチングバックして溝１
２内のポリシリコンを残して余分なポリシリコンをエッ
チングバックし、ポリシリコン溝埋め領域２３を形成す
る（図５参照）。

【００２６】次に、酸化を実施し、このポリシリコン溝
埋め領域２３の表面部をシリコン酸化膜２４に転換し、
これにより、溝埋めが完了する。その後、フィールド酸
化膜の所定領域を開口して必要な不純物ドーピングなど
を行い、素子を形成する。上記フィールド酸化膜８はＬ
ＯＣＯＳ法で形成することもでき、また、上記酸化膜８
をフィールド酸化膜とはせずに上記溝埋め完了後、上記
フィールド酸化膜を新たに形成することもできる。更
に、上記溝埋め工程の前に必要な不純物ドーピングを実
施することもできる。

【００２７】上記説明からわかるように、この溝埋めプ
ロセスは、何ら追加のレジストマスクを必要せず簡単で
ある。 （変形態様）図７に変形態様を示す。この態様では、溝
１２の底面にポリシリコン膜２１を一部残したものであ
る。

【００２８】またこの態様では、貼り合わせ基板ではな
い半導体基板３上に溝１２を形成している。実際には、
余分なポリシリコン膜２１を異方向性Ｒ．Ｉ．Ｅ処理し
て除去する際において、溝１２の底面のポリシリコン膜
１２はシリコン酸化膜８上のポリシリコン膜１２よりエ
ッチング速度が遅いので、その差を用いて溝１２の底面
にポリシリコン膜２１を一部残している。このようにす
れば、結晶欠陥ゲッタリング効果を向上することができ
る。ただ、この底面のポリシリコン膜２１を通じての電
流リークを防止する対策（例えば、好ましい種類の不純
物ドーピング）などを実施することが好ましい。

【００２９】（変形態様）実施例１の変形として（第１
発明の適用として）、溝１２の内壁面を覆うポリシリコ
ン膜２１を酸化する場合に、ポリシリコン膜２１を完全
に酸化することもできる。構造の理解は簡単であるので
この変形態様の図示は省略する。 （第２実施例）以下、第１、第３発明の一実施例の製造
プロセスを図８〜図２３の工程図を参照して説明する。

【００３０】Ｐ^- 型の第１の単結晶シリコン基板１の一
方の主面に鏡面研磨を施した後、熱酸化を施し所定の膜
厚の絶縁膜２を形成する。そして、この第１のシリコン
基板１表面の絶縁膜２側に、鏡面研磨された主面を有す
る第２の単結晶シリコン基板３を充分に清浄な雰囲気下
で密着、加熱して、それぞれのシリコン基板１、３で絶
縁膜２を挟むように一体に接合する。これにより、第１
のシリコン基板１上に絶縁膜２を介して第２のシリコン
基板３を接合して構成されたＳＯＩ基板が作製される
（図８参照）。なお、図８中、４は接合を施す前に第２
のＮ^- 型シリコン基板３表面よりドーピングすることに
より形成したＮ型の高濃度不純物（Ｓｂ）層である。

【００３１】そして、第２のシリコン基板３側の表面に
パッド酸化膜８ａを熱酸化にて形成し、さらにその表面
に第１の絶縁層としてのＳｉ₃ Ｎ₄ 膜９及び第２の絶縁
層としてのＳｉＯ₂ 膜１０を順次ＣＶＤ法により堆積さ
せ、１０００℃のアニール処理を行なって、ＳｉＯ₂ 膜
１０を緻密化する。続いて、図示しないレジストを堆積
し、公知のフォトリソグラフィ処理とエッチングガスと
してＣＦ₄ ，ＣＨＦ₃系ガスを用いたＲ．Ｉ．Ｅ処理を
施し、ＳｉＯ₂ 膜１０を表面に形成されたレジストをマ
スクとしと、ＳｉＯ₂ 膜１０，Ｓｉ₃ Ｎ₄ 膜９及びパッ
ド酸化膜８ａをシリコン基板３の表面に達するまで選択
的にエッチングして開口１１を形成する（図９参照）。
なお、図９はレジスト剥離後の状態を示している。

【００３２】次に、ＳｉＯ₂ 膜１０をマスクにしてエッ
チングガスとしてＨＢｒ系ガスを用いたＲ．Ｉ．Ｅ処理
により第２のシリコン基板３を選択的にエッチングし、
絶縁膜２まで達する分離溝（以下、溝ともいう）１２を
形成する（図１０参照）。この場合、ＳｉＯ₂ 膜１０と
シリコン基板３とのエッチング選択比により良好に分離
溝１２が絶縁膜２に達するように、前工程におけるＳｉ
Ｏ₂ 膜１０の堆積厚さが決定されている。

【００３３】次に、分離溝１２の内壁面にＣ．Ｄ．Ｅ処
理を施す。このＣ．Ｄ．Ｅ処理は、ＲＦ放電型のプラズ
マエッチング装置を用い、例えば原料ガス：ＣＦ₄ ，Ｏ
₂ ，Ｎ₂ 、周波数：１３．５６ＭＨｚ、エッチング速
度：１５００Å／ｍｉｎ，プラズマからウエハまでの距
離：１００ｃｍの条件で行う。これにより、分離溝１２
の内壁面が約１５００Åエッチングされる。次に、Ｃ．
Ｄ．Ｅ処理した分離溝１２の内壁面をアニール処理す
る。このアニール処理は、例えば、Ｎ₂ 雰囲気下におい
て１０００℃の温度で３０分間加熱することにより行
う。

【００３４】なお、このＣ．Ｄ．Ｅ処理は省略してもよ
い。次に、１０５０℃のウエット熱酸化により溝１２の
内壁面及び底面に約１０００オングストロームのシリコ
ン酸化膜１３を形成し、次に、プラズマＣＶＤ法により
約１５００オングストロームのＳｉ₃ Ｎ₄ 膜３２を堆積
する（図１１参照）。

【００３５】次に、ＬＰーＣＶＤ法により約３７００オ
ングストロームのポリシリコン膜３３を堆積し、異方向
性Ｒ．Ｉ．Ｅ処理により溝１２以外のポリシリコン膜３
３をエッチングバックする。なお、この時、溝１２の底
面のポリシリコン膜３３もある程度エッチングされる。
（図１２参照）。次に熱りん酸により露出するＳｉ₃ Ｎ
₄ 膜３２を除去し、ポリシリコン膜３３を酸化して完全
にシリコン酸化膜３３ａに変換し（図１３参照）、その
後、ＬＰーＣＶＤ法により厚くポリシリコン１４を堆積
して溝埋めをする（図１４参照）。

【００３６】以下、Ｓｉ₃ Ｎ₄ 膜（第１窒化シリコン
膜）３２とシリコン酸化膜３３ａとは図面の複雑化を回
避するために図示を省略する。次に、ドライエッチング
処理により、ＳｉＯ₂ 膜１０の上に堆積した余分な多結
晶シリコン１４をエッチングバック（１回目）する（図
１５参照）。この時、分離溝１２内に残る多結晶シリコ
ン１４の上端はＳｉ₃ Ｎ₄ 膜９より上部になるようエッ
チングをストップさせる。

【００３７】次に、フッ素溶液によるウェットエッチン
グ処理によりＳｉＯ₂ 膜１０をエッチング除去する（図
１６参照）。この時、Ｓｉ₃ Ｎ₄ 膜９と、このＳｉ₃ Ｎ
₄ 膜９より上部に上端がくるように残した多結晶シリコ
ン１４とがエッチングストッパとなり、パッド酸化膜８
ａ及び分離溝１２の内壁面に形成された絶縁膜１３はエ
ッチングされない。

【００３８】次に、トライエッチング処理により、分離
溝１２内に埋め込まれた多結晶シリコン１４のＳｉ₃ Ｎ
₄ 膜９より上に突出している部分をエッチングバック
（２回目）する（図１７参照）。この時、次工程で多結
晶シリコン１４の上側に後述する熱酸化膜１５を成長さ
せたときに、熱酸化膜１５と周囲のパッド酸化膜８ａと
が同一高さとなるように、多結晶シリコン１４の上端は
パッド酸化膜８ａの上端から０．３μｍ程度下側となる
よう制御するのが望ましい。

【００３９】次いで、分離溝１２内に埋め込まれた多結
晶シリコン１４の上部をＳｉ₃ Ｎ₄膜９により選択的に
熱酸化して酸化膜１５を成長させた後（図１８参照）、
Ｓｉ ₃ Ｎ₄ 膜９をエッチング除去する（図１９参照）。
図１９からも明らかなように、分離溝１２部分は段差が
形成されず、平坦な形状を有している。そして、公知の
フォトリングラフィ、不純物拡散工程により、Ｐウエル
領域５、Ｎウエル領域６、ディープＮ⁺ 領域７をＳＯＩ
層とされた第２のシリコン基板３側に形成する（図２０
参照）。

【００４０】この後、第２のシリコン基板３側の表面
に、フィールド酸化膜８をＬＯＣＯＳ（Local Oxidatio
n of Silicon）法により形成する（図２１参照）。な
お、ＬＯＣＯＳ法は、基板表面の所定部位に酸化抑制膜
としてのＳｉ₃ Ｎ₄ 膜を再び形成した後、該Ｓｉ₃ Ｎ₄
膜が形成されていない部位を熱酸化などにより酸化して
厚いフィールド酸化膜８を形成するもので、図２１はＬ
ＯＣＯＳ法による酸化後、Ｓｉ₃ Ｎ₄ 膜をＨ₃ ＰＯ₄ に
より除去した後の図である。

【００４１】次に、パッド酸化膜８ａ除去後、薄いゲ−
ト酸化膜を形成し、ＬＰーＣＶＤ処理、フォトリングラ
フィ及びエッチング処理を施すことにより多結晶シリコ
ン配線（ゲ−ト電極）１６を形成し、さらに選択ドーピ
ングによりＰ⁺ 拡散層１７、Ｎ⁺ 拡散層１８を形成する
（図２２参照）。この間、フィールド酸化膜８のエッチ
ング０．２μｍ程度であり、前記分離溝１２部分の平坦
性は損なわれることはない。

【００４２】続いてＰＳＧ，ＢＰＳＧ等の層間絶縁膜１
９を堆積し、必要な部分にコンタクトホールを形成し、
Ａｌ配線２０、プラズマＣＶＤによる窒化膜等よりなる
保護膜２１を形成して、ＣＭＯＳトランジスタ、バイポ
ーラトランジスタを複合化したＢｉーＣＭＯＳ半導体装
置が製造される（図２３参照）。 （第３実施例）以下、第１、第３発明の他実施例の製造
プロセスを図２４〜図２６の工程図を参照して説明す
る。

【００４３】この製造プロセスは、第２実施例の図１３
に示すポリシリコン膜３３を完全にシリコン酸化膜３３
ａに置換する工程の後に、プラズマＣＶＤ法により約１
５００オングストロームのＳｉ₃ Ｎ₄ 膜（第２窒化シリ
コン膜）３５を堆積し、その後、異方向性Ｒ．Ｉ．Ｅ処
理によりシリコン酸化膜１０の表面の不要な窒化シリコ
ン膜３５を除去し（図２４参照）、図１４と同様にポリ
シリコン１４を堆積して溝埋めする（図２５参照）。

【００４４】その後は、第２実施例の図１５以降と同じ
プロセスが実施され、結局、溝分離領域の表面部には図
２６に示すように、ポリシリコン溝埋め領域１４の表面
部にのみシリコン酸化膜１４ａが形成され、縦型バーズ
ビークはこれらＳｉ₃ Ｎ₄ 膜３２、３５の存在のために
形成されない。 （第４実施例）以上実施例１、２、３においては、シリ
コン基板３をエッチングして溝１２を形成した後、エッ
チングマスクとして用いたＳｉＯ₂ 膜１０をウエットエ
ッチングで除去したが、このエッチングをドライエッチ
ングで行ってもよい。以下、この方法を実施例１に適用
した場合の製造プロセスを説明する。

【００４５】Ｐ^- 型の第１の単結晶シリコン基板１の一
方の主面に鏡面研磨を施した後、熱酸化を施し所定の膜
厚の絶縁膜２を形成する。そして、この第１のシリコン
基板１表面の絶縁膜２側に、鏡面研磨された主面を有す
る第２の単結晶シリコン基板３を十分に清浄な雰囲気下
で密着，加熱して、それぞれのシリコン基板１，３で絶
縁膜２を挟むように一体に接合する。これにより、第１
のシリコン基板１上に絶縁膜２を介して第２のシリコン
基板３を接合して構成されたＳＯＩ基板が作製される。
尚、４は接合を施す前に第２のＮ^- 型シリコン基板３表
面よりドーピングすることにより形成したＮ型の高濃度
不純物（Ｓｂ）層である。

【００４６】この後、第２のシリコン基板３側の表面に
フィールド酸化膜８を形成し、その上にＳｉ₃ Ｎ₄ 膜９
及びシリコン酸化膜１０を順次ＣＶＤ法により堆積し、
１０００℃のアニール処理を行ない、ＳｉＯ₂ 膜１０を
緻密化する。次に、図示しないレジストを堆積し、上記
フィールド酸化膜８の厚肉範囲において、公知のフォト
リングラフィ処理とエッチングガスとしてＣＦ₄ ，ＣＨ
Ｆ₃ 系ガスを用いたＲ．Ｉ．Ｅ処理により、ＳｉＯ₂ 膜
１０，Ｓｉ₃ Ｎ₄ 膜９およびフィールド酸化膜８にレジ
ストをマスクとした選択エッチングを行い、シリコン基
板３の表面に達する開口１１を形成する。

【００４７】次にレジスト剥離後、ＳｉＯ₂ 膜１０をマ
スクとしてエッチングガスとしてＨＢｒ系ガスを用いた
Ｒ．Ｉ．Ｅ処理により第２のシリコン基板３を選択的に
エッチングし、絶縁膜２に達する分離溝１２を形成する
（図１参照）この場合、ＳｉＯ₂ 膜１０とシリコン基板
３とのエッチング選択比により良好に分離溝１２が絶縁
膜２に達するように、前工程におけるＳｉＯ₂ 膜１０の
堆積厚さが決定されている。

【００４８】次に、分離溝１２の内壁面にＣ．Ｄ．Ｅ処
理を施す。このＣ．Ｄ．Ｅ処理は、ＲＦ放電型のプラズ
マエッチング装置を用い、例えば原料ガス：ＣＦ₄ ，Ｏ
₂ ，Ｎ₂ 、周波数：１３．５６ＭＨｚ、エッチング速
度：１５００Å／ｍｉｎ，プラズマからウエハまでの距
離：１００ｃｍの条件で行う。これにより、分離溝１２
の内壁面が約１５００Åエッチングされる。次に、Ｃ．
Ｄ．Ｅ処理した分離溝１２の内壁面をアニール処理す
る。このアニール処理は、例えば、Ｎ₂ 雰囲気下におい
て１０００℃の温度で３０分間加熱することにより行
う。

【００４９】なお、上記Ｃ．Ｄ．Ｅ処理は省略すること
もできる。次に熱酸化により溝１２の内壁面に約３００
０オングストロームのシリコン酸化膜を形成した後、ポ
リシリコン膜２１をＬＰ−ＣＶＤ方により約３７００オ
ングストロームの厚さに堆積し、Ｎ型不純物であるリン
をポリシリコン膜２１中に拡散させる。

【００５０】次に、異方向性Ｒ．Ｉ．Ｅ処理により、溝
１２の内壁面を覆うポリシリコン膜２１を残して溝底面
及びシリコン酸化膜１０上のポリシリコン膜２１を除去
する。次に、ポリシリコン膜２１の表面部を酸化してシ
リコン酸化膜（ポリシリコン膜酸化シリコン酸化膜）２
２を形成する。

【００５１】次に、再度、ポリシリコンをＣＶＤ法で堆
積し、エッチングバックして溝１２内のポリシリコンを
残して余分なポリシリコンをエッチングバックし、ポリ
シリコン溝埋め領域２３を形成する。次に、酸化を実施
し、このポリシリコン溝埋め領域２３の表面部をシリコ
ン酸化膜２４に転換した後、Ｓｉ₃ Ｎ₄ 膜９上のＳｉＯ
₂ 膜１０およびポリシリコン膜を酸化したシリコン酸化
膜２４を同時にドライエッチングにて除去し、Ｓｉ₃Ｎ
₄ 膜９を熱リン酸により除去する。

【００５２】その後、フィールド酸化膜の所定領域を開
口して必要な不純物ドーピングなどを行い、素子を形成
する。

【図面の簡単な説明】

【図１】第１実施例の製造プロセスを説明する断面図で
ある。

【図２】第１実施例の製造プロセスを説明する断面図で
ある。

【図３】第１実施例の製造プロセスを説明する断面図で
ある。

【図４】第１実施例の製造プロセスを説明する断面図で
ある。

【図５】第１実施例の製造プロセスを説明する断面図で
ある。

【図６】第１実施例の製造プロセスを説明する断面図で
ある。

【図７】第１実施例の変形態様を示す断面図である。

【図８】第２実施例の製造プロセスを説明する断面図で
ある。

【図９】第２実施例の製造プロセスを説明する断面図で
ある。

【図１０】第２実施例の製造プロセスを説明する断面図
である。

【図１１】第２実施例の製造プロセスを説明する断面図
である。

【図１２】第２実施例の製造プロセスを説明する断面図
である。

【図１３】第２実施例の製造プロセスを説明する断面図
である。

【図１４】第２実施例の製造プロセスを説明する断面図
である。

【図１５】第２実施例の製造プロセスを説明する断面図
である。

【図１６】第２実施例の製造プロセスを説明する断面図
である。

【図１７】第２実施例の製造プロセスを説明する断面図
である。

【図１８】第２実施例の製造プロセスを説明する断面図
である。

【図１９】第２実施例の製造プロセスを説明する断面図
である。

【図２０】第２実施例の製造プロセスを説明する断面図
である。

【図２１】第２実施例の製造プロセスを説明する断面図
である。

【図２２】第２実施例の製造プロセスを説明する断面図
である。

【図２３】第２実施例の製造プロセスを説明する断面図
である。

【図２４】第３実施例の製造プロセスを説明する断面図
である。

【図２５】第３実施例の製造プロセスを説明する断面図
である。

【図２６】第３実施例の製造プロセスを説明する断面図
である。

【符号の説明】

３は第２のシリコン基板（半導体基板）、４は高濃度不
純物層（半導体基板）、１２は分離溝（溝）、２１はポ
リシリコン膜、２２はシリコン酸化膜、２３はポリシリ
コン（充填材）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉坂 貴是 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (72)発明者 北村 康宏 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体基板の主面上に掘られた溝と、 前記溝の内壁面に絶縁膜を介して配設されたポリシリコ
   ン膜を完全酸化して形成されたシリコン酸化膜と、 残存する前記溝に充填された充填材とを備えることを特
   徴とする溝分離半導体装置。
2. 【請求項２】半導体基板の主面上に掘られた溝と、 前記溝の内壁面に直接に配設されたポリシリコン膜を一
   部又は全部酸化して形成されたシリコン酸化膜と、 残存する前記溝に充填された充填材とを備えることを特
   徴とする溝分離半導体装置。
3. 【請求項３】半導体基板の主面上に掘られた溝の内壁面
   に熱酸化膜を形成する工程と、 前記熱酸化膜を覆って窒化シリコン膜を形成する工程
   と、 前記窒化シリコン膜を覆ってポリシリコン膜を形成する
   工程と、 前記ポリシリコン膜全部を酸化してシリコン酸化膜を形
   成する工程と、 残存する前記溝にポリシリコンを充填してポリシリコン
   溝埋め領域を形成するする工程と、 前記半導体基板の所定の領域及び前記ポリシリコン溝埋
   め領域の表面を酸化してフィールド酸化膜を形成する工
   程と、 を含むことを特徴とする溝分離半導体装置の製造方法。
4. 【請求項４】前記ポリシリコン膜全部を酸化してシリコ
   ン酸化膜を形成する工程と、前記ポリシリコン溝埋め領
   域を形成するする工程との間に、前記シリコン酸化膜を
   覆って第２の窒化シリコン膜を形成する工程を含む請求
   項３記載の溝分離半導体装置の製造方法。