JP2822656B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置およびその製造方法に関するもの
であり、例えば１つの基板上に複数の素子が形成され、
各素子間が絶縁分離された半導体装置およびその製造方
法に関するものである。
であり、例えば１つの基板上に複数の素子が形成され、
各素子間が絶縁分離された半導体装置およびその製造方
法に関するものである。
従来、１つの基板上に複数の半導体素子が形成され、
各半導体素子間が絶縁分離された半導体装置として、本
件出願人は先に特願平１−265453号に示すものを出願し
ている。
各半導体素子間が絶縁分離された半導体装置として、本
件出願人は先に特願平１−265453号に示すものを出願し
ている。
この半導体装置は、基板上に形成された隣合う半導体
素子から生じるノイズを防止すべく考案された装置であ
り、SOI（シリコン オン インシュレータ;Silicon On
Insulator）型デバイスより成る半導体素子が形成され
た素子形成領域を囲むようにして導電層が形成され、さ
らにこの導電層の周囲に対して絶縁膜であるSiO2膜を形
成して、上記導電層を電気シールド層として利用してい
る。
素子から生じるノイズを防止すべく考案された装置であ
り、SOI（シリコン オン インシュレータ;Silicon On
Insulator）型デバイスより成る半導体素子が形成され
た素子形成領域を囲むようにして導電層が形成され、さ
らにこの導電層の周囲に対して絶縁膜であるSiO2膜を形
成して、上記導電層を電気シールド層として利用してい
る。
ところが上述した特願平１−265453号に示すもので
は、SiO2膜がSOI層の下層に形成されているため、SOI層
内部に熱膨張係数差に起因する歪みが発生した時、薄膜
化が進む近年においては、その歪みに伴って結晶欠陥が
生じてしまうことが判明した。
は、SiO2膜がSOI層の下層に形成されているため、SOI層
内部に熱膨張係数差に起因する歪みが発生した時、薄膜
化が進む近年においては、その歪みに伴って結晶欠陥が
生じてしまうことが判明した。
この問題を解決する１つの手段として、多層配線技術
で用いられる技術的手段である。これは、第ｎ層と第ｎ
＋１層とを絶縁するために形成された層間絶縁膜（SiO2
膜）が及ぼす引張り応力に対して、この層間絶縁膜上も
しくは層間絶縁膜下にSi3N4膜を形成して圧縮応力を及
ぼすことにより、応力の緩和を計ろうとするものであ
る。
で用いられる技術的手段である。これは、第ｎ層と第ｎ
＋１層とを絶縁するために形成された層間絶縁膜（SiO2
膜）が及ぼす引張り応力に対して、この層間絶縁膜上も
しくは層間絶縁膜下にSi3N4膜を形成して圧縮応力を及
ぼすことにより、応力の緩和を計ろうとするものであ
る。
ところがこの技術的手段を上記問題解決のために用い
ようとすると、Si3N4膜がSiO2膜上に形成された場合に
は、素子形成領域とSi3N4膜とが直接接触して形成され
るために、Si3N4膜の圧縮応力が素子形成領域に働いて
しまい、素子形成領域内に結晶欠陥が生じてしまうこと
が判明した。
ようとすると、Si3N4膜がSiO2膜上に形成された場合に
は、素子形成領域とSi3N4膜とが直接接触して形成され
るために、Si3N4膜の圧縮応力が素子形成領域に働いて
しまい、素子形成領域内に結晶欠陥が生じてしまうこと
が判明した。
そこで本発明は上記問題点に鑑みてなされたものであ
り、素子形成領域内に結晶欠陥を生じることなく、半導
体素子の電気的特性の安定化を実現することができる半
導体装置およびその製造方法を提供することを目的とす
るものである。
り、素子形成領域内に結晶欠陥を生じることなく、半導
体素子の電気的特性の安定化を実現することができる半
導体装置およびその製造方法を提供することを目的とす
るものである。
そのため請求項１による本発明においては、 絶縁膜により囲まれた所定領域に半導体素子が形成さ
れた半導体装置において、 前記絶縁膜を囲むようにして配置された電気シールド
層と、 少なくとも前記所定領域の下方において前記絶縁膜と
前記電気シールド層との間に配置され、前記絶縁膜の応
力を緩和する応力緩和膜と を備えることを特徴とする半導体装置を採用してい
る。
れた半導体装置において、 前記絶縁膜を囲むようにして配置された電気シールド
層と、 少なくとも前記所定領域の下方において前記絶縁膜と
前記電気シールド層との間に配置され、前記絶縁膜の応
力を緩和する応力緩和膜と を備えることを特徴とする半導体装置を採用してい
る。
より具体的には、請求項２による発明の如く、 基板と、 前記基板上に配置された多結晶膜と、 少なくとも前記多結晶膜上に配置されると共に、その
所定領域には半導体素子が形成される素子形成層と、 この素子形成層の主表面より前記多結晶膜に達するよ
うに配置され、前記多結晶膜とにより前記所定領域を囲
む多結晶層と、 この多結晶層が配置された領域以外の前記多結晶膜上
に配置された応力緩和膜と、 前記多結晶層により囲まれた前記所定領域内において
前記応力緩和膜および前記多結晶層に沿って配置された
絶縁膜と、 前記多結晶膜および前記多結晶層に電位を与えて電気
シールド層を形成する電極と を備えることを特徴とする半導体装置が採用される。
所定領域には半導体素子が形成される素子形成層と、 この素子形成層の主表面より前記多結晶膜に達するよ
うに配置され、前記多結晶膜とにより前記所定領域を囲
む多結晶層と、 この多結晶層が配置された領域以外の前記多結晶膜上
に配置された応力緩和膜と、 前記多結晶層により囲まれた前記所定領域内において
前記応力緩和膜および前記多結晶層に沿って配置された
絶縁膜と、 前記多結晶膜および前記多結晶層に電位を与えて電気
シールド層を形成する電極と を備えることを特徴とする半導体装置が採用される。
また、請求項３に記載の発明においては、 少なくとも多結晶膜、窒化膜，絶縁膜，および素子形
成層が基板上に順次積層されたウェハを形成する第１工
程と、 前記素子形成層の主表面より前記窒化膜に達するま
で、所定部をエッチングにより除去してトレンチ部を形
成し、前記窒化膜を前記トレンチ部とによりその下部お
よび側部を囲まれた，前記素子形成層からなる素子形成
領域を形成する第２工程と、 熱酸化処理を行って、前記トレンチ部内に露出した前
記素子形成領域の側部に酸化膜を形成する第３工程と、 前記トレンチ部の下層に形成された前記多結晶膜に達
するまで、エッチングにより前記窒化膜を除去する第４
工程と、 この第４工程を経たトレンチ部に多結晶層を埋め込む
第５工程と、 前記絶縁膜および前記酸化膜により囲まれた前記素子
形成領域内に半導体素子を形成すると共に、前記多結晶
層の表面に電極部を形成する第６工程と を含むことを特徴とする半導体装置の製造方法を採用
している。
成層が基板上に順次積層されたウェハを形成する第１工
程と、 前記素子形成層の主表面より前記窒化膜に達するま
で、所定部をエッチングにより除去してトレンチ部を形
成し、前記窒化膜を前記トレンチ部とによりその下部お
よび側部を囲まれた，前記素子形成層からなる素子形成
領域を形成する第２工程と、 熱酸化処理を行って、前記トレンチ部内に露出した前
記素子形成領域の側部に酸化膜を形成する第３工程と、 前記トレンチ部の下層に形成された前記多結晶膜に達
するまで、エッチングにより前記窒化膜を除去する第４
工程と、 この第４工程を経たトレンチ部に多結晶層を埋め込む
第５工程と、 前記絶縁膜および前記酸化膜により囲まれた前記素子
形成領域内に半導体素子を形成すると共に、前記多結晶
層の表面に電極部を形成する第６工程と を含むことを特徴とする半導体装置の製造方法を採用
している。
さらに、請求項４の発明においては、 少なくともその所定部に第１の単結晶半導体領域を有
する基板と、 前記基板下に配置された電極層と、 前記基板の所定部上において前記第１の単結晶半導体
領域と接続して配置されると共に、パワーデバイスが形
成される第２の単結晶半導体領域と、 前記第２の単結晶半導体領域が配置された領域以外の
前記基板上に配置された第１の絶縁膜と、 前記第１の絶縁膜上に配置され、前記第２の単結晶半
導体層に近いその側面が酸化膜により覆われた多結晶膜
と、 前記多結晶膜上に配置されると共に、その所定領域に
は半導体素子が形成されている素子形成層と、 この素子形成層の主表面より前記多結晶膜に達すると
共に、前記多結晶膜とにより前記所定領域を囲むように
配置された多結晶層と、 この多結晶層が配置された領域以外の前記結晶膜上に
配置された応力緩和膜と、 この応力緩和膜および前記多結晶層により囲まれた領
域内において前記応力緩和膜および前記多結晶層に沿っ
て配置された第２の絶縁膜と、 前記多結晶膜および前記多結晶層に電位を与えて電気
シールド層を形成する電極部と を備えることを特徴とする半導体装置を採用してい
る。
する基板と、 前記基板下に配置された電極層と、 前記基板の所定部上において前記第１の単結晶半導体
領域と接続して配置されると共に、パワーデバイスが形
成される第２の単結晶半導体領域と、 前記第２の単結晶半導体領域が配置された領域以外の
前記基板上に配置された第１の絶縁膜と、 前記第１の絶縁膜上に配置され、前記第２の単結晶半
導体層に近いその側面が酸化膜により覆われた多結晶膜
と、 前記多結晶膜上に配置されると共に、その所定領域に
は半導体素子が形成されている素子形成層と、 この素子形成層の主表面より前記多結晶膜に達すると
共に、前記多結晶膜とにより前記所定領域を囲むように
配置された多結晶層と、 この多結晶層が配置された領域以外の前記結晶膜上に
配置された応力緩和膜と、 この応力緩和膜および前記多結晶層により囲まれた領
域内において前記応力緩和膜および前記多結晶層に沿っ
て配置された第２の絶縁膜と、 前記多結晶膜および前記多結晶層に電位を与えて電気
シールド層を形成する電極部と を備えることを特徴とする半導体装置を採用してい
る。
また、請求項５による発明においては、 少なくとも第１の絶縁膜，多結晶膜，窒化膜，第２の
絶縁膜，および素子形成層が単結晶半導体基板表面に順
次積層されたウェハを形成する第１工程と、 前記素子形成層の主表面より前記窒化膜に達するまで
所定部をエッチングにより除去して、前記素子形成層の
主表面から前記窒化膜に達すると共に前記素子形成層の
所定領域を囲むトレンチ部を形成すると同時に、パワー
デバイス形成領域において前記窒化膜をその内部に露出
する開口部を形成する第２工程と、 前記パワーデバイス形成領域における前記開口部内の
前記窒化膜および前記多結晶膜をエッチングし、その後
熱酸化処理を行って、前記トレンチ部内に露出した前記
素子形成層の前記所定領域の側部に第１の酸化膜を形成
すると共に、前記パワーデバイス形成領域における前記
開口部内に露出した前記多結晶膜の端面に第２の酸化膜
を形成する第３工程と、 前記トレンチ部の底部の前記窒化膜を除去して前記ト
レンチ部の内部に前記多結晶膜を露出させる第４工程
と、 前記多結晶膜の前記端面に形成した前記第２の酸化膜
を残したまま、前記パワーデバイス形成領域の前記開口
部内の前記第１の絶縁膜を除去して、前記開口部内に前
記単結晶半導体基板を露出させる第５工程と、 前記開口部内に露出した前記単結晶半導体基板上に単
結晶半導体層を成長させ、前記トレンチ部内に多結晶層
を形成する第６工程と、 前記第２の絶縁膜および前記第１の酸化膜により囲ま
れた前記所定領域内に半導体素子を形成し、前記パワー
デバイス形成領域にパワーデバイスを形成する第７工程
と を含むことを特徴とする半導体装置の製造方法を採用
するものである。
絶縁膜，および素子形成層が単結晶半導体基板表面に順
次積層されたウェハを形成する第１工程と、 前記素子形成層の主表面より前記窒化膜に達するまで
所定部をエッチングにより除去して、前記素子形成層の
主表面から前記窒化膜に達すると共に前記素子形成層の
所定領域を囲むトレンチ部を形成すると同時に、パワー
デバイス形成領域において前記窒化膜をその内部に露出
する開口部を形成する第２工程と、 前記パワーデバイス形成領域における前記開口部内の
前記窒化膜および前記多結晶膜をエッチングし、その後
熱酸化処理を行って、前記トレンチ部内に露出した前記
素子形成層の前記所定領域の側部に第１の酸化膜を形成
すると共に、前記パワーデバイス形成領域における前記
開口部内に露出した前記多結晶膜の端面に第２の酸化膜
を形成する第３工程と、 前記トレンチ部の底部の前記窒化膜を除去して前記ト
レンチ部の内部に前記多結晶膜を露出させる第４工程
と、 前記多結晶膜の前記端面に形成した前記第２の酸化膜
を残したまま、前記パワーデバイス形成領域の前記開口
部内の前記第１の絶縁膜を除去して、前記開口部内に前
記単結晶半導体基板を露出させる第５工程と、 前記開口部内に露出した前記単結晶半導体基板上に単
結晶半導体層を成長させ、前記トレンチ部内に多結晶層
を形成する第６工程と、 前記第２の絶縁膜および前記第１の酸化膜により囲ま
れた前記所定領域内に半導体素子を形成し、前記パワー
デバイス形成領域にパワーデバイスを形成する第７工程
と を含むことを特徴とする半導体装置の製造方法を採用
するものである。
上記構成により、請求項１による発明においては、電
気シールド層は所定領域を囲んで形成された絶縁膜を囲
むようにして形成されている。
気シールド層は所定領域を囲んで形成された絶縁膜を囲
むようにして形成されている。
故に、半導体素子が形成される所定領域の周囲を絶縁
膜および電気シールド層で囲んでいるので、他の領域に
対して電気的に分離させることができる。そして、所定
領域の下層に形成された絶縁膜と前記電気シールド層と
の間に応力緩和膜が配置されており、該応力緩和膜によ
り絶縁膜の応力，例えば所定領域との熱膨張係数差に起
因した応力が緩和される。
膜および電気シールド層で囲んでいるので、他の領域に
対して電気的に分離させることができる。そして、所定
領域の下層に形成された絶縁膜と前記電気シールド層と
の間に応力緩和膜が配置されており、該応力緩和膜によ
り絶縁膜の応力，例えば所定領域との熱膨張係数差に起
因した応力が緩和される。
また請求項２による発明においては、多結晶膜が素子
形成層の下方に配置されるとともに、多結晶層が素子形
成層の主表面より多結晶膜に達するように配置され、こ
れにより素子形成層の半導体素子が形成される所定領域
は多結晶膜および多結晶層により囲まれる。また、該所
定領域の少なくとも下方には応力緩和膜が多結晶膜上に
おいて配置されており、該所定領域はその底部および側
部を応力緩和膜および多結晶層に沿って配置された絶縁
膜により囲まれる。
形成層の下方に配置されるとともに、多結晶層が素子形
成層の主表面より多結晶膜に達するように配置され、こ
れにより素子形成層の半導体素子が形成される所定領域
は多結晶膜および多結晶層により囲まれる。また、該所
定領域の少なくとも下方には応力緩和膜が多結晶膜上に
おいて配置されており、該所定領域はその底部および側
部を応力緩和膜および多結晶層に沿って配置された絶縁
膜により囲まれる。
従って、所定領域を囲むように配置された多結晶膜お
よび多結晶層は電気シールド層として作用させることが
でき、該電気シールド層は所定領域との間に配置された
絶縁膜により該所定領域に対して電気的に分離させるこ
とができる。また、所定領域の下方には応力緩和膜が絶
縁膜と多結晶膜との間に配置されており、絶縁膜の及ぼ
す上述した応力作用は緩和される。
よび多結晶層は電気シールド層として作用させることが
でき、該電気シールド層は所定領域との間に配置された
絶縁膜により該所定領域に対して電気的に分離させるこ
とができる。また、所定領域の下方には応力緩和膜が絶
縁膜と多結晶膜との間に配置されており、絶縁膜の及ぼ
す上述した応力作用は緩和される。
また請求項３による本発明においては、請求項２の応
力緩和膜として窒化膜を採用した場合の好適な製造方法
を提供している。絶縁膜として通常よく利用される酸化
膜は引張り応力を発生する。この引張り応力が窒化膜の
圧縮応力にて緩和される。なお、窒化膜は、多結晶膜と
絶縁膜との間に配置され、素子形成領域に直接接触する
ことは防止されているため、窒化膜の圧縮応力に起因し
て素子形成領域内に結晶欠陥が発生することは防止され
る。
力緩和膜として窒化膜を採用した場合の好適な製造方法
を提供している。絶縁膜として通常よく利用される酸化
膜は引張り応力を発生する。この引張り応力が窒化膜の
圧縮応力にて緩和される。なお、窒化膜は、多結晶膜と
絶縁膜との間に配置され、素子形成領域に直接接触する
ことは防止されているため、窒化膜の圧縮応力に起因し
て素子形成領域内に結晶欠陥が発生することは防止され
る。
請求項３の製造工程において注目すべき点は、応力緩
和膜として窒化膜を採用した点と、第２工程でトレンチ
部分を形成する際にトレンチ底部に該達化膜を残した点
にある。これにより、第３工程の熱酸化処理によってト
レンチ部内に露出した素子形成領域の側部に酸化膜を形
成する際に、トレンチ部内に多結晶膜が露出するのは窒
化膜の存在により防止され、該多結晶膜が酸化されてし
まうことはない。従って、第５工程においてトレンチ部
を多結晶層にて埋め込んだ際に、多結晶膜と多結晶層と
の電気的接続が阻害されることは防止できる。
和膜として窒化膜を採用した点と、第２工程でトレンチ
部分を形成する際にトレンチ底部に該達化膜を残した点
にある。これにより、第３工程の熱酸化処理によってト
レンチ部内に露出した素子形成領域の側部に酸化膜を形
成する際に、トレンチ部内に多結晶膜が露出するのは窒
化膜の存在により防止され、該多結晶膜が酸化されてし
まうことはない。従って、第５工程においてトレンチ部
を多結晶層にて埋め込んだ際に、多結晶膜と多結晶層と
の電気的接続が阻害されることは防止できる。
また請求項４による本発明は、同一基板にパワーデバ
イスと該パワーデバイスから電気的に分離された半導体
素子とが集積化された半導体装置を提供している。すな
わち、半導体素子が形成されている所定領域は、第２の
絶縁膜により囲まれることで同一基板内の他の領域，即
ち第２の単結晶半導体領域および基板から電気的に分離
されており、さらに多結晶膜および多結晶層により囲ま
れる。この多結晶膜および多結晶層は電気シールド層と
して作用させることができ、該電気的シールド層は所定
領域との間に配置された第２の絶縁膜により該所定領域
に対して電気的に分離させることができる。また、該所
定領域の少なくとも下方には応力緩和膜が第２の絶縁膜
と多結晶膜との間に配置されており、第２の絶縁膜の及
ぼす上述した応力作用は緩和される。また電気シールド
層としての多結晶膜の下部には第１の絶縁膜が配され、
かつ、パワーデバイス形成領域，即ち第２の単結晶半導
体層に近い多結晶膜の側面には酸化膜が配置されている
ため、電気シールド層は第２の単結晶半導体層および基
板に対して電気的に分離され、電気シールド層の電位が
パワーデバイス形成領域に電位に影響を及ぼすことは防
止されている。
イスと該パワーデバイスから電気的に分離された半導体
素子とが集積化された半導体装置を提供している。すな
わち、半導体素子が形成されている所定領域は、第２の
絶縁膜により囲まれることで同一基板内の他の領域，即
ち第２の単結晶半導体領域および基板から電気的に分離
されており、さらに多結晶膜および多結晶層により囲ま
れる。この多結晶膜および多結晶層は電気シールド層と
して作用させることができ、該電気的シールド層は所定
領域との間に配置された第２の絶縁膜により該所定領域
に対して電気的に分離させることができる。また、該所
定領域の少なくとも下方には応力緩和膜が第２の絶縁膜
と多結晶膜との間に配置されており、第２の絶縁膜の及
ぼす上述した応力作用は緩和される。また電気シールド
層としての多結晶膜の下部には第１の絶縁膜が配され、
かつ、パワーデバイス形成領域，即ち第２の単結晶半導
体層に近い多結晶膜の側面には酸化膜が配置されている
ため、電気シールド層は第２の単結晶半導体層および基
板に対して電気的に分離され、電気シールド層の電位が
パワーデバイス形成領域に電位に影響を及ぼすことは防
止されている。
また請求項５による本発明においては、請求項４の応
力緩和膜として窒化膜を採用した場合の好適な製造方法
を提供している。上述のように絶縁膜として通常よく利
用される酸化膜は引張り応力を発生する。この引張り応
力が窒化膜の圧縮応力にて緩和される。なお、窒化膜
は、多結晶膜と第２の絶縁膜との間に配置され、素子形
成領域内に接触することは防止されているため、窒化膜
の圧縮応力に起因して素子形成領域内に結晶欠陥が発生
することは防止される。
力緩和膜として窒化膜を採用した場合の好適な製造方法
を提供している。上述のように絶縁膜として通常よく利
用される酸化膜は引張り応力を発生する。この引張り応
力が窒化膜の圧縮応力にて緩和される。なお、窒化膜
は、多結晶膜と第２の絶縁膜との間に配置され、素子形
成領域内に接触することは防止されているため、窒化膜
の圧縮応力に起因して素子形成領域内に結晶欠陥が発生
することは防止される。
請求項５の製造工程において注目すべき点は、応力緩
和膜として窒化膜を採用した点と、第２工程でトレンチ
部を形成する際にパワーデバイス形成領域に同時に開口
部を形成するとともに、トレンチ底部に該窒化膜を残し
た点、および第３工程の熱酸化処理前にパワーデバイス
形成領域の開口部内の窒化膜，多結晶膜をエッチングし
た点にある。これにより、第３工程の熱酸化処理によっ
て、トレンチ部内に露出した素子形成領域の側部に第１
の酸化膜を形成すると同時に、パワーデバイス形成領域
の開口部内に露出した多結晶膜の端面に第２の酸化膜を
被着させることができる。また、その際に、トレンチ部
内においては多結晶膜が露出するのは窒化膜の存在によ
り防止されており、トレンチ部において該多結晶膜が酸
化されてしまうことはない。従って、第６工程において
トレンチ部内に多結晶層を形成した際に、多結晶膜と多
結晶層との電気的接続が阻害されることは防止できる。
和膜として窒化膜を採用した点と、第２工程でトレンチ
部を形成する際にパワーデバイス形成領域に同時に開口
部を形成するとともに、トレンチ底部に該窒化膜を残し
た点、および第３工程の熱酸化処理前にパワーデバイス
形成領域の開口部内の窒化膜，多結晶膜をエッチングし
た点にある。これにより、第３工程の熱酸化処理によっ
て、トレンチ部内に露出した素子形成領域の側部に第１
の酸化膜を形成すると同時に、パワーデバイス形成領域
の開口部内に露出した多結晶膜の端面に第２の酸化膜を
被着させることができる。また、その際に、トレンチ部
内においては多結晶膜が露出するのは窒化膜の存在によ
り防止されており、トレンチ部において該多結晶膜が酸
化されてしまうことはない。従って、第６工程において
トレンチ部内に多結晶層を形成した際に、多結晶膜と多
結晶層との電気的接続が阻害されることは防止できる。
以上述べたように、各請求項記載の発明においては、
半導体素子が形成される所定領域は同一基板の他の領
域，例えばパワーデバイス形成領域あるいは基板から絶
縁分離されるとともに、電気シールド層により電気的影
響から分離されているため、半導体素子の電気的特性の
安定化を実現できるという優れた効果がある。また応力
緩和膜を配置して絶縁膜の及ぼす応力を緩和するように
しているため、電気シールド層を配置したことに起因し
た不具合，即ち絶縁膜の応力作用により素子形成領域に
結晶欠陥が発生することは抑制することができるという
優れた効果がある。
半導体素子が形成される所定領域は同一基板の他の領
域，例えばパワーデバイス形成領域あるいは基板から絶
縁分離されるとともに、電気シールド層により電気的影
響から分離されているため、半導体素子の電気的特性の
安定化を実現できるという優れた効果がある。また応力
緩和膜を配置して絶縁膜の及ぼす応力を緩和するように
しているため、電気シールド層を配置したことに起因し
た不具合，即ち絶縁膜の応力作用により素子形成領域に
結晶欠陥が発生することは抑制することができるという
優れた効果がある。
このように本発明によれば、素子形成領域内に結晶欠
陥を生じることなく、半導体素子の電気的特性の安定化
を実現することのできる半導体装置およびその好適な製
造方法を提供することができるという優れた効果があ
る。
陥を生じることなく、半導体素子の電気的特性の安定化
を実現することのできる半導体装置およびその好適な製
造方法を提供することができるという優れた効果があ
る。
以下、本発明を図に示す実施例に基づいて説明する。
（第１実施例） まず、第１実施例について説明する。
第１図は、本発明の第１実施例である半導体装置を示
す断面図である。
す断面図である。
第１図において、Si基板６上にはSiO2膜７が形成さ
れ、さらにその膜上には多結晶膜であるpoly−Si膜５が
形成されている。
れ、さらにその膜上には多結晶膜であるpoly−Si膜５が
形成されている。
また、poly−Si膜５上の所定部分には、多結晶層に相
当するpoly−Si層10が形成され、その他の部分には熱膨
張緩和膜に相当するSi3N4膜４が形成されている。
当するpoly−Si層10が形成され、その他の部分には熱膨
張緩和膜に相当するSi3N4膜４が形成されている。
このSi3N4膜４上にはSiO2膜３が形成され、その膜上
には、素子形成層に相当するN+エピタキシャル層２およ
びN-型Si基板１が順次積層されている。そして各SOI領
域には、バイポーラトランジスタ14が形成されている。
には、素子形成層に相当するN+エピタキシャル層２およ
びN-型Si基板１が順次積層されている。そして各SOI領
域には、バイポーラトランジスタ14が形成されている。
ここで、導電性のpoly−Siは各SOI領域の側面部およ
び下面部を覆っているので、Al電極13を介してこのpoly
−Siに電位を与えることにより、poly−Si膜５およびpo
ly−Si層10を電気シールド層として働かせることができ
る。
び下面部を覆っているので、Al電極13を介してこのpoly
−Siに電位を与えることにより、poly−Si膜５およびpo
ly−Si層10を電気シールド層として働かせることができ
る。
したがって、上述した構成により、各SOI領域は絶縁
膜である酸化膜９を挟んで絶縁分離されると共に、poly
−Si膜が電気シールド層として働くので、各SOI領域を
電気的に安定化させることができる。なお、上述したSi
O2膜３およびこの酸化膜９が絶縁膜に相当している。
膜である酸化膜９を挟んで絶縁分離されると共に、poly
−Si膜が電気シールド層として働くので、各SOI領域を
電気的に安定化させることができる。なお、上述したSi
O2膜３およびこの酸化膜９が絶縁膜に相当している。
また、Si基板１とSi基板６との接合部近傍には、SiO2
膜３とSi3N4膜４とが形成されている。このSiO2膜３お
よびSi3N4膜４は、SOI層内部に発生する応力を緩和する
働きを有しており、SiO2膜３はSOI層に引張り応力を及
ぼし、Si3N4膜４はSOI層に圧縮応力を及ぼしている。そ
の結果、SOI層となる領域では、応力が緩和された状態
で形成することができる。
膜３とSi3N4膜４とが形成されている。このSiO2膜３お
よびSi3N4膜４は、SOI層内部に発生する応力を緩和する
働きを有しており、SiO2膜３はSOI層に引張り応力を及
ぼし、Si3N4膜４はSOI層に圧縮応力を及ぼしている。そ
の結果、SOI層となる領域では、応力が緩和された状態
で形成することができる。
しかも、Si3N4膜４の下層はpoly−Si膜５であるの
で、たとえSi3N4膜４の圧縮応力を受けてpoly−Si膜５
内に結晶欠陥が生じたとしても、poly−Si膜５は単に電
気シールド層として通電させるだけであるために問題は
生じない。
で、たとえSi3N4膜４の圧縮応力を受けてpoly−Si膜５
内に結晶欠陥が生じたとしても、poly−Si膜５は単に電
気シールド層として通電させるだけであるために問題は
生じない。
次に、上述した第１図に示す半導体装置の製造手順を
第２図（ａ）、（ｂ）および第３図〜第８図を用いて説
明する。なお、第３図〜第８図は、製造工程順に示した
半導体装置の断面図である。
第２図（ａ）、（ｂ）および第３図〜第８図を用いて説
明する。なお、第３図〜第８図は、製造工程順に示した
半導体装置の断面図である。
（基板形成工程） まず、（100）の面方位を有し、電気抵抗率が３〜10
Ω・cmであるN-型Si基板１上に、N+エピタキシャル成長
によってN+エピタキシャル層２を所定の膜厚にて形成す
る。
Ω・cmであるN-型Si基板１上に、N+エピタキシャル成長
によってN+エピタキシャル層２を所定の膜厚にて形成す
る。
なお、N+エピタキシャル成長を利用する以外にも、A
s、Sb等の不純物を拡散させてもよい。
s、Sb等の不純物を拡散させてもよい。
続いて、900〜1100℃の熱酸化もしくはCVD法により、
0.2〜２μｍの膜厚でSiO2膜３をN+エピタキシャル層２
上に形成し、さらにLPCVD法により、0.1〜0.3μｍの膜
厚でSi3N4膜４をSiO2膜３上に堆積する。
0.2〜２μｍの膜厚でSiO2膜３をN+エピタキシャル層２
上に形成し、さらにLPCVD法により、0.1〜0.3μｍの膜
厚でSi3N4膜４をSiO2膜３上に堆積する。
次に、LPCVD法によりAs、Phos等の不純物を高濃度に
含んだpoly−Si膜５を１〜10μｍの膜厚でSi3N4膜４上
に堆積し、その後、このpoly−SI膜５の表面をケミカル
ポリッシングによって、表面平滑性が30Å以下（望まし
くは10Å）以下になるまで鏡面研磨する。
含んだpoly−Si膜５を１〜10μｍの膜厚でSi3N4膜４上
に堆積し、その後、このpoly−SI膜５の表面をケミカル
ポリッシングによって、表面平滑性が30Å以下（望まし
くは10Å）以下になるまで鏡面研磨する。
以上述べた製造手順を経ると、第２図（ａ）に示す断
面図のようになる。なお、この第１実施例では、As、Ph
os等がドープされたpoly−Si膜を用いたが、poly−Si膜
が薄い場合には、ドープされていないpoly−Si膜を堆積
し、その後、拡散法もしくはイオン注入法等によってpo
ly−Si膜５を形成しても良い。
面図のようになる。なお、この第１実施例では、As、Ph
os等がドープされたpoly−Si膜を用いたが、poly−Si膜
が薄い場合には、ドープされていないpoly−Si膜を堆積
し、その後、拡散法もしくはイオン注入法等によってpo
ly−Si膜５を形成しても良い。
一方、上述したSi基板１とは別に、以下に述べるよう
なSi基板６を形成する。
なSi基板６を形成する。
即ち、（100）の面方位を有し、電気抵抗率が３〜10
Ω・cmであるN-型Si基板６に対して、900〜1100℃で熱
処理を行い、0.2〜２μｍの膜厚でSiO2膜７をSi基板６
上に形成する。そして、以上述べた製造手順を経ると、
第２図（ｂ）に示す断面図のようになる。
Ω・cmであるN-型Si基板６に対して、900〜1100℃で熱
処理を行い、0.2〜２μｍの膜厚でSiO2膜７をSi基板６
上に形成する。そして、以上述べた製造手順を経ると、
第２図（ｂ）に示す断面図のようになる。
（貼り合わせ工程） 次に、第２図（ａ）に示すSi基板１のpoly−Si膜５の
面と、第２図（ｂ）に示すSi基板６のSiO2膜７の面とを
過酸化水素水（H2O2）および硫酸（H2SO4）の混合液で
親水性処理を行い、水きり乾燥して貼り合わせた後、10
00〜1100℃のN2中で１〜２時間のウェハ接合を行う。
面と、第２図（ｂ）に示すSi基板６のSiO2膜７の面とを
過酸化水素水（H2O2）および硫酸（H2SO4）の混合液で
親水性処理を行い、水きり乾燥して貼り合わせた後、10
00〜1100℃のN2中で１〜２時間のウェハ接合を行う。
続いて、Si基板１を所定の膜厚まで鏡面研磨する。こ
の時、例えば、基板上にバイポーラトランジスタを形成
しようとする場合にはSi基板１を３〜10μｍ程度の膜厚
になるまで鏡面研磨し、MOSトランジスタを形成しよう
とする場合にはSi基板１を５μｍ以下になるまで鏡面研
磨する。
の時、例えば、基板上にバイポーラトランジスタを形成
しようとする場合にはSi基板１を３〜10μｍ程度の膜厚
になるまで鏡面研磨し、MOSトランジスタを形成しよう
とする場合にはSi基板１を５μｍ以下になるまで鏡面研
磨する。
以上述べた製造手順を経ると、第３図に示すような断
面図となり、いわゆるSOI層を形成したことになる。な
お、上述した基板形成工程および貼り合わせ工程が第１
工程に相当している。
面図となり、いわゆるSOI層を形成したことになる。な
お、上述した基板形成工程および貼り合わせ工程が第１
工程に相当している。
（トレンチ部形成工程） 次にSi基板１上に所定パターンのレジスタを塗布し、
ドライエッチング等によりレジストが塗布されていない
Si基板１、N+エピタキシャル層２、およびSiO2膜３を除
去するとトレンチ部８が形成され、第４図に示す断面図
のようになる。なお、このトレンチ部形成工程が第２工
程に相当している。
ドライエッチング等によりレジストが塗布されていない
Si基板１、N+エピタキシャル層２、およびSiO2膜３を除
去するとトレンチ部８が形成され、第４図に示す断面図
のようになる。なお、このトレンチ部形成工程が第２工
程に相当している。
（熱酸化処理工程） 次に、900〜1100℃で熱酸化を行い、膜厚が0,1〜１μ
ｍの酸化膜（SiO2膜）９を形成する。すると、第５図に
示す断面図のようになる。
ｍの酸化膜（SiO2膜）９を形成する。すると、第５図に
示す断面図のようになる。
ここで、poly−Si膜５はSi3N4膜４の下層に形成され
ているため、このSi3N4膜４がマスクとなって、poly−S
i膜５は酸化されないことになる。なお、この熱酸化膜
処理工程が第３工程に相当している。
ているため、このSi3N4膜４がマスクとなって、poly−S
i膜５は酸化されないことになる。なお、この熱酸化膜
処理工程が第３工程に相当している。
（窒化シリコン除去工程） 次に第６図の断面図に示すもうに、プラズマエッチン
グまたは熱リン酸でのエッチングにより、トレンチ部８
の下部に存在するSi3N4膜４を除去する。なお、この窒
化シリコン除去工程が第４工程に相当している。
グまたは熱リン酸でのエッチングにより、トレンチ部８
の下部に存在するSi3N4膜４を除去する。なお、この窒
化シリコン除去工程が第４工程に相当している。
（埋め込み工程） 次に第７図に示すように、LPCVD法によって、poly−S
i層10がトレンチ部８に埋め込まれるまで、poly−Si層1
0を全面に堆積する。なお、この埋め込み工程が第５工
程に相当している。
i層10がトレンチ部８に埋め込まれるまで、poly−Si層1
0を全面に堆積する。なお、この埋め込み工程が第５工
程に相当している。
（平坦化工程） 次に第８図に示すように、酸化膜９上に堆積されたpo
ly−Si層10を選択ポリッシングにより平坦化する。これ
により、poly−Si層10はトレンチ部８内にのみ残ること
になる。
ly−Si層10を選択ポリッシングにより平坦化する。これ
により、poly−Si層10はトレンチ部８内にのみ残ること
になる。
（素子形成工程） 次に第１図に示すように、各々のSOI領域内に対して
公知の半導体加工技術を用いることにより、N+型拡散層
11、Ｐ型拡散層12、およびAl電極13を配設して、バイポ
ーラトランジスタ14を形成する。なお、上述した平坦化
工程およびこの素子形成工程が第６工程に相当してい
る。
公知の半導体加工技術を用いることにより、N+型拡散層
11、Ｐ型拡散層12、およびAl電極13を配設して、バイポ
ーラトランジスタ14を形成する。なお、上述した平坦化
工程およびこの素子形成工程が第６工程に相当してい
る。
（第２実施例） 次に、第２実施例について説明する。この第２実施例
では、SOI型デバイスおよびパワーデバイスが一体的に
形成された半導体装置について説明する。
では、SOI型デバイスおよびパワーデバイスが一体的に
形成された半導体装置について説明する。
第９図は、本発明の第２実施例である半導体装置を示
す断面図である。
す断面図である。
第９図において、Si基板25の表面には、第１の単結晶
半導体層に相当するN-エピタキシャル層26が形成され、
Si基板25の裏面には、電極層に相当するドレイン電極44
を形成されている。
半導体層に相当するN-エピタキシャル層26が形成され、
Si基板25の裏面には、電極層に相当するドレイン電極44
を形成されている。
さらにその膜上の所定部には第２の単結晶半導体層に
相当するN-エピタキシャル層33が形成され、その所定部
以外には第１の絶縁膜に相当するSiO2膜27が形成されて
いる。そして、このN-エピタキシャル層33には、パワー
MOSトランジスタ43が形成されている。
相当するN-エピタキシャル層33が形成され、その所定部
以外には第１の絶縁膜に相当するSiO2膜27が形成されて
いる。そして、このN-エピタキシャル層33には、パワー
MOSトランジスタ43が形成されている。
また、SiO2膜27上には多結晶膜に相当するpoly−Si膜
24が形成され、さらにその膜の所定部分には、多結晶層
に相当するpoly−Si層28が形成され、この所定部分以外
には、窒化膜に相当するSi3N4膜23が形成されている。
24が形成され、さらにその膜の所定部分には、多結晶層
に相当するpoly−Si層28が形成され、この所定部分以外
には、窒化膜に相当するSi3N4膜23が形成されている。
このSi3N4膜23上にはSiO2膜22が形成され、その膜上
には、素子形成層であるN+エピタキシャル層21およびN-
型Si基板20が順次積層されている。
には、素子形成層であるN+エピタキシャル層21およびN-
型Si基板20が順次積層されている。
ここで、導電性のpoly−Si膜は各SOI領域の側面部お
よび下面部を覆っているので、Al電極38を介してこのpo
ly−Si膜に電位を与えることにより、poly−Si膜を電気
シールド層として働かせることができる。
よび下面部を覆っているので、Al電極38を介してこのpo
ly−Si膜に電位を与えることにより、poly−Si膜を電気
シールド層として働かせることができる。
したがって上述した構成により、各SOI領域は第２の
絶縁膜に相当する酸化膜30、SiO2膜22を挟んで絶縁分離
されると共に、poly−Si膜が電気シールド層として働く
ので、例えば縦型のパワーMOSトランジスタ作動によ
り、Si基板25のドレイン変位が大きくて変動しても、そ
の影響を受けることなく、各SOI領域を電気的に安定化
させることができる。なお、上述したSiO2膜22およびこ
の酸化膜30は、第２の絶縁膜に相当している。
絶縁膜に相当する酸化膜30、SiO2膜22を挟んで絶縁分離
されると共に、poly−Si膜が電気シールド層として働く
ので、例えば縦型のパワーMOSトランジスタ作動によ
り、Si基板25のドレイン変位が大きくて変動しても、そ
の影響を受けることなく、各SOI領域を電気的に安定化
させることができる。なお、上述したSiO2膜22およびこ
の酸化膜30は、第２の絶縁膜に相当している。
またSi基板20とSi基板25との接合部近傍には、SiO2膜
22、27とSi3N4膜23とが形成されている。このSiO2膜2
2、27とSi3N4膜23とは、SOI層内部に発生する応力を緩
和する働きを有しており、SiO2膜22、27はSOI層に引張
り応力を及ぼし、Si3N4膜23はSOI層に圧縮応力を及ぼし
ている。その結果、SOI層となる領域では、応力が緩和
された状態で形成することができる。
22、27とSi3N4膜23とが形成されている。このSiO2膜2
2、27とSi3N4膜23とは、SOI層内部に発生する応力を緩
和する働きを有しており、SiO2膜22、27はSOI層に引張
り応力を及ぼし、Si3N4膜23はSOI層に圧縮応力を及ぼし
ている。その結果、SOI層となる領域では、応力が緩和
された状態で形成することができる。
次に、上述した第９図に示す半導体装置の製造手順を
第10図（ａ）、（ｂ）および第11図〜第18図を用いて説
明する。なお、第11図〜第18図は、製造工程順に示した
半導体装置の断面図である。
第10図（ａ）、（ｂ）および第11図〜第18図を用いて説
明する。なお、第11図〜第18図は、製造工程順に示した
半導体装置の断面図である。
（基板形成工程） まず、第10図（ａ）に示す断面図のようなウェハを製
造する。このウェハは、第２図（ａ）に示す断面図のよ
うなウェハと同様の製造方法があるので、説明を省略す
る。
造する。このウェハは、第２図（ａ）に示す断面図のよ
うなウェハと同様の製造方法があるので、説明を省略す
る。
一方、上述したSi基板とは別に、以下に述べるような
Si基板を25を形成する。
Si基板を25を形成する。
すなわち（100）の面方位を有し、３〜100Ω・cmの高
濃度N+型Si基板25上に、N-エピタキシャル成長によって
N-エピタキシャル層26を所定の膜厚にて形成する。続い
て900〜1100℃で熱処理を行い、0.2〜２μｍの膜厚でSi
O2膜27をＮ−エピタキシャル層26上に形成する。そし
て、以上述べた製造手順を経ると、第10図（ｂ）に示す
断面図のようになる。
濃度N+型Si基板25上に、N-エピタキシャル成長によって
N-エピタキシャル層26を所定の膜厚にて形成する。続い
て900〜1100℃で熱処理を行い、0.2〜２μｍの膜厚でSi
O2膜27をＮ−エピタキシャル層26上に形成する。そし
て、以上述べた製造手順を経ると、第10図（ｂ）に示す
断面図のようになる。
（貼り合わせ工程） 次に、第10図（ａ）に示すSi基板20のpoly−Si基板24
の面、および第10図（ｂ）に示すSi基板25のSiO2膜27の
面に対して、過酸化水素水（H2O2）および硫酸（H2S
O4）の混合液で親水性処理を行い、水きり乾燥して貼り
合わせた後、1000〜1100℃のN2中で１〜２時間のウェハ
接合を行う。
の面、および第10図（ｂ）に示すSi基板25のSiO2膜27の
面に対して、過酸化水素水（H2O2）および硫酸（H2S
O4）の混合液で親水性処理を行い、水きり乾燥して貼り
合わせた後、1000〜1100℃のN2中で１〜２時間のウェハ
接合を行う。
続いて、Si基板20を所定の膜厚まで鏡面研磨する。こ
の時、例えば基板上にバイポーラトランジスタを形成し
ようとする場合にはSi基板20を３〜10μｍ程度の膜厚に
なるまで鏡面研磨し、MOSトランジスタを形成しようと
する場合にはSi基板20を５μｍ以下になるまで鏡面研磨
する。
の時、例えば基板上にバイポーラトランジスタを形成し
ようとする場合にはSi基板20を３〜10μｍ程度の膜厚に
なるまで鏡面研磨し、MOSトランジスタを形成しようと
する場合にはSi基板20を５μｍ以下になるまで鏡面研磨
する。
以上述べた正常手順を経ると、第11図に示すような段
面図となり、いわゆるSOI層を形成したことになる。な
お、上述した基板形成工程およびこの貼り合わせ工程
が、第１工程に相当している。
面図となり、いわゆるSOI層を形成したことになる。な
お、上述した基板形成工程およびこの貼り合わせ工程
が、第１工程に相当している。
（トレンチ部形成工程） 次に、Si基板20上に所定パターンのレジストを塗布
し、ドライエッチング等によりレジストが塗布されてい
ないSi基板20、N+エピタキシャル層21、およびSiO2膜22
を除去するとトレンチ部28が形成された第12図に示す断
面図となる。なお、このトレンチ部形成工程が第２工程
に相当している。
し、ドライエッチング等によりレジストが塗布されてい
ないSi基板20、N+エピタキシャル層21、およびSiO2膜22
を除去するとトレンチ部28が形成された第12図に示す断
面図となる。なお、このトレンチ部形成工程が第２工程
に相当している。
（領域形成工程） 次に第13図に示すように、パワーMOSトランジスタを
形成しようとする形成領域29以外にレジストを塗布し
て、エッチング等により、形成領域29のSi3N4膜23とpol
y−Si膜24とを除去する。
形成しようとする形成領域29以外にレジストを塗布し
て、エッチング等により、形成領域29のSi3N4膜23とpol
y−Si膜24とを除去する。
（熱酸化処理工程） 次に、900〜1100℃で熱酸化を行い、膜厚が0.1〜１μ
ｍの酸化膜（SiO2膜）30を形成する。すると、第14図に
示す断面図のようになる。
ｍの酸化膜（SiO2膜）30を形成する。すると、第14図に
示す断面図のようになる。
ここで、形成領域29に面するpoly−Si膜24の端面は、
この熱酸化処理によって酸化膜が形成されることにな
る。なお、上述した領域形成工程およびこの熱酸化処理
工程が、第３工程に相当している。
この熱酸化処理によって酸化膜が形成されることにな
る。なお、上述した領域形成工程およびこの熱酸化処理
工程が、第３工程に相当している。
（窒化シリコン除去工程） 次に第15図の断面図に示すように、パワーMOSトラン
ジスタの形成領域29にレジスト膜31を塗布し、プラズマ
エッチングまたは熱リン酸でのエッチングにより、トレ
ンチ部28の下部に存在するSi3N4膜23が除去する。な
お、この窒化シリコン除去工程が第４工程に相当してい
る。
ジスタの形成領域29にレジスト膜31を塗布し、プラズマ
エッチングまたは熱リン酸でのエッチングにより、トレ
ンチ部28の下部に存在するSi3N4膜23が除去する。な
お、この窒化シリコン除去工程が第４工程に相当してい
る。
（酸化シリコン除去工程） 次に、第16図の断面図に示すように、レジスト膜31を
除去した後、パワーMOSトランジスタの形成領域29のSiO
2膜27を除去するために他の部分にレジスト膜32を塗布
し、エッチング等により、パワーMOSトランジスタの形
成領域29のSiO2膜27を除去し、下地のN-エピタキシャル
層26を露出させる。なお、この酸化シリコン除去工程が
第５工程に相当する。
除去した後、パワーMOSトランジスタの形成領域29のSiO
2膜27を除去するために他の部分にレジスト膜32を塗布
し、エッチング等により、パワーMOSトランジスタの形
成領域29のSiO2膜27を除去し、下地のN-エピタキシャル
層26を露出させる。なお、この酸化シリコン除去工程が
第５工程に相当する。
なお、下地のN-エピタキシャル層26は所望の膜厚にな
るように除去しても良い。
るように除去しても良い。
（埋め込み工程） 次に、上述した酸化シリコン除去工程を経たウェハの
レジスト膜32を除去した後、エピタキシャル成長装置に
入れて、エピタキシャル成長を行わせる。
レジスト膜32を除去した後、エピタキシャル成長装置に
入れて、エピタキシャル成長を行わせる。
すると、パワーMOSトランジスタの形成領域29は単結
晶であるので、エピタキシャル成長が行われると、N-エ
ピタキシャル層26の表面には、単結晶SiのN-エピタキシ
ャル層33が形成される。
晶であるので、エピタキシャル成長が行われると、N-エ
ピタキシャル層26の表面には、単結晶SiのN-エピタキシ
ャル層33が形成される。
一方、形成領域29以外の部分では、poly−Si膜24をベ
ースとして成長するので、SiO2膜27および酸化膜30を覆
うようにして、多結晶層に相当するpoly−Si層34が形成
される。
ースとして成長するので、SiO2膜27および酸化膜30を覆
うようにして、多結晶層に相当するpoly−Si層34が形成
される。
以上述べた製造手順を経ると、第17図に示す断面図の
ようになる。なお、この第２実施例では、トレンチ部28
に埋め込まれたpoly−Si層34の抵抗値は、比較的高い抵
抗値となるので、予めこの部分にのみ高濃度のpoly−Si
層を埋め込むか、もしくは以下に述べる平坦化工程後、
拡散またはイオン注入により不純物を導入して低抵抗と
することもできる。
ようになる。なお、この第２実施例では、トレンチ部28
に埋め込まれたpoly−Si層34の抵抗値は、比較的高い抵
抗値となるので、予めこの部分にのみ高濃度のpoly−Si
層を埋め込むか、もしくは以下に述べる平坦化工程後、
拡散またはイオン注入により不純物を導入して低抵抗と
することもできる。
なお、この埋め込み工程が第６工程に相当している。
（平坦化工程） 次に第18図に示すように、酸化膜30上に堆積されたpo
ly−Si層34および単結晶SiのN-エピタキシャル層33を選
択をポリッシングにより平坦化する。これにより、poly
−Si層34はトレインチ部28内にのみ残ることになる。
ly−Si層34および単結晶SiのN-エピタキシャル層33を選
択をポリッシングにより平坦化する。これにより、poly
−Si層34はトレインチ部28内にのみ残ることになる。
（素子形成工程） 次に、第18図に示す形成領域35に対して、公知の半導
体加工技術を用いることにより、N+型拡散層36、Ｐ型拡
散層37、およびAl電極38を配設して、バイポーラトラン
ジスタ39を形成する。
体加工技術を用いることにより、N+型拡散層36、Ｐ型拡
散層37、およびAl電極38を配設して、バイポーラトラン
ジスタ39を形成する。
そして、第18図に示す形成領域29に対して、公知の半
導体加工技術を用いることにより、N+型拡散層40、Ｐ型
拡散圧層41、Al電極38、およびゲート電極42を配設し、
さらにドレイン電極44をSi基板25の裏面に形成して、パ
ワーMOSトランジスタ43を形成する。なお、上述した平
坦化工程およびこの素子形成工程が、第７工程に相当し
ている。
導体加工技術を用いることにより、N+型拡散層40、Ｐ型
拡散圧層41、Al電極38、およびゲート電極42を配設し、
さらにドレイン電極44をSi基板25の裏面に形成して、パ
ワーMOSトランジスタ43を形成する。なお、上述した平
坦化工程およびこの素子形成工程が、第７工程に相当し
ている。
なお、上述したバイポーラトランジスタ以外にも、CM
OSトランジスタ等の半導体素子を形成しても良く、さら
に、それを組み合わせても良い。
OSトランジスタ等の半導体素子を形成しても良く、さら
に、それを組み合わせても良い。
以上述べた各製造工程を経ることにより、第９図に示
す断面図のような第２実施例における半導体装置が製造
される。
す断面図のような第２実施例における半導体装置が製造
される。
次に、本発明の目的の１つであるSOI層内部に発生す
る応力の緩和を、一層良くすることが可能な製造方法に
ついて説明する。
る応力の緩和を、一層良くすることが可能な製造方法に
ついて説明する。
なお、この製造方法は第１および第２実施例のいずれ
にも適用できるので、ここでは第１実施例において説明
する。
にも適用できるので、ここでは第１実施例において説明
する。
第19図〜第21図は、製造工程順に示した半導体装置の
断面図である。なお、この製造方法は、熱酸化処理工程
と窒化シリコン除去工程との間で行われるものである。
断面図である。なお、この製造方法は、熱酸化処理工程
と窒化シリコン除去工程との間で行われるものである。
（窒化シリコン堆積工程） ここでは、熱酸化処理工程が終了した第５図に示す断
面図のような半導体装置に対して、LPCVD法にてSi3N4層
45を堆積する。すると、第19図に示す断面図のようにな
る。
面図のような半導体装置に対して、LPCVD法にてSi3N4層
45を堆積する。すると、第19図に示す断面図のようにな
る。
（エッチング工程） 次に、異方性のRIE（リアクティブ イオン エッチ
ング;Reactive Ion Etching）にて、上記工程により酸
化膜９上に堆積したSi3N4層45と、トレンチ部８の下部
に存在するSi3N4膜４とを除去する。すると、トレンチ
部８の側面に堆積しているSi3N4層は除去されず、第20
図に示す断面図のようになる。
ング;Reactive Ion Etching）にて、上記工程により酸
化膜９上に堆積したSi3N4層45と、トレンチ部８の下部
に存在するSi3N4膜４とを除去する。すると、トレンチ
部８の側面に堆積しているSi3N4層は除去されず、第20
図に示す断面図のようになる。
（ポリシリコン堆積工程） 続いて、LPCVD法によりpoly−Si層10を堆積する。す
ると、第21図に示す断面図のようになる。そして、この
後、平坦化工程および素子形成工程を経ると、第22図に
示す断面図のようになる。なお、素子形成工程ではバイ
ポーラトランジスタ46とMOSトランジスタ47とを形成し
ている。
ると、第21図に示す断面図のようになる。そして、この
後、平坦化工程および素子形成工程を経ると、第22図に
示す断面図のようになる。なお、素子形成工程ではバイ
ポーラトランジスタ46とMOSトランジスタ47とを形成し
ている。
よって、上述した製造工程を経ることにより、トレン
チ部の側面に形成された酸化膜（SiO2膜）に対しても応
力緩和がなされるため、一層、応力の緩和を考慮した半
導体装置を形成することができる。
チ部の側面に形成された酸化膜（SiO2膜）に対しても応
力緩和がなされるため、一層、応力の緩和を考慮した半
導体装置を形成することができる。
但し、上述した製造方法を用いなくても、上記各実施
例の製造工程を経ることにより、応力の緩和が充分にな
されることは明白である。
例の製造工程を経ることにより、応力の緩和が充分にな
されることは明白である。
なぜなら、半導体装置は、一般に薄膜化および集積化
の傾向にあるため、素子形成領域の膜厚は薄くなってい
る。したがって、SiO2膜が形成されている部分のうち、
poly−Si層の周りに形成されたSiO2膜の面積よりもSi3N
4膜に形成されたSiO2膜の面積の方がかなり大きいの
で、上記各実施例に示すように、SiO2膜が最も多く形成
されている素子形成領域の下方にSi3N4膜を形成すれ
ば、応力の緩和は充分になされるわけである。
の傾向にあるため、素子形成領域の膜厚は薄くなってい
る。したがって、SiO2膜が形成されている部分のうち、
poly−Si層の周りに形成されたSiO2膜の面積よりもSi3N
4膜に形成されたSiO2膜の面積の方がかなり大きいの
で、上記各実施例に示すように、SiO2膜が最も多く形成
されている素子形成領域の下方にSi3N4膜を形成すれ
ば、応力の緩和は充分になされるわけである。
第１図は、本発明の第１実施例である半導体装置を示す
断面図、第２図（ａ）および第２図（ｂ）は、上記第１
実施例の基板形成工程における半導体装置の断面図、第
３図は、上記第１実施例の貼り合わせ工程における半導
体装置の断面図、第４図は、上記第１実施例のトレンチ
部形成工程における半導体装置の断面図、第５図は、上
記第１実施例の熱酸化工程における半導体装置の断面
図、第６図は、上記第１実施例の窒化シリコン除去工程
における半導体装置の断面図、第７図は、上記第１実施
例の埋め込み工程における半導体装置の断面図、第８図
は、上記第１実施例の平坦化工程における半導体装置の
断面図、第９図は、本発明の第２実施例である半導体装
置を示す断面図、第10図（ａ）および第10図（ｂ）は、
上記第２実施例の基板形成工程における半導体装置の断
面図、第11図は、上記第２実施例の貼り合わせ工程にお
ける半導体装置の断面図、第12図は、上記第２実施例の
トレンチ部形成工程における半導体装置の断面図、第13
図は、上記第２実施例の領域形成工程における半導体装
置の断面図、第14図は、上記第２実施例の熱酸化工程に
おける半導体装置の断面図、第15図は、上記第２実施例
の窒化シリコン除去工程における半導体装置の断面図、
第16図は、上記第２実施例の酸化シリコン除去工程にお
ける半導体装置の断面図、第17図は、上記第２実施例の
埋め込み工程における半導体装置の断面図、第18図は、
上記第２実施例の平坦化工程における半導体装置の断面
図、第19図は、上記第１実施例に適用した、応力緩和に
関する他の製造工程の窒化シリコン堆積工程における半
導体装置の断面図、第20図は、上記第１実施例に適用し
た、応力緩和に関する上記他の製造工程のエッチング工
程における半導体装置の断面図、第21図は、上記第１実
施例に適用した、応力緩和に関する上記他の製造工程の
ポリシリコン堆積工程における半導体装置の断面図、第
22図は、応力緩和に関する上記他の製造工程にて形成さ
れた上記第１実施例における半導体装置の断面図、第23
図は、従来例における半導体装置の断面図である。 （３および９、22および30）……絶縁膜を形成するSiO2
膜および酸化膜，（4,23）……Si3N4膜（窒化膜），
（５および10,24および34）……電気シールド層を形成
するpoly−Si膜およびpoly−Si層。
断面図、第２図（ａ）および第２図（ｂ）は、上記第１
実施例の基板形成工程における半導体装置の断面図、第
３図は、上記第１実施例の貼り合わせ工程における半導
体装置の断面図、第４図は、上記第１実施例のトレンチ
部形成工程における半導体装置の断面図、第５図は、上
記第１実施例の熱酸化工程における半導体装置の断面
図、第６図は、上記第１実施例の窒化シリコン除去工程
における半導体装置の断面図、第７図は、上記第１実施
例の埋め込み工程における半導体装置の断面図、第８図
は、上記第１実施例の平坦化工程における半導体装置の
断面図、第９図は、本発明の第２実施例である半導体装
置を示す断面図、第10図（ａ）および第10図（ｂ）は、
上記第２実施例の基板形成工程における半導体装置の断
面図、第11図は、上記第２実施例の貼り合わせ工程にお
ける半導体装置の断面図、第12図は、上記第２実施例の
トレンチ部形成工程における半導体装置の断面図、第13
図は、上記第２実施例の領域形成工程における半導体装
置の断面図、第14図は、上記第２実施例の熱酸化工程に
おける半導体装置の断面図、第15図は、上記第２実施例
の窒化シリコン除去工程における半導体装置の断面図、
第16図は、上記第２実施例の酸化シリコン除去工程にお
ける半導体装置の断面図、第17図は、上記第２実施例の
埋め込み工程における半導体装置の断面図、第18図は、
上記第２実施例の平坦化工程における半導体装置の断面
図、第19図は、上記第１実施例に適用した、応力緩和に
関する他の製造工程の窒化シリコン堆積工程における半
導体装置の断面図、第20図は、上記第１実施例に適用し
た、応力緩和に関する上記他の製造工程のエッチング工
程における半導体装置の断面図、第21図は、上記第１実
施例に適用した、応力緩和に関する上記他の製造工程の
ポリシリコン堆積工程における半導体装置の断面図、第
22図は、応力緩和に関する上記他の製造工程にて形成さ
れた上記第１実施例における半導体装置の断面図、第23
図は、従来例における半導体装置の断面図である。 （３および９、22および30）……絶縁膜を形成するSiO2
膜および酸化膜，（4,23）……Si3N4膜（窒化膜），
（５および10,24および34）……電気シールド層を形成
するpoly−Si膜およびpoly−Si層。
Claims (7)
- 【請求項１】絶縁膜により囲まれた所定領域に半導体素
子が形成された半導体装置において、 前記絶縁膜を囲むようにして配置された電気シールド層
と、 少なくとも前記所定領域の下方において前記絶縁膜と前
記電気シールド層との間に配置され、前記絶縁膜の応力
を緩和する応力緩和膜と を備えることを特徴とする半導体装置。 - 【請求項２】基板と、 前記基板上に配置された多結晶膜と、 少なくとも前記多結晶膜上に配置されると共に、その所
定領域には半導体素子が形成される素子形成層と、 この素子形成層の主表面より前記多結晶膜に達するよう
に配置され、前記多結晶膜とにより前記所定領域を囲む
多結晶層と、 この多結晶層が配置された領域以外の前記多結晶膜上に
配置された応力緩和膜と、 前記多結晶層により囲まれた前記所定領域内において前
記応力緩和膜および前記多結晶層に沿って配置された絶
縁膜と、 前記多結晶膜および前記多結晶層に電位を与えて電気シ
ールド層を形成する電極と を備えることを特徴とする半導体装置。 - 【請求項３】少なくとも多結晶膜、窒化膜，絶縁膜，お
よび素子形成層が基板上に順次積層されたウェハを形成
する第１工程と、 前記素子形成層の主表面より前記窒化膜に達するまで、
所定部をエッチングにより除去してトレンチ部を形成
し、前記窒化膜と前記トレンチ部とによりその下部およ
び側部を囲まれた，前記素子形成層からなる素子形成領
域を形成する第２工程と、 熱酸化処理を行って、前記トレンチ部内に露出した前記
素子形成領域の側部に酸化膜を形成する第３工程と、 前記トレンチ部の下層に形成された前記多結晶膜に達す
るまで、エッチングにより前記窒化膜を除去する第４工
程と、 この第４工程を経たトレンチ部に多結晶層を埋め込む第
５工程と、 前記絶縁膜および前記酸化膜により囲まれた前記素子形
成領域内に半導体素子を形成すると共に、前記多結晶層
の表面に電極部を形成する第６工程と を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】少なくともその所定部に第１の単結晶半導
体領域を有する基板と、 前記基板下に配置された電極層と、 前記基板の所定部上において前記第１の単結晶半導体領
域と接続して配置されると共に、パワーデバイスが形成
される第２の単結晶半導体領域と、 前記第２の単結晶半導体領域が配置された領域以外の前
記基板上に配置された第１の絶縁膜と、 前記第１の絶縁膜上に配置され、前記第２の単結晶半導
体層に近いその側面が酸化膜により覆われた多結晶膜
と、 前記多結晶膜に配置されると共に、その所定領域には半
導体素子が形成されている素子形成層と、 この素子形成層の主表面より前記多結晶膜に達すると共
に、前記多結晶膜とにより前記所定領域を囲むように配
置された多結晶層と、 この多結晶層が配置された領域以外の前記多結晶膜上に
配置された応力緩和膜と、 この応力緩和膜および前記多結晶層により囲まれた領域
内において前記応力緩和膜および前記多結晶層に沿って
配置された第２の絶縁膜と、 前記多結晶膜および前記多結晶層に電位を与えて電気シ
ールド層を形成する電極部と を備えることを特徴とする半導体装置。 - 【請求項５】少なくとも第１の絶縁膜，多結晶膜，窒化
膜，第２の絶縁膜，および素子形成層が単結晶半導体基
板表面に順次積層されたウェハを形成する第１工程と、 前記素子形成層の主表面より前記窒化膜に達するまで所
定部をエッチングにより除去して、前記素子形成層の主
表面から前記窒化膜に達すると共に前記素子形成層の所
定領域を囲むトレンチ部を形成すると同時に、パワーデ
バイス形成領域において前記窒化膜をその内部に露出す
る開口部を形成する第２工程と、 前記パワーデバイス形成領域における前記開口部内の前
記窒化膜および前記多結晶膜をエッチングし、その後熱
酸化処理を行って、前記トレンチ部内に露出した前記素
子形成層の前記所定領域の側部に第１の酸化膜を形成す
ると共に、前記パワーデバイス形成領域における前記開
口部内に露出した前記多結晶膜の端面に第２の酸化膜を
形成する第３工程と、 前記トレンチ部の底部の前記窒化膜を除去して前記トレ
ンチ部の内部に前記多結晶膜を露出させる第４工程と、 前記多結晶膜の前記端面に形成した前記第２の酸化膜を
残したまま、前記パワーデバイス形成領域の前記開口部
内の前記第１の絶縁膜を除去して、前記開口部内に前記
単結晶半導体基板を露出させる第５工程と、 前記開口部内に露出した前記単結晶半導体基板上に単結
晶半導体層を成長させ、前記トレンチ部内に多結晶層を
形成する第６工程と、 前記第２の絶縁膜および前記第１の酸化膜により囲まれ
た前記所定領域内に半導体素子を形成し、前記パワーデ
バイス形成領域にパワーデバイスを形成する第７工程と を含むことを特徴とする半導体装置の製造方法。 - 【請求項６】前記所定領域と該所定領域を囲む前記多結
晶層との間に、窒化層がさらに配置されていることを特
徴とする請求項２もしくは請求項４に記載の半導体装
置。 - 【請求項７】前記第３工程および前記第４工程の間に、
窒化物を堆積して前記トレンチ部内の側部に窒化層を形
成する工程を付加したことを特徴とする請求項３もしく
は請求項５に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2280507A JP2822656B2 (ja) | 1990-10-17 | 1990-10-17 | 半導体装置およびその製造方法 |
| US08/225,924 US5442223A (en) | 1990-10-17 | 1994-04-11 | Semiconductor device with stress relief |
Applications Claiming Priority (1)
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