JPH02148855A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02148855A JPH02148855A JP30101888A JP30101888A JPH02148855A JP H02148855 A JPH02148855 A JP H02148855A JP 30101888 A JP30101888 A JP 30101888A JP 30101888 A JP30101888 A JP 30101888A JP H02148855 A JPH02148855 A JP H02148855A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
素子形成領域を導電膜で囲って素子間分離を行う構成の
半導体装置及びその製造方法の改良に関し、 構成上は勿論のこと、電気的にも完全に素子間分離され
るようにすることを目的とし、導電層を挟んだ絶縁層を
介して貼り合わされた二枚の半導体基板と、該半導体基
板のうちの素子形成側半導体基板の表面から前記導電層
に達し且つ島状に素子形成領域を囲む溝と、該溝内に表
出された少なくとも素子形成側半導体基板の側壁を覆う
絶縁膜と、該溝に於ける残りの空間を埋めて前記導電層
と結合する導電膜とを備えてなるよう構成する。
半導体装置及びその製造方法の改良に関し、 構成上は勿論のこと、電気的にも完全に素子間分離され
るようにすることを目的とし、導電層を挟んだ絶縁層を
介して貼り合わされた二枚の半導体基板と、該半導体基
板のうちの素子形成側半導体基板の表面から前記導電層
に達し且つ島状に素子形成領域を囲む溝と、該溝内に表
出された少なくとも素子形成側半導体基板の側壁を覆う
絶縁膜と、該溝に於ける残りの空間を埋めて前記導電層
と結合する導電膜とを備えてなるよう構成する。
本発明は、素子形成領域を導電膜で囲って素子間分離を
行う構成の半導体装置及びその製造方法の改良に関する
。
行う構成の半導体装置及びその製造方法の改良に関する
。
一般に、半導体装置は微細化及び高密度化を指向しなが
ら且つ高性能化することが要求されている。
ら且つ高性能化することが要求されている。
この要求に対応する為の一要素として素子間分離構造の
完全化が挙げられる。若し、それが不完全であると、例
えばＣＭＯ３（ｃ ｏｍｐ １ ｅｍｅｎｔａｒｙ
ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）半導体装置ではラッチ・アンプが発生し易
くなり、また、例えばＡ／Ｄ（ａｎａｌｏｇ／ｄｉｇｉ
ｔａｌ）コンバータなどＡ／Ｄ混載の半導体装置に於い
てはディジタル部分で発生する雑音がアナログ部分に影
響を与えることになる。
完全化が挙げられる。若し、それが不完全であると、例
えばＣＭＯ３（ｃ ｏｍｐ １ ｅｍｅｎｔａｒｙ
ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）半導体装置ではラッチ・アンプが発生し易
くなり、また、例えばＡ／Ｄ（ａｎａｌｏｇ／ｄｉｇｉ
ｔａｌ）コンバータなどＡ／Ｄ混載の半導体装置に於い
てはディジタル部分で発生する雑音がアナログ部分に影
響を与えることになる。
従来、完全な素子分離構造をもっとされている半導体装
置としては、例えば５ＯＩ（ｓｉｌｉｃｏｎ ｏｎ
１ｎｓｕｌａｔｏｒ）基板にトレンチ・アイソレーシ
ョンを組み合わせたものが知られ、また、ＳＯＩ基板を
得る為の技術としては、ＳＯ３（ｓｉｌｆｃｏｎ ｏ
ｎ ５ａｐｐｈｉｒｅ）技術、二酸化シリコン（Ｓｉ
０２）膜など絶縁膜上に多結晶或いはアモルファスのシ
リコン膜を形成してレーザ・ビーム照射に依るアニール
で単結晶化するレーザ・メルト技術、サイモックス（ｓ
ｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔｅｄ
ｏｘｙｇｅｎ：ＳＩＭＯＸ）技術などが知られている
。
置としては、例えば５ＯＩ（ｓｉｌｉｃｏｎ ｏｎ
１ｎｓｕｌａｔｏｒ）基板にトレンチ・アイソレーシ
ョンを組み合わせたものが知られ、また、ＳＯＩ基板を
得る為の技術としては、ＳＯ３（ｓｉｌｆｃｏｎ ｏ
ｎ ５ａｐｐｈｉｒｅ）技術、二酸化シリコン（Ｓｉ
０２）膜など絶縁膜上に多結晶或いはアモルファスのシ
リコン膜を形成してレーザ・ビーム照射に依るアニール
で単結晶化するレーザ・メルト技術、サイモックス（ｓ
ｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔｅｄ
ｏｘｙｇｅｎ：ＳＩＭＯＸ）技術などが知られている
。
第１１図並びに第１２図は従来技術を解説する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。
第１ｆ図参照
（１）例えば、熱酸化法を適用することに依り、支持側
シリコン半導体基板２１の表面に二酸化シリコン膜２３
を形成する。
シリコン半導体基板２１の表面に二酸化シリコン膜２３
を形成する。
（２）支持側シリコン半導体基板２１と素子形成側シリ
コン半導体基板２２とを二酸化シリコン膜２３を介在さ
せて貼り合わせる。
コン半導体基板２２とを二酸化シリコン膜２３を介在さ
せて貼り合わせる。
この場合の貼り合わせ手段としては、種々の技術が開発
されているが、例えば、静電圧力法（要すれば、「日経
マイクロデバイスＪ １９８８年３月号 第９２頁乃
至第９８頁 参照）を適用する。
されているが、例えば、静電圧力法（要すれば、「日経
マイクロデバイスＪ １９８８年３月号 第９２頁乃
至第９８頁 参照）を適用する。
第１２図参照
（３）研摩法或いはそれに加えて選択的エツチング法を
適用することに依り、素子形成側シリコン半導体基板２
２の薄膜化を行って３〔μｍ〕以下の厚さにする。
適用することに依り、素子形成側シリコン半導体基板２
２の薄膜化を行って３〔μｍ〕以下の厚さにする。
（４） フォト・リソグラフィ技術に於けるレジスト
・プロセス及び反応性イオン・エツチング（ｒｅａｃｔ
ｉｖｅ ｔｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適
用することに依り、素子形成側シリコン半導体基板２２
の素子間分離領域形成予定部分に表面から二酸化シリコ
ン膜２３の表面に達する溝を形成する。
・プロセス及び反応性イオン・エツチング（ｒｅａｃｔ
ｉｖｅ ｔｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適
用することに依り、素子形成側シリコン半導体基板２２
の素子間分離領域形成予定部分に表面から二酸化シリコ
ン膜２３の表面に達する溝を形成する。
（５）熱酸化法を適用することに依り、前記溝の内壁に
二酸化シリコンからなる側壁膜２４を形成する。
二酸化シリコンからなる側壁膜２４を形成する。
（６）化学気相成長（ｃｈｅｍｉｃａ Ｉ ｖａｐ。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、前記溝を充分に埋める多結晶シリコン膜２５
を形成する。
とに依り、前記溝を充分に埋める多結晶シリコン膜２５
を形成する。
この多結晶シリコン膜２５は、その形成時に不純物を含
有させるか、或いは、形成後に不純物を導入するなどし
て導電性にする。
有させるか、或いは、形成後に不純物を導入するなどし
て導電性にする。
（７）研摩法或いは適当なエッチ・バック法を適用する
ことに依り、表面を平坦化する為の加工を行う。
ことに依り、表面を平坦化する為の加工を行う。
前記のようにして形成された素子間分離領域では、多結
晶シリコン膜２５に電位を与え、素子形成領域ＤＲを他
から分離する。
晶シリコン膜２５に電位を与え、素子形成領域ＤＲを他
から分離する。
第１１図及び第１２図について説明した従来技術に依っ
て形成された素子間分離構造では、−見したところ、素
子形成領域ＤＲは二酸化シリコン膜２３及び同じく二酸
化シリコンからなる側壁膜２４で囲まれているので、完
全に素子間分離されているように考えられる。
て形成された素子間分離構造では、−見したところ、素
子形成領域ＤＲは二酸化シリコン膜２３及び同じく二酸
化シリコンからなる側壁膜２４で囲まれているので、完
全に素子間分離されているように考えられる。
然しなから、この素子間分離構造に於いて、多結晶シリ
コン膜２５に成る電位を与え、且つ、支持側シリコン半
導体基板２１に基板電位を与えた場合、それら電位の間
には、二酸化シリコン膜２３を誘電体膜とするキャパシ
タと支持側シリコン半導体基板２１が厚いことに依る抵
抗とが介在する状態となり、基板電位に揺らぎを生じた
り、また、素子形成領域ＤＲに隣接する素子形成領域と
の間は同様に容量及び抵抗を介してカンプリングした状
態にあることから、その隣接した素子形成領域の電位も
変動することになり、従って、電気的には完全な素子分
離構造になっているとは云い難い。
コン膜２５に成る電位を与え、且つ、支持側シリコン半
導体基板２１に基板電位を与えた場合、それら電位の間
には、二酸化シリコン膜２３を誘電体膜とするキャパシ
タと支持側シリコン半導体基板２１が厚いことに依る抵
抗とが介在する状態となり、基板電位に揺らぎを生じた
り、また、素子形成領域ＤＲに隣接する素子形成領域と
の間は同様に容量及び抵抗を介してカンプリングした状
態にあることから、その隣接した素子形成領域の電位も
変動することになり、従って、電気的には完全な素子分
離構造になっているとは云い難い。
本発明は、構成上は勿論のこと、電気的にも完全に素子
間分離された半導体装置とその製造方法を提供しようと
する。
間分離された半導体装置とその製造方法を提供しようと
する。
本発明の半導体装置及びその製造方法に於いては、導電
Ｎ（例えば導電性多結晶シリコン膜４）を挟んだ絶縁Ｎ
（例えば二酸化シリコンからなる絶縁膜３及び５及び６
など）を介して二枚の半導体基板（例えばシリコン半導
体基板１並びに２）を貼り合わせ、該半導体基板のうち
の素子形成側半導体基板（例えば素子形成側半導体基板
２）の表面から前記導電層に達し且つ島状に素子形成領
域（例えば素子形成領域ＤＲ）を囲む溝（例えば溝２Ａ
）を形成し、該溝内に表出された少なくとも素子形成側
半導体基板の側壁を覆う絶縁膜（例えば絶縁膜８）を形
成し、該溝に於ける残りの空間を埋めて前記導電層と結
合する導電膜（例えば導電性多結晶シリコン膜９）を形
成してなるよう構成する。
Ｎ（例えば導電性多結晶シリコン膜４）を挟んだ絶縁Ｎ
（例えば二酸化シリコンからなる絶縁膜３及び５及び６
など）を介して二枚の半導体基板（例えばシリコン半導
体基板１並びに２）を貼り合わせ、該半導体基板のうち
の素子形成側半導体基板（例えば素子形成側半導体基板
２）の表面から前記導電層に達し且つ島状に素子形成領
域（例えば素子形成領域ＤＲ）を囲む溝（例えば溝２Ａ
）を形成し、該溝内に表出された少なくとも素子形成側
半導体基板の側壁を覆う絶縁膜（例えば絶縁膜８）を形
成し、該溝に於ける残りの空間を埋めて前記導電層と結
合する導電膜（例えば導電性多結晶シリコン膜９）を形
成してなるよう構成する。
前記手段を採ることに依り、各素子形成領域は溝、絶縁
膜、導電層、導電膜で完全に分離され、また、その導電
層及び導電膜に電位を与えることで、電気的に完全にシ
ールドされ、従って、ＣＭＯＳ半導体装置のラッチ・ア
ップを防止したり、或いは、Ａ／ＤコンバータなどＡ／
Ｄ混載の半導体装置に於けるディジタル部分で発生する
雑音がアナログ部分に干渉することを防止することがで
き、半導体装置の誤動作防止、雑音の低減に卓効がある
。
膜、導電層、導電膜で完全に分離され、また、その導電
層及び導電膜に電位を与えることで、電気的に完全にシ
ールドされ、従って、ＣＭＯＳ半導体装置のラッチ・ア
ップを防止したり、或いは、Ａ／ＤコンバータなどＡ／
Ｄ混載の半導体装置に於けるディジタル部分で発生する
雑音がアナログ部分に干渉することを防止することがで
き、半導体装置の誤動作防止、雑音の低減に卓効がある
。
第１図乃至第７図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。
第１図参照
（１）支持側シリコン半導体基板１及び素子形成側シリ
コン半導体基板２を用意する。これ等のシリコン半導体
基板ｌ及び２は全く同じものを使用することができる。
コン半導体基板２を用意する。これ等のシリコン半導体
基板ｌ及び２は全く同じものを使用することができる。
第２図参照
（２）例えば湿性熱酸化法を適用することに依り、支持
側シリコン半導体基板１の上に厚さ例えば０．０５〜１
〔μｍ〕程度の二酸化シリコンからなる絶縁膜３を形
成し、また、同様にして素子形成側シリコン半導体基板
２の上にも厚さが同じ程度である二酸化シリコンからな
る絶縁膜６を形成する。尚、この絶縁膜６は必要に応じ
て省略することができる。
側シリコン半導体基板１の上に厚さ例えば０．０５〜１
〔μｍ〕程度の二酸化シリコンからなる絶縁膜３を形
成し、また、同様にして素子形成側シリコン半導体基板
２の上にも厚さが同じ程度である二酸化シリコンからな
る絶縁膜６を形成する。尚、この絶縁膜６は必要に応じ
て省略することができる。
（３）例えばＣＶＤ法を適用することに依り、厚さ例え
ば１〜２〔μｍ〕程度の導電性多結晶シリコン膜４を形
成する。尚、多結晶シリコン膜４を導電性にする為には
、成長中に不純物を導入したり、或いは、後にイオン注
入するなど何れの手段を採っても良く、そのシート抵抗
は例えば２１ 〔Ω／口〕程度、ドーズ量にして例えば
Ｉ Ｘ １０１６（Ｃｍ−”）程度である。
ば１〜２〔μｍ〕程度の導電性多結晶シリコン膜４を形
成する。尚、多結晶シリコン膜４を導電性にする為には
、成長中に不純物を導入したり、或いは、後にイオン注
入するなど何れの手段を採っても良く、そのシート抵抗
は例えば２１ 〔Ω／口〕程度、ドーズ量にして例えば
Ｉ Ｘ １０１６（Ｃｍ−”）程度である。
（４）例えば湿性熱酸化法を適用することに依り、多結
晶シリコン膜４の上に厚さ例えば０．０５〜１ 〔μｍ
〕程度の二酸化シリコンからなる絶縁膜５を形成する。
晶シリコン膜４の上に厚さ例えば０．０５〜１ 〔μｍ
〕程度の二酸化シリコンからなる絶縁膜５を形成する。
尚、素子形成側シリコン半導体基板２に絶縁膜６が形成
されていれば、絶縁膜５の形成は省略することができる
。
されていれば、絶縁膜５の形成は省略することができる
。
第３図参照
（５）支持側シリコン半導体基板ｌの絶縁膜５側と素子
形成側シリコン半導体基板２の絶縁膜６側とを対向して
衝合させ、静電圧力法を適用することに依り、両者を貼
り合わせる。
形成側シリコン半導体基板２の絶縁膜６側とを対向して
衝合させ、静電圧力法を適用することに依り、両者を貼
り合わせる。
（６）研摩法或いはそれに加えて選択的エツチング法な
どを通用することに依り、素子形成側シリコン半導体基
板２の厚さを調整して例えば５゜５〔μｍ〕程度にする
。尚、必要に応じｌ 〔μｍ〕以下の薄膜にしても良い
。
どを通用することに依り、素子形成側シリコン半導体基
板２の厚さを調整して例えば５゜５〔μｍ〕程度にする
。尚、必要に応じｌ 〔μｍ〕以下の薄膜にしても良い
。
第４図参照
（７）例えば熱酸化法を適用することに依り、素子形成
側シリコン半導体基板２の上に厚さ例えば０．０５Ｃμ
ｍ〕程度の二酸化シリコン膜７Ｉを形成する。
側シリコン半導体基板２の上に厚さ例えば０．０５Ｃμ
ｍ〕程度の二酸化シリコン膜７Ｉを形成する。
（８）例えばＣＶＤ法を適用することに依り、二酸化シ
リコン膜７Ｉの上に厚さ例えば０．１ 〔μｍ〕程度の
窒化シリコン（Ｓｆ３Ｎ４）膜７□及び厚さ例えば０．
５〜２．０〔μｍ〕程度の燐珪酸ガラス（ｐｈｏｓｐｈ
ｏｓ ｉ １ ｉ ｃａ ｔｅ ｇｌａｓｓ：ＰＳＧ
）膜７．を形成する。
リコン膜７Ｉの上に厚さ例えば０．１ 〔μｍ〕程度の
窒化シリコン（Ｓｆ３Ｎ４）膜７□及び厚さ例えば０．
５〜２．０〔μｍ〕程度の燐珪酸ガラス（ｐｈｏｓｐｈ
ｏｓ ｉ １ ｉ ｃａ ｔｅ ｇｌａｓｓ：ＰＳＧ
）膜７．を形成する。
（９）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス並びにエツチング・ガスをＣＦ４＋ＣＨＦ
３とするＲＩＥ法を適用することに依り、燐珪酸ガラス
膜７３、窒化シリコン膜７□、二酸化シリコン膜７．に
於ける素子間分離領域形成予定部分に対応する箇所を選
択的にエツチングして開ロアＡを形成する。
ト・プロセス並びにエツチング・ガスをＣＦ４＋ＣＨＦ
３とするＲＩＥ法を適用することに依り、燐珪酸ガラス
膜７３、窒化シリコン膜７□、二酸化シリコン膜７．に
於ける素子間分離領域形成予定部分に対応する箇所を選
択的にエツチングして開ロアＡを形成する。
第５図参照
００１ エツチング・ガスをＣ１２とするＲＩＥ法を
適用することに依り、開ロアＡを介して素子形成側シリ
コン半導体基板２の選択的エツチングを行って溝２Ａを
形成する。
適用することに依り、開ロアＡを介して素子形成側シリ
コン半導体基板２の選択的エツチングを行って溝２Ａを
形成する。
αυ エツチング・ガスをＣＦ４＋ＣＨＦ３に変更して
引き続きＲＩＥ法を適用することに依り、二酸化シリコ
ンからなる絶縁膜６及び５の選択的エツチングを行って
溝２ Ａを延長する。
引き続きＲＩＥ法を適用することに依り、二酸化シリコ
ンからなる絶縁膜６及び５の選択的エツチングを行って
溝２ Ａを延長する。
これに依って、溝２Ａ内には導電性多結晶シリコン膜４
の一部が表出される。
の一部が表出される。
第６図参照
（２）エッチャントをフン酸と硝酸の混合液とする浸漬
法を適用することに依り、特に、溝２Ａ内に表出されて
いる素子形成側シリコン半導体基板２をエツチングする
。尚、この工程に依って溝２Ａ内の側壁に於ける結晶欠
陥部分が除去される。
法を適用することに依り、特に、溝２Ａ内に表出されて
いる素子形成側シリコン半導体基板２をエツチングする
。尚、この工程に依って溝２Ａ内の側壁に於ける結晶欠
陥部分が除去される。
（１３１引き続き、エッチャントをフッ酸とする浸漬法
を適用することに依り、溝２Ａを形成する際のマスクと
して用いた燐珪酸ガラス膜７３を除去する。
を適用することに依り、溝２Ａを形成する際のマスクと
して用いた燐珪酸ガラス膜７３を除去する。
０リ 熱酸化法を適用することに依り、厚さ例えば０．
１〜０．２〔μｍ〕程度の二酸化シリコンからなる絶縁
膜８を形成する。尚、この絶縁膜８は、要は、溝２Ａ内
に表出されている素子形成側シリコン半導体基板２の側
面を覆うことができれば良いことから、ＣＶＤ法を適用
することに依って形成することもできる。
１〜０．２〔μｍ〕程度の二酸化シリコンからなる絶縁
膜８を形成する。尚、この絶縁膜８は、要は、溝２Ａ内
に表出されている素子形成側シリコン半導体基板２の側
面を覆うことができれば良いことから、ＣＶＤ法を適用
することに依って形成することもできる。
α９ エツチング・ガスをＣＦ、＋ＣＨＦ３とするＲＩ
Ｅ法を適用することに依り、絶縁膜８の異方性エツチン
グを行う。
Ｅ法を適用することに依り、絶縁膜８の異方性エツチン
グを行う。
これに依って、絶縁膜８は溝２Ａ内で側壁膜となるもの
のみが残って他は除去される。
のみが残って他は除去される。
第７図参照
ａａ ＣＶＤ法を適用することに依り、溝２Ａを完全に
埋め込み且つ全面を覆う程度の厚さ例えば６０００ （
人〕以上の導電性多結晶シリコン膜９を形成する。この
多結晶シリコン膜９を導電性化するには、導電性多結晶
シリコン膜４の場合と同様、成長中に不純物を導入して
導電性にしたり、或いは、後にイオン注入して導電性に
するなど何れの手段を採っても良い。
埋め込み且つ全面を覆う程度の厚さ例えば６０００ （
人〕以上の導電性多結晶シリコン膜９を形成する。この
多結晶シリコン膜９を導電性化するには、導電性多結晶
シリコン膜４の場合と同様、成長中に不純物を導入して
導電性にしたり、或いは、後にイオン注入して導電性に
するなど何れの手段を採っても良い。
０７）例えばスピン・コート法を適用することに依り、
スピン・オン・グラス（ｓｐｉｎ Ｏｎｇｌａｓｓ：
５ＯＧ）膜を形成して表面を平坦化してから、ＣＦ４＋
０２をエツチング・ガスとするＲＩＥ法を適用すること
に依り、全面のエッチ・バックを行って溝２人を埋める
導電性多結晶シリコン膜９のみを残して他を除去する。
スピン・オン・グラス（ｓｐｉｎ Ｏｎｇｌａｓｓ：
５ＯＧ）膜を形成して表面を平坦化してから、ＣＦ４＋
０２をエツチング・ガスとするＲＩＥ法を適用すること
に依り、全面のエッチ・バックを行って溝２人を埋める
導電性多結晶シリコン膜９のみを残して他を除去する。
第８図乃至第１０図は本発明に於ける他の実施例を解説
する為の工程要所に於ける半導体装置の要部切断側面図
をそれぞれ表し、以下、これ等の図を参照しつつ説明す
る。尚、第１図乃至第７図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとし、また
、燐珪酸ガラス膜７３などに於ける素子間分離領域形成
予定部分に対応する個所を選択的にエツチングして開ロ
アＡを形成するまでは第１図乃至第７図について説明し
た実施例と同じであるから、その次の段階から説明する
。
する為の工程要所に於ける半導体装置の要部切断側面図
をそれぞれ表し、以下、これ等の図を参照しつつ説明す
る。尚、第１図乃至第７図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとし、また
、燐珪酸ガラス膜７３などに於ける素子間分離領域形成
予定部分に対応する個所を選択的にエツチングして開ロ
アＡを形成するまでは第１図乃至第７図について説明し
た実施例と同じであるから、その次の段階から説明する
。
第８図参照
（１） エツチング・ガスをＣ１２とするＲＩＥ法を
適用することに依り、開ロアＡを介して素子形成側シリ
コン半導体基板２の選択的エツチングを行って１２Ａを
形成する。
適用することに依り、開ロアＡを介して素子形成側シリ
コン半導体基板２の選択的エツチングを行って１２Ａを
形成する。
（２） エンチャントをフン酸と硝酸の混合液とする
浸漬法を適用することに依り、ｍ２Ａ内に表出されてい
る素子形成側シリコン半導体基板２をエツチングする。
浸漬法を適用することに依り、ｍ２Ａ内に表出されてい
る素子形成側シリコン半導体基板２をエツチングする。
この工程で溝２Ａ内の側壁に於ける結晶欠陥部分が除去
されることは先の実施例と同様である。
されることは先の実施例と同様である。
第９図参照
（３） 引き続き、エッチャントをフン酸とする浸漬
法を適用することに依り、ｍ２Ａを形成する際のマスク
として用いた燐珪酸ガラス膜７３を除去する。
法を適用することに依り、ｍ２Ａを形成する際のマスク
として用いた燐珪酸ガラス膜７３を除去する。
（４）熱酸化法を適用することに依り、厚さ例えば０．
１〜０．２〔μｍ〕程度の二酸化シリコンからなる絶縁
膜８を形成する。尚、この絶縁膜８をＣＶＤ法で形成し
ても良いことは先の実施例と変わりない。
１〜０．２〔μｍ〕程度の二酸化シリコンからなる絶縁
膜８を形成する。尚、この絶縁膜８をＣＶＤ法で形成し
ても良いことは先の実施例と変わりない。
（５） エツチング・ガスをＣＦ４＋ＣＨＦ３とする
ＲＩＥ法を適用することに依り、二酸化シリコンからな
る絶縁膜６及び５の選択的エツチングを行って溝２Ａを
延長する。
ＲＩＥ法を適用することに依り、二酸化シリコンからな
る絶縁膜６及び５の選択的エツチングを行って溝２Ａを
延長する。
これに依って、溝２Ａ内には導電性多結晶シリコン膜４
の一部が表出される。
の一部が表出される。
第１０図参照
（６） これ以後の工程は、第１図乃至第７図につい
て説明した実施例と全く同じである。
て説明した実施例と全く同じである。
即ち、ＣＶＤ法を適用することに依り、溝２Ａを埋め且
つ全面を覆う程度の厚さ例えば６０００〔人〕以上の導
電性多結晶シリコン膜９を形成する。この多結晶シリコ
ン膜９を導電性化するには、導電性多結晶シリコン膜４
の場合と同様、成長中に不純物を導入して導電性にした
り、或いは、後にイオン注入して導電性にするなど何れ
の手段を採っても良い。
つ全面を覆う程度の厚さ例えば６０００〔人〕以上の導
電性多結晶シリコン膜９を形成する。この多結晶シリコ
ン膜９を導電性化するには、導電性多結晶シリコン膜４
の場合と同様、成長中に不純物を導入して導電性にした
り、或いは、後にイオン注入して導電性にするなど何れ
の手段を採っても良い。
（７）例えばスピン・コート法を適用することに依り、
スピン・オン・グラス（ｓｐｉｎ ｏｎｇｌａｓｓ：
５ＯＧ）膜を形成して表面を平坦化してから、ＣＦ４＋
０２をエツチング・ガスとするＲＩＥ法を適用すること
に依り、全面のエッチ・バンクを行って導２Ａを埋める
導電性多結晶シリコン膜９のみを残して他を除去する。
スピン・オン・グラス（ｓｐｉｎ ｏｎｇｌａｓｓ：
５ＯＧ）膜を形成して表面を平坦化してから、ＣＦ４＋
０２をエツチング・ガスとするＲＩＥ法を適用すること
に依り、全面のエッチ・バンクを行って導２Ａを埋める
導電性多結晶シリコン膜９のみを残して他を除去する。
前記何れの実施例に於いても、絶縁膜３、導電性多結晶
シリコン膜４、絶縁膜５の三層は支持側シリコン半導体
基板１上に形成したが、これ等は素子形成側シリコン半
導体基板２に形成しても良く、その場合、絶縁膜６は支
持側シリコン半導体基板１に形成するか、或いは、形成
しなくても良い。勿論、絶縁膜６を形成し、絶縁膜５の
形成を省略することもできる。
シリコン膜４、絶縁膜５の三層は支持側シリコン半導体
基板１上に形成したが、これ等は素子形成側シリコン半
導体基板２に形成しても良く、その場合、絶縁膜６は支
持側シリコン半導体基板１に形成するか、或いは、形成
しなくても良い。勿論、絶縁膜６を形成し、絶縁膜５の
形成を省略することもできる。
また、前記何れの実施例に於いても、導電性多結晶シリ
コン膜４を用いているが、これは、耐熱性が高い導電膜
、例えば、高融点金属、或いは、そのシリサイドからな
る膜に代替することができる。
コン膜４を用いているが、これは、耐熱性が高い導電膜
、例えば、高融点金属、或いは、そのシリサイドからな
る膜に代替することができる。
本発明に依る半導体装置及びその製造方法に於いては、
導電層を挟んだ絶縁層を介して二枚の半導体基板を貼り
合わせ、素子形成側半導体基板に素子形成領域を囲む溝
を形成し、その溝を絶縁膜と前記導電層に結合する導電
膜で埋めるようにしている。
導電層を挟んだ絶縁層を介して二枚の半導体基板を貼り
合わせ、素子形成側半導体基板に素子形成領域を囲む溝
を形成し、その溝を絶縁膜と前記導電層に結合する導電
膜で埋めるようにしている。
前記構成を採ることに依り、各素子形成領域は溝、絶縁
膜、導電層、導電膜で完全に分離され、また、その導電
層及び導電膜に電位を与えることで、電気的に完全にシ
ールドされ、従って、ＣＭ○Ｓ半導体装置のランチ・ア
ンプを防止したり、或いは、Ａ／ＤコンバータなどＡ／
Ｄ混載の半導体装置に於けるディジタル部分で発生する
雑音がアナログ部分に干渉することを防止することがで
き、半導体装置の誤動作防止、雑音の低減に卓効がある
。
膜、導電層、導電膜で完全に分離され、また、その導電
層及び導電膜に電位を与えることで、電気的に完全にシ
ールドされ、従って、ＣＭ○Ｓ半導体装置のランチ・ア
ンプを防止したり、或いは、Ａ／ＤコンバータなどＡ／
Ｄ混載の半導体装置に於けるディジタル部分で発生する
雑音がアナログ部分に干渉することを防止することがで
き、半導体装置の誤動作防止、雑音の低減に卓効がある
。
第１図乃至第７図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第８図乃至
第１０図は本発明の他の実施例を説明する為の工程要所
に於ける半導体装置の要部切断側面図、第１１図及び第
１２図は従来例を説明する為の工程要所に於ける半導体
装置の要部切断側面図をそれぞれ示している。 図に於いて、１及び２はシリコン半導体基板、２Ａは溝
、３は絶縁膜、４は導電性多結晶シリコン膜、５は絶縁
膜、６は絶縁膜、７．は二酸化シリコン膜、７２は窒化
シリコン膜、７３は燐珪酸ガラス膜、７４はフォト・レ
ジスト膜、８は絶縁膜、９は導電性多結晶シリコン膜を
それぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 於１フる半導体装置の要部切断側面図 第１図 第６図 於ける半導体装置の要部切断側面図 第２図 第４図 於ける半導体装置の要部切断側面図 第５図 於（する半導体装置の要部切断側面図 第６図 実施例を説明する為の工程要所１こ 於ける半導体装置の要部切断側面図 第９図 一実施例を説明する為の工程要所に 於ける半導体装置の要部切断側面図 第１０図 於ける半導体装置の要部切断側面図 第７図 於ける半導体装置の要部切断側面図 第８図 第１１図 第１２図
要所に於ける半導体装置の要部切断側面図、第８図乃至
第１０図は本発明の他の実施例を説明する為の工程要所
に於ける半導体装置の要部切断側面図、第１１図及び第
１２図は従来例を説明する為の工程要所に於ける半導体
装置の要部切断側面図をそれぞれ示している。 図に於いて、１及び２はシリコン半導体基板、２Ａは溝
、３は絶縁膜、４は導電性多結晶シリコン膜、５は絶縁
膜、６は絶縁膜、７．は二酸化シリコン膜、７２は窒化
シリコン膜、７３は燐珪酸ガラス膜、７４はフォト・レ
ジスト膜、８は絶縁膜、９は導電性多結晶シリコン膜を
それぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 於１フる半導体装置の要部切断側面図 第１図 第６図 於ける半導体装置の要部切断側面図 第２図 第４図 於ける半導体装置の要部切断側面図 第５図 於（する半導体装置の要部切断側面図 第６図 実施例を説明する為の工程要所１こ 於ける半導体装置の要部切断側面図 第９図 一実施例を説明する為の工程要所に 於ける半導体装置の要部切断側面図 第１０図 於ける半導体装置の要部切断側面図 第７図 於ける半導体装置の要部切断側面図 第８図 第１１図 第１２図
Claims (4)
- （１）導電層を挟んだ絶縁層を介して貼り合わされた二
枚の半導体基板と、 該半導体基板のうちの素子形成側半導体基板の表面から
前記導電層に達し且つ島状に素子形成領域を囲む溝と、 該溝内に表出された少なくとも素子形成側半導体基板の
側壁を覆う絶縁膜と、 該溝に於ける残りの空間を埋めて前記導電層と結合する
導電膜と を備えてなることを特徴とする半導体装置。 - （２）二枚の半導体基板のうち何れか一方の表面に絶縁
層及び導電層を順に形成し、また、他方の表面に絶縁層
を形成する工程と、 次いで、各半導体基板を導電層を挟んだ絶縁層を介して
張り合わせる工程と、 次いで、該半導体基板のうちの素子形成側半導体基板の
表面から該導電層に達し且つ島状に素子形成領域を囲む
溝を形成する工程と、 次いで、該溝内の側壁を覆う絶縁膜を形成する工程と、 次いで、該溝内の残りの空間を埋めて前記導電層と結合
する導電膜を形成する工程と が含まれてなることを特徴とする半導体装置の製造方法
。 - （３）二枚の半導体基板のうち何れか一方の表面に絶縁
層及び導電層及び絶縁層の三層を順に形成する工程が含
まれてなることを特徴とする請求項（２）記載の半導体
装置の製造方法。 - （４）素子形成側半導体基板の表面から形成される溝が
絶縁層に達した段階で該溝内の側壁を覆う絶縁膜を形成
する工程と、 次いで、該溝が導電層に達するよう延長する工程と が含まれてなることを特徴とする請求項（２）或いは（
３）記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30101888A JPH02148855A (ja) | 1988-11-30 | 1988-11-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30101888A JPH02148855A (ja) | 1988-11-30 | 1988-11-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148855A true JPH02148855A (ja) | 1990-06-07 |
Family
ID=17891852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30101888A Pending JPH02148855A (ja) | 1988-11-30 | 1988-11-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148855A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993008596A1 (en) * | 1991-10-14 | 1993-04-29 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
| US5442223A (en) * | 1990-10-17 | 1995-08-15 | Nippondenso Co., Ltd. | Semiconductor device with stress relief |
| US5468674A (en) * | 1994-06-08 | 1995-11-21 | The United States Of America As Represented By The Secretary Of The Navy | Method for forming low and high minority carrier lifetime layers in a single semiconductor structure |
| US5478758A (en) * | 1994-06-03 | 1995-12-26 | At&T Corp. | Method of making a getterer for multi-layer wafers |
| US5892292A (en) * | 1994-06-03 | 1999-04-06 | Lucent Technologies Inc. | Getterer for multi-layer wafers and method for making same |
| US6150697A (en) * | 1998-04-30 | 2000-11-21 | Denso Corporation | Semiconductor apparatus having high withstand voltage |
-
1988
- 1988-11-30 JP JP30101888A patent/JPH02148855A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442223A (en) * | 1990-10-17 | 1995-08-15 | Nippondenso Co., Ltd. | Semiconductor device with stress relief |
| WO1993008596A1 (en) * | 1991-10-14 | 1993-04-29 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
| US5480832A (en) * | 1991-10-14 | 1996-01-02 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
| US5478758A (en) * | 1994-06-03 | 1995-12-26 | At&T Corp. | Method of making a getterer for multi-layer wafers |
| US5892292A (en) * | 1994-06-03 | 1999-04-06 | Lucent Technologies Inc. | Getterer for multi-layer wafers and method for making same |
| US5468674A (en) * | 1994-06-08 | 1995-11-21 | The United States Of America As Represented By The Secretary Of The Navy | Method for forming low and high minority carrier lifetime layers in a single semiconductor structure |
| US6150697A (en) * | 1998-04-30 | 2000-11-21 | Denso Corporation | Semiconductor apparatus having high withstand voltage |
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