JPS6130046A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPS6130046A JPS6130046A JP15225284A JP15225284A JPS6130046A JP S6130046 A JPS6130046 A JP S6130046A JP 15225284 A JP15225284 A JP 15225284A JP 15225284 A JP15225284 A JP 15225284A JP S6130046 A JPS6130046 A JP S6130046A
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- JP
- Japan
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- film
- groove
- etching
- bpsg
- oxide film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体集積回路装置の製造方法、特に、素子間
分離方法に１４１する◎ （従来技術） 従来、素子間分離領域として、内部に絶縁体を充填した
溝とフィールド酸化膜とを有する半導体装置の製造方法
は例えば次のように行なわれていた。まず半導体基板上
にマスク層を形成し選択的にフィールド酸化膜を形成す
る。次に前記半導体基板表面全域に多結晶シリコン層を
被着形成する。
分離方法に１４１する◎ （従来技術） 従来、素子間分離領域として、内部に絶縁体を充填した
溝とフィールド酸化膜とを有する半導体装置の製造方法
は例えば次のように行なわれていた。まず半導体基板上
にマスク層を形成し選択的にフィールド酸化膜を形成す
る。次に前記半導体基板表面全域に多結晶シリコン層を
被着形成する。
次にホトレジストで溝工、チングのためのパターン形成
を行う０次に反応性スバツタエ、チングを利用してまず
前記多結晶シリコン層をエツチングし、続いて前記選択
２イールド酸化のマスク層を工、チングし、続いて前記
半導体基板をエツチングして溝が形成される。次に前記
ホトレジストを除去した後、前記半導体基板表面全域に
前記溝を充填しかつ表面が平坦になるように絶縁体を被
着形成する。次に前記絶縁体を工、チバ、りして前記溝
の内部にのみ絶縁体を残す。この工程において、前記多
結晶シリコンが工、チングの阻止層となるように十分な
選択比をもった条件でエツチングを行う・次に工、チン
グ阻止層として用いた前紀要結晶シリコン層を、前記フ
ィールド酸化膜。
を行う０次に反応性スバツタエ、チングを利用してまず
前記多結晶シリコン層をエツチングし、続いて前記選択
２イールド酸化のマスク層を工、チングし、続いて前記
半導体基板をエツチングして溝が形成される。次に前記
ホトレジストを除去した後、前記半導体基板表面全域に
前記溝を充填しかつ表面が平坦になるように絶縁体を被
着形成する。次に前記絶縁体を工、チバ、りして前記溝
の内部にのみ絶縁体を残す。この工程において、前記多
結晶シリコンが工、チングの阻止層となるように十分な
選択比をもった条件でエツチングを行う・次に工、チン
グ阻止層として用いた前紀要結晶シリコン層を、前記フ
ィールド酸化膜。
前記溝内部に充填した絶縁体および前記選択フィールド
酸化のマスク層と十分な選択比を持った条件でエツチン
グを行うことによシ除去する。次に前記の選択フィール
ド酸化のマスクＮをエツチングして除去する。以上の工
程を経ることによって素子間分離領域として、内部に絶
縁体を充填した溝とフィールド酸化膜とを備え、その他
の半導体基板表面は車用した所望の構造がえられる０と
ころが上記の製造工程においては、多結晶シリコンのエ
ツチング阻止層を用いるので、この阻止層を被着形成し
その後除去する必要が有り工程が非常に煩雑であった。
酸化のマスク層と十分な選択比を持った条件でエツチン
グを行うことによシ除去する。次に前記の選択フィール
ド酸化のマスクＮをエツチングして除去する。以上の工
程を経ることによって素子間分離領域として、内部に絶
縁体を充填した溝とフィールド酸化膜とを備え、その他
の半導体基板表面は車用した所望の構造がえられる０と
ころが上記の製造工程においては、多結晶シリコンのエ
ツチング阻止層を用いるので、この阻止層を被着形成し
その後除去する必要が有り工程が非常に煩雑であった。
また、溝形成以前に前記阻止層と化学的性質が似た物質
が使用されている構造を有している場合には、阻止層を
エツチングして除去する際に前記の阻止層と化学的物質
が似た物質もエツチングされるので、従来技術の適用は
困難であった。
が使用されている構造を有している場合には、阻止層を
エツチングして除去する際に前記の阻止層と化学的物質
が似た物質もエツチングされるので、従来技術の適用は
困難であった。
さらに近年、溝を素子間分離領域のみならず溝の内壁を
容量形成部に使うことが盛んに行なわれているが、従来
技術では素子間分離領域に使用する溝と容量形成部に使
用する溝を同時に形成することが出来ないので工程がふ
えるという欠点があった。
容量形成部に使うことが盛んに行なわれているが、従来
技術では素子間分離領域に使用する溝と容量形成部に使
用する溝を同時に形成することが出来ないので工程がふ
えるという欠点があった。
（本発明の目的）
本発明は、上記欠点を解消して、半導体集積回路装置の
製造工程を大幅に簡略化するとともに、前工程の構造の
制約を受けない素子間分離工程の製造方法を提供するこ
とである。
製造工程を大幅に簡略化するとともに、前工程の構造の
制約を受けない素子間分離工程の製造方法を提供するこ
とである。
（発明の構成）
本発明の半導体集積回路装置の製造方法は、半導体基板
に表面から内部に向かう溝を形成する工程と、前記半導
体基板表面及び前記溝内壁に酸化膜を形成する工程と、
前記半導体基板表面にボロンリン珪酸ガラス膜を被着形
成して前記溝を充填する工程と、前記ボロンリン珪酸ガ
ラス（ＢＰＳＧ）膜を加熱したリン酸を用いて選択的に
エツチング除去して前記溝にボロンリン珪酸ガラス膜を
残す工程とを含んで構成される。
に表面から内部に向かう溝を形成する工程と、前記半導
体基板表面及び前記溝内壁に酸化膜を形成する工程と、
前記半導体基板表面にボロンリン珪酸ガラス膜を被着形
成して前記溝を充填する工程と、前記ボロンリン珪酸ガ
ラス（ＢＰＳＧ）膜を加熱したリン酸を用いて選択的に
エツチング除去して前記溝にボロンリン珪酸ガラス膜を
残す工程とを含んで構成される。
（本発明の作用・効果）
本発明においては、溝内部の充填材であるＢＰＳＧ膜を
加熱したリン酸を用いてエツチングすることによシ、フ
ィールド酸化膜との選択比を十分もった加工が可能であ
る。したがって、ト５ライエツチングを用いる従来の方
法と異なり、エツチング阻止層を別に設けたシ除去した
りする必要がないため、工程が非常に簡略化される。
加熱したリン酸を用いてエツチングすることによシ、フ
ィールド酸化膜との選択比を十分もった加工が可能であ
る。したがって、ト５ライエツチングを用いる従来の方
法と異なり、エツチング阻止層を別に設けたシ除去した
りする必要がないため、工程が非常に簡略化される。
また、本発明ではエツチング阻止層を別に設ける必要が
ないため、前工程の構造の制約を受けることが少ない。
ないため、前工程の構造の制約を受けることが少ない。
また本発明によれば、例えば、複数の溝を形成した後に
、一部の溝に絶縁体層及び導電体層としてのリンドープ
多結晶シリコン膜を用いてＭＩＳ型の容量部分を形成し
てから、残りの溝の内部をＢＰＳＧ膜で充填して素子間
分離領域を形成することができる。すなわち、素子間分
離領域に使用する溝と他の目的に使用する溝とを同時に
形成することができるので、半導体集積回路装置の製造
工程を大幅に短縮することができる。
、一部の溝に絶縁体層及び導電体層としてのリンドープ
多結晶シリコン膜を用いてＭＩＳ型の容量部分を形成し
てから、残りの溝の内部をＢＰＳＧ膜で充填して素子間
分離領域を形成することができる。すなわち、素子間分
離領域に使用する溝と他の目的に使用する溝とを同時に
形成することができるので、半導体集積回路装置の製造
工程を大幅に短縮することができる。
（実施例）
本発明を素子間分離領域と溝形容青部を同時に形成す石
方法に適用した一実施例につき詳細に説明する。
方法に適用した一実施例につき詳細に説明する。
第１図に示すように、Ｐ型、比抵抗４Ω・１５面方位（
１００）のシリコン基板１の表面に、選択的に厚さ０．
８μｍのフィールド酸化膜２を形成し、その後、前記シ
リコン基板１の表面から内部に向けて選択的に深さ４μ
ｍの溝３及び４を形成する。
１００）のシリコン基板１の表面に、選択的に厚さ０．
８μｍのフィールド酸化膜２を形成し、その後、前記シ
リコン基板１の表面から内部に向けて選択的に深さ４μ
ｍの溝３及び４を形成する。
次に、第２図に示すように一酸化膜と窒化膜とからなる
絶縁膜５を形成し、容量形成部Ｂの電極となるリンドー
プ多結晶シリコン膜６を形成する。
絶縁膜５を形成し、容量形成部Ｂの電極となるリンドー
プ多結晶シリコン膜６を形成する。
次に、第３図に示すように、リンドープ多結晶シリコン
膜６を均一にエッチバックして残膜厚を０．５μｍとす
る。次いで、７オトレジストアをマスクにして容量形成
部Ｂ以外の前記リンドープ多結晶シリコン膜６及び絶縁
膜５をそれぞれ選択的にエツチング除去して、容量部電
極６′及び容量絶縁膜５′を形成する。
膜６を均一にエッチバックして残膜厚を０．５μｍとす
る。次いで、７オトレジストアをマスクにして容量形成
部Ｂ以外の前記リンドープ多結晶シリコン膜６及び絶縁
膜５をそれぞれ選択的にエツチング除去して、容量部電
極６′及び容量絶縁膜５′を形成する。
次に、第４図に示すように、フォトレジスト７を除去し
た後に、前記容量都電極部６′の表面及びシリコン基板
１の表面に酸化膜８を形成し、摩さ３μｍのＢＰＳＧ膜
９を成長してリフローし表面を平坦化する。
た後に、前記容量都電極部６′の表面及びシリコン基板
１の表面に酸化膜８を形成し、摩さ３μｍのＢＰＳＧ膜
９を成長してリフローし表面を平坦化する。
次に、第５図に示すように、前記ＢＰ８Ｇ膜９を均一に
エッチバックして酸化膜８およびフィールド酸化膜２が
露出したところでエツチングを止めて、素子間分離領域
ＡにＢＰＳＧ膜９′全９′。
エッチバックして酸化膜８およびフィールド酸化膜２が
露出したところでエツチングを止めて、素子間分離領域
ＡにＢＰＳＧ膜９′全９′。
このとき、１６０℃に加熱したリン酸によるＢＰＳＧ膜
および酸化膜のエツチングレートはそれぞし５０Ｘ／ｍ
ｉｎ、１．５１７ｍ ｉ ｎ ｆ ６す、選択比ハ３０
以上あるので、ＢＰＳＧ膜のみが選択的にエツチングさ
れる。しかし、厚さ３μｎ１のＢ Ｐ Ｓ Ｇ ＋ｌｌ
ｊをすべてリン酸でエツチングする場合には１０時間程
度必要となり実用的ではない。そこで、フィールド酸化
膜上のＢＰＳＧ膜の厚さが、５００八程度になるまでは
フッ酸を用いてエツチングする方がよい。この場合、バ
ッフアートフッ酸によるＢＰ ＳＧ膜および酸化膜のエ
ツチングレートはそれぞれ７００Ｘ／ｍｉｎ、７５０
Ｘ／ｍｒ ｎであり、フッ酸によるＢＰＳＧ膜のエッチ
バックの際、フィールド酸化膜が露出する前に止めるこ
とが重要である。
および酸化膜のエツチングレートはそれぞし５０Ｘ／ｍ
ｉｎ、１．５１７ｍ ｉ ｎ ｆ ６す、選択比ハ３０
以上あるので、ＢＰＳＧ膜のみが選択的にエツチングさ
れる。しかし、厚さ３μｎ１のＢ Ｐ Ｓ Ｇ ＋ｌｌ
ｊをすべてリン酸でエツチングする場合には１０時間程
度必要となり実用的ではない。そこで、フィールド酸化
膜上のＢＰＳＧ膜の厚さが、５００八程度になるまでは
フッ酸を用いてエツチングする方がよい。この場合、バ
ッフアートフッ酸によるＢＰ ＳＧ膜および酸化膜のエ
ツチングレートはそれぞれ７００Ｘ／ｍｉｎ、７５０
Ｘ／ｍｒ ｎであり、フッ酸によるＢＰＳＧ膜のエッチ
バックの際、フィールド酸化膜が露出する前に止めるこ
とが重要である。
本実施例では、フッ酸およびリン酸を用いたＢＰＳＧ膜
９の２段階のエッチバックにより、フィールド酸化膜２
および容量形成部Ｂに損傷を与えることなく、素子間分
離領域のＢＰＳＧ膜９′全９′な形状で形成することが
できる。
９の２段階のエッチバックにより、フィールド酸化膜２
および容量形成部Ｂに損傷を与えることなく、素子間分
離領域のＢＰＳＧ膜９′全９′な形状で形成することが
できる。
第１図から第５図は本発明の一実施例を工程順に示す断
面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３．４・・・・・・溝、５・・・・・・絶縁
膜、５′・・・・・・容量絶縁膜、６・・・・・・リン
ドープ多結晶シリコン膜、６′・・・・・・容量部を極
、７・・・・・・フォトレジスト、８・・・・・・酸化
膜、９・・−・・・ボロンリン珪酸ガラス（ＢＰ８Ｇ）
膜、９′・・・・・・素子間分離領域のＢＰ８Ｇ膜、Ａ
・−・・・・素子間分離領域、Ｂ・・・・・・容量形成
部。 躬１関 了 筋２図 ？ 躬３閏 Ａ ５ 箭４図 第５図
面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３．４・・・・・・溝、５・・・・・・絶縁
膜、５′・・・・・・容量絶縁膜、６・・・・・・リン
ドープ多結晶シリコン膜、６′・・・・・・容量部を極
、７・・・・・・フォトレジスト、８・・・・・・酸化
膜、９・・−・・・ボロンリン珪酸ガラス（ＢＰ８Ｇ）
膜、９′・・・・・・素子間分離領域のＢＰ８Ｇ膜、Ａ
・−・・・・素子間分離領域、Ｂ・・・・・・容量形成
部。 躬１関 了 筋２図 ？ 躬３閏 Ａ ５ 箭４図 第５図
Claims (1)
- 半導体基板に表面から内部に向かう溝を形成する工程
と、前記半導体基板表面及び前記溝内壁に酸化膜を形成
する工程と、前記半導体基板表面にボロンリン珪酸ガラ
ス膜を被着形成して前記溝を充填する工程と、前記ボロ
ンリン珪酸ガラス膜を加熱したリン酸を用いて選択的に
エッチング除去して前記溝にボロンリン珪酸ガラス膜を
残す工程を含むことを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15225284A JPS6130046A (ja) | 1984-07-23 | 1984-07-23 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15225284A JPS6130046A (ja) | 1984-07-23 | 1984-07-23 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6130046A true JPS6130046A (ja) | 1986-02-12 |
Family
ID=15536416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15225284A Pending JPS6130046A (ja) | 1984-07-23 | 1984-07-23 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130046A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0724291A2 (en) * | 1995-01-24 | 1996-07-31 | Nec Corporation | Semiconductor device having an improved trench isolation and method for forming the same |
| EP0740339A2 (en) * | 1995-04-27 | 1996-10-30 | Nec Corporation | Method of forming a capacitor electrode of a semiconductor memory device |
| US5872044A (en) * | 1994-06-15 | 1999-02-16 | Harris Corporation | Late process method for trench isolation |
| US5920108A (en) * | 1995-06-05 | 1999-07-06 | Harris Corporation | Late process method and apparatus for trench isolation |
| CN1045610C (zh) * | 1995-03-31 | 1999-10-13 | 中国科学院化学研究所 | 液相色谱用粒度单分散大孔交联聚苯乙烯微球的制备 |
-
1984
- 1984-07-23 JP JP15225284A patent/JPS6130046A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872044A (en) * | 1994-06-15 | 1999-02-16 | Harris Corporation | Late process method for trench isolation |
| EP0724291A2 (en) * | 1995-01-24 | 1996-07-31 | Nec Corporation | Semiconductor device having an improved trench isolation and method for forming the same |
| EP0724291A3 (en) * | 1995-01-24 | 1998-03-11 | Nec Corporation | Semiconductor device having an improved trench isolation and method for forming the same |
| US5966598A (en) * | 1995-01-24 | 1999-10-12 | Nec Corporation | Semiconductor device having an improved trench isolation and method for forming the same |
| CN1045610C (zh) * | 1995-03-31 | 1999-10-13 | 中国科学院化学研究所 | 液相色谱用粒度单分散大孔交联聚苯乙烯微球的制备 |
| EP0740339A2 (en) * | 1995-04-27 | 1996-10-30 | Nec Corporation | Method of forming a capacitor electrode of a semiconductor memory device |
| EP0740339A3 (en) * | 1995-04-27 | 1998-07-29 | Nec Corporation | Method of forming a capacitor electrode of a semiconductor memory device |
| US6300186B1 (en) | 1995-04-27 | 2001-10-09 | Nec Corporation | Method of measuring semiconductor device |
| US5920108A (en) * | 1995-06-05 | 1999-07-06 | Harris Corporation | Late process method and apparatus for trench isolation |
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