JPS6234147B2 - - Google Patents
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- JPS6234147B2 JPS6234147B2 JP14890379A JP14890379A JPS6234147B2 JP S6234147 B2 JPS6234147 B2 JP S6234147B2 JP 14890379 A JP14890379 A JP 14890379A JP 14890379 A JP14890379 A JP 14890379A JP S6234147 B2 JPS6234147 B2 JP S6234147B2
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- Japan
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- film
- oxide film
- substrate
- polycrystalline silicon
- groove
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- Expired
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
Landscapes
- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路の製造方法に関し、詳
しくは、Siをエツチすることによつて形成された
溝中に、絶縁物を介して、多結晶シリコンを埋込
み、アイソレーシヨンを行なう方法に関する。
しくは、Siをエツチすることによつて形成された
溝中に、絶縁物を介して、多結晶シリコンを埋込
み、アイソレーシヨンを行なう方法に関する。
各種半導体集積回路の集積度が向上するにとも
なつて、各素子間の絶縁すなわちアイソレーシヨ
ンが、大きな問題となつている。
なつて、各素子間の絶縁すなわちアイソレーシヨ
ンが、大きな問題となつている。
すなわち、各素子間のアイソレーシヨンに一般
に用いられた接合分離は、所要面積が大きい、寄
生容量が発生する、などの問題がある。そのた
め、現在は、Ｕ字型の溝を基板に形成し、この溝
中に誘電体や多結晶シリコンなどを充填してアイ
ソレーシヨンを行なう方法が提案されている。
に用いられた接合分離は、所要面積が大きい、寄
生容量が発生する、などの問題がある。そのた
め、現在は、Ｕ字型の溝を基板に形成し、この溝
中に誘電体や多結晶シリコンなどを充填してアイ
ソレーシヨンを行なう方法が提案されている。
本発明は、これらのうち、エツチングによつて
基板に溝を形成し、これに絶縁層を介して多結晶
シリコンを充填してアイソレーシヨンを行なう方
法に関する。
基板に溝を形成し、これに絶縁層を介して多結晶
シリコンを充填してアイソレーシヨンを行なう方
法に関する。
従来は、溝に埋込まれた多結晶Siの表面を全面
酸化してアイソレーシヨン領域の表面を絶縁して
いた。しかし、このように全表面を酸化すると、
酸化膜の成長に伴つて基板に大きな応力が加わり
基板が反つたり基板に結晶欠陥が発生したりする
欠点があつた。
酸化してアイソレーシヨン領域の表面を絶縁して
いた。しかし、このように全表面を酸化すると、
酸化膜の成長に伴つて基板に大きな応力が加わり
基板が反つたり基板に結晶欠陥が発生したりする
欠点があつた。
本発明はこのような従来の問題を解決するため
に行なわれたもので、アイソレーシヨン領域の端
部のみ選択的に酸化することによつて基板に大き
な応力が加わるのを防止し、端部の厚い酸化膜と
中心部の薄い酸化膜（またはCVD等で形成した
絶縁膜）の組合せによつて良好な電気的絶縁性と
微細加工性（セルフアラインメント）を確保する
ものである。
に行なわれたもので、アイソレーシヨン領域の端
部のみ選択的に酸化することによつて基板に大き
な応力が加わるのを防止し、端部の厚い酸化膜と
中心部の薄い酸化膜（またはCVD等で形成した
絶縁膜）の組合せによつて良好な電気的絶縁性と
微細加工性（セルフアラインメント）を確保する
ものである。
以下、バイポーラ集積回路の製造に適用した実
施例を用いて、本発明を詳細に説明する。
施例を用いて、本発明を詳細に説明する。
まず、第１図に示すように、コレクタ埋込層２
を設けたSi基板１の表面に酸化膜３を形成し、こ
れを通常のホトエツチング法でパターニングし、
さらにこの酸化膜３をマスクにしてSi基板１をエ
ツチして、埋込層２を突き抜いた溝４を形成し
た。つぎに、第２図に示すように、酸化膜３を除
去した後表面を酸化して酸化膜５を全面に形成
し、その上にSi3N4膜６を形成した。次に上記溝
４の深さに相当する厚さの多結晶Si層７をCVD
など公知の方法によつて形成し、その表面を酸化
して酸化膜８を形成した後、Si3N4膜９を形成し
た。レジスト膜を全面に塗布し、先の工程におい
て溝４を形成したときに使用したホト・マスクを
用いてレジスト膜をパターニングして、レジスト
パターン１０を形成した。（第３図）このレジス
トパターン１０をマスクにしてSi3N4膜９と酸化
膜８を選択的にエツチングし、さらに、この膜
８，９をマスクにして多結晶Si７をその下にある
Si3N4膜６の表面が出るまでエツチする。Si3N4膜
６，９をマスクにして多結晶Si７を酸化して、多
結晶Si７の表面に厚さ約500nmの酸化膜１１を形
成した（第４図）。次にSi3N4膜６，９と酸化膜
５，８をエツチして除去し、アイソレーシヨン工
程が完了した（第５図）。この際、酸化膜１１も
若干エツチされて膜厚が減少するが、酸化膜１１
の膜厚は、除去された酸化膜５，８の膜厚よりは
るかに大きいので、完全に除去されることはな
く、多結晶シリコン７上に残る。この後埋込まれ
た多結晶Si７の表面を薄く酸化（約100nm）し、
さらに分離されたSi基板１の島１２の中にトラン
ジスタ（図示せず）を形成した。
を設けたSi基板１の表面に酸化膜３を形成し、こ
れを通常のホトエツチング法でパターニングし、
さらにこの酸化膜３をマスクにしてSi基板１をエ
ツチして、埋込層２を突き抜いた溝４を形成し
た。つぎに、第２図に示すように、酸化膜３を除
去した後表面を酸化して酸化膜５を全面に形成
し、その上にSi3N4膜６を形成した。次に上記溝
４の深さに相当する厚さの多結晶Si層７をCVD
など公知の方法によつて形成し、その表面を酸化
して酸化膜８を形成した後、Si3N4膜９を形成し
た。レジスト膜を全面に塗布し、先の工程におい
て溝４を形成したときに使用したホト・マスクを
用いてレジスト膜をパターニングして、レジスト
パターン１０を形成した。（第３図）このレジス
トパターン１０をマスクにしてSi3N4膜９と酸化
膜８を選択的にエツチングし、さらに、この膜
８，９をマスクにして多結晶Si７をその下にある
Si3N4膜６の表面が出るまでエツチする。Si3N4膜
６，９をマスクにして多結晶Si７を酸化して、多
結晶Si７の表面に厚さ約500nmの酸化膜１１を形
成した（第４図）。次にSi3N4膜６，９と酸化膜
５，８をエツチして除去し、アイソレーシヨン工
程が完了した（第５図）。この際、酸化膜１１も
若干エツチされて膜厚が減少するが、酸化膜１１
の膜厚は、除去された酸化膜５，８の膜厚よりは
るかに大きいので、完全に除去されることはな
く、多結晶シリコン７上に残る。この後埋込まれ
た多結晶Si７の表面を薄く酸化（約100nm）し、
さらに分離されたSi基板１の島１２の中にトラン
ジスタ（図示せず）を形成した。
本発明を用いてバイポーラ集積回路を形成すれ
ば、分離容量が小さいため高速であり、かつ結晶
欠陥の発生が少なくて歩留りが良好であつた。ま
た、端部の厚い酸化膜１１を用いてトランジスタ
を形成する際に、セルフアラインメントが可能で
集積度を高くすることも可能である。
ば、分離容量が小さいため高速であり、かつ結晶
欠陥の発生が少なくて歩留りが良好であつた。ま
た、端部の厚い酸化膜１１を用いてトランジスタ
を形成する際に、セルフアラインメントが可能で
集積度を高くすることも可能である。
また、本発明によつて形成されたアイソレーシ
ヨンは埋込層２をエツチングで突き抜けているの
で、そのままでも素子間の絶縁性は保たれるが、
酸化膜５の表面電荷等によりチヤネルが発生する
恐れもある。そのため、第１図の状態で拡散法あ
るいはイオン打込み法によつてＢ等のＰ形不純物
を溝４内に充填された多結晶シリコン中にチヤネ
ル・ストツパーとして導入しておけば、素子間の
分離はさらに完全になる。
ヨンは埋込層２をエツチングで突き抜けているの
で、そのままでも素子間の絶縁性は保たれるが、
酸化膜５の表面電荷等によりチヤネルが発生する
恐れもある。そのため、第１図の状態で拡散法あ
るいはイオン打込み法によつてＢ等のＰ形不純物
を溝４内に充填された多結晶シリコン中にチヤネ
ル・ストツパーとして導入しておけば、素子間の
分離はさらに完全になる。
第５図から明らかなように、本発明によれば、
厚い酸化膜１１は、アイソレーシヨン領域の端部
表面上にのみ被着され、中央部近傍に厚い酸化膜
は被着されていない。そのため、シリコン基板１
に応力が加わる恐れはなく、基板に反りや結晶欠
陥の生ずる恐れはない。
厚い酸化膜１１は、アイソレーシヨン領域の端部
表面上にのみ被着され、中央部近傍に厚い酸化膜
は被着されていない。そのため、シリコン基板１
に応力が加わる恐れはなく、基板に反りや結晶欠
陥の生ずる恐れはない。
第１図乃至第５図は、本発明の一実施例を示す
工程図である。 １…シリコン基板、３，５，８，１１…酸化
膜、６，９…チツ化シリコン膜、７…多結晶シリ
コン膜。
工程図である。 １…シリコン基板、３，５，８，１１…酸化
膜、６，９…チツ化シリコン膜、７…多結晶シリ
コン膜。
Claims (1)
- 【特許請求の範囲】 １ 下記工程を含む半導体集積回路の製造方法、 (a) 半導体基板のアイソレーシヨン領域を形成す
べき部分に溝を形成する工程、 (b) 二酸化シリコン膜およびチツ化シリコン膜を
積層して全面に被着する工程、 (c) 少なくとも上記溝を埋める厚さを持つた多結
晶シリコン膜を被着する工程、 (d) 上記アイソレーシヨン領域以外の上記チツ化
シリコン膜と二酸化シリコン膜を除去する工
程、 (e) 上記溝内以外にある上記多結晶シリコン膜を
除去する工程、 (f) 上記溝内にある多結晶シリコン膜の露出され
た表面を酸化する工程、 (g) 上記多結晶シリコン膜上に被着されてある上
記二酸化シリコン膜と上記チツ化シリコン膜を
除去する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14890379A JPS5671950A (en) | 1979-11-19 | 1979-11-19 | Manufacture of integrated semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14890379A JPS5671950A (en) | 1979-11-19 | 1979-11-19 | Manufacture of integrated semiconductor circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9811088A Division JPS63288044A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5671950A JPS5671950A (en) | 1981-06-15 |
| JPS6234147B2 true JPS6234147B2 (ja) | 1987-07-24 |
Family
ID=15463240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14890379A Granted JPS5671950A (en) | 1979-11-19 | 1979-11-19 | Manufacture of integrated semiconductor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5671950A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3677455D1 (de) * | 1985-09-30 | 1991-03-14 | Siemens Ag | Verfahren zur begrenzung von ausbruechen beim saegen einer halbleiterscheibe. |
-
1979
- 1979-11-19 JP JP14890379A patent/JPS5671950A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5671950A (en) | 1981-06-15 |
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