JPS6351537B2 - - Google Patents
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- JPS6351537B2 JPS6351537B2 JP31483A JP31483A JPS6351537B2 JP S6351537 B2 JPS6351537 B2 JP S6351537B2 JP 31483 A JP31483 A JP 31483A JP 31483 A JP31483 A JP 31483A JP S6351537 B2 JPS6351537 B2 JP S6351537B2
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- oxide film
- nitride film
- silicon nitride
- silicon substrate
- groove
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- Expired
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- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 15
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 10
- 238000009413 insulation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000009271 trench method Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- Engineering & Computer Science (AREA)
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- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明はシリコン集積回路における素子間の絶
縁分離の製造方法に関する。
縁分離の製造方法に関する。
従来より、素子間の絶縁分離法としては、選択
酸化による方法が広く用いられている。この方法
では、シリコン窒化膜をマスクにして、シリコン
基板を部分的に熱酸化する。
酸化による方法が広く用いられている。この方法
では、シリコン窒化膜をマスクにして、シリコン
基板を部分的に熱酸化する。
第１図にこの従来技術の断面図を示す。１はシ
リコン基板、２はシリコン窒化膜である。熱酸化
すると、シリコン窒化膜で覆われていない部分に
酸化膜３が形成される。この時、酸化膜の厚み相
当のくい込み４が生じるため、絶縁分離領域が広
がつてしまう。従つて、この方法は微細パターン
形成には適さない。
リコン基板、２はシリコン窒化膜である。熱酸化
すると、シリコン窒化膜で覆われていない部分に
酸化膜３が形成される。この時、酸化膜の厚み相
当のくい込み４が生じるため、絶縁分離領域が広
がつてしまう。従つて、この方法は微細パターン
形成には適さない。
第２図は従来技術であるアイソプレーナー法の
断面図である。この場合、選択酸化する部分を、
酸化膜の厚さの約1/2だけエツチングして溝５を
形成する。次に熱酸化すると、酸化膜６の表面
は、シリコン基板表面とほぼ同一の高さになる。
この方法においても、酸化膜のくい込み７が生ず
るため、微細パターン形成には適さない。
断面図である。この場合、選択酸化する部分を、
酸化膜の厚さの約1/2だけエツチングして溝５を
形成する。次に熱酸化すると、酸化膜６の表面
は、シリコン基板表面とほぼ同一の高さになる。
この方法においても、酸化膜のくい込み７が生ず
るため、微細パターン形成には適さない。
本発明の目的は、従来法の欠点である酸化膜の
くい込みを防止し、微細パターン形成を可能にす
ると同時に、フイールド領域に平担でかつ厚い酸
化膜を形成する方法を提供することである。
くい込みを防止し、微細パターン形成を可能にす
ると同時に、フイールド領域に平担でかつ厚い酸
化膜を形成する方法を提供することである。
本発明の特徴は、シリコン半導体装置の素子間
絶縁分離に関して、シリコン基板の素子分離領域
となるべき領域がエツチングされ、溝が形成され
ることと、前記シリコン基板表面に、酸化膜をは
さんでシリコン窒化膜が被着されていることと、
前記シリコン窒化膜をマスクにして選択酸化する
時、前記シリコン窒化膜内に酸化膜が侵入する距
離とほぼ等しい巾だけ、前記シリコン窒化膜が前
記溝の低部の周囲に残されるように、前記溝低部
の前記シリコン窒化膜がエツチングされているこ
とと、前記シリコン窒化膜をマスクにして、前記
溝の深さの約２倍の厚めの熱酸化膜が形成される
ことと、前記溝および前記熱酸化によつて生ずる
前記シリコン基板と前記熱酸化膜間の溝が前記シ
リコン基板表面がほぼ平担になる様に他の酸化膜
が埋め込まれている絶縁分離の製造方法にある。
絶縁分離に関して、シリコン基板の素子分離領域
となるべき領域がエツチングされ、溝が形成され
ることと、前記シリコン基板表面に、酸化膜をは
さんでシリコン窒化膜が被着されていることと、
前記シリコン窒化膜をマスクにして選択酸化する
時、前記シリコン窒化膜内に酸化膜が侵入する距
離とほぼ等しい巾だけ、前記シリコン窒化膜が前
記溝の低部の周囲に残されるように、前記溝低部
の前記シリコン窒化膜がエツチングされているこ
とと、前記シリコン窒化膜をマスクにして、前記
溝の深さの約２倍の厚めの熱酸化膜が形成される
ことと、前記溝および前記熱酸化によつて生ずる
前記シリコン基板と前記熱酸化膜間の溝が前記シ
リコン基板表面がほぼ平担になる様に他の酸化膜
が埋め込まれている絶縁分離の製造方法にある。
本発明は、溝堀り分離あるいはトレンチ法と呼
ばれている。
ばれている。
シリコン基板に形成された溝を絶縁物で埋め込
む方法と、前記選択酸化法の長所を組み合せるこ
とにより、微細パターンの分離と、厚い酸化膜で
被われたフイールド領域の形成を可能にするもの
である。厚いフイールド酸化膜は、この上に形成
される配線の寄生容量を減少させるのに効果があ
る。配線の寄生容量による信号伝搬の遅れは、最
小寸法が1μｍ以下の集積回路において顕著であ
る。
む方法と、前記選択酸化法の長所を組み合せるこ
とにより、微細パターンの分離と、厚い酸化膜で
被われたフイールド領域の形成を可能にするもの
である。厚いフイールド酸化膜は、この上に形成
される配線の寄生容量を減少させるのに効果があ
る。配線の寄生容量による信号伝搬の遅れは、最
小寸法が1μｍ以下の集積回路において顕著であ
る。
本発明の実施例の素子断面図を第３図に製造工
程順を追つて示す。
程順を追つて示す。
第３図ａにおいて、１０はシリコン基板であ
る。例えばフオトレジスト１１をマスクにして、
プラズマ異方性エツチングによりシリコン基板に
溝１２，１３が形成される。溝１２は素子間の狭
い分離領域に、溝１３はフイールド領域に対応す
る。次にレジスト１１をはくりしてから、熱酸化
により、500A前後のうすい酸化膜１４を形成し、
その上に1000A程度のシリコン窒化膜１５を気相
成長により被着する（第３図ｂ）。次に、通常の
フオトリソグラフイーにより、フイールド領域１
６のシリコン窒化膜のみ、エツチングで除去す
る。この時、溝のエツジに沿つた部分の窒化膜１
７は、選択酸化膜が窒化膜内にくい込む長さだけ
残しておく（第３図ｃ）。次に、選択酸化を行う。
この時、溝１３の深さの約２倍の厚みを持つ熱酸
化膜１８を形成する（第３図ｄ）。こうすると、
シリコン基板表面とフイールド酸化膜１８の表面
とがほぼ同一の高さになる。次に、窒化膜をエツ
チングする。そして、溝１２あるいは溝１９が完
全に埋まる様に、酸化膜２０を成長させる（第３
図ｅ）。この酸化膜には、ステツプカバレツジの
良い、プラズマCVDSiO2、スパツターSiO2ある
いは光CVDSiO2等が適する。この酸化膜厚は、
溝１２あるいは１９の巾の1/2よりも厚いことが
必要である。最終に、この酸化膜を丁度厚さ分だ
けエツチングする。
る。例えばフオトレジスト１１をマスクにして、
プラズマ異方性エツチングによりシリコン基板に
溝１２，１３が形成される。溝１２は素子間の狭
い分離領域に、溝１３はフイールド領域に対応す
る。次にレジスト１１をはくりしてから、熱酸化
により、500A前後のうすい酸化膜１４を形成し、
その上に1000A程度のシリコン窒化膜１５を気相
成長により被着する（第３図ｂ）。次に、通常の
フオトリソグラフイーにより、フイールド領域１
６のシリコン窒化膜のみ、エツチングで除去す
る。この時、溝のエツジに沿つた部分の窒化膜１
７は、選択酸化膜が窒化膜内にくい込む長さだけ
残しておく（第３図ｃ）。次に、選択酸化を行う。
この時、溝１３の深さの約２倍の厚みを持つ熱酸
化膜１８を形成する（第３図ｄ）。こうすると、
シリコン基板表面とフイールド酸化膜１８の表面
とがほぼ同一の高さになる。次に、窒化膜をエツ
チングする。そして、溝１２あるいは溝１９が完
全に埋まる様に、酸化膜２０を成長させる（第３
図ｅ）。この酸化膜には、ステツプカバレツジの
良い、プラズマCVDSiO2、スパツターSiO2ある
いは光CVDSiO2等が適する。この酸化膜厚は、
溝１２あるいは１９の巾の1/2よりも厚いことが
必要である。最終に、この酸化膜を丁度厚さ分だ
けエツチングする。
こうすることにより、第３図ｆに示される様
に、表面が平担な絶縁分離領域が形成される。
に、表面が平担な絶縁分離領域が形成される。
本発明の特徴は、微細な素子分離領域と、厚い
酸化膜で被われたフイールド領域が同時に形成で
きることと、基板表面が平担であることにある。
又、通常の選択酸化法法をそのまま用いているた
め、シリコン基板にストレスを発生させたり、結
晶欠陥を誘起させたりすることがない。
酸化膜で被われたフイールド領域が同時に形成で
きることと、基板表面が平担であることにある。
又、通常の選択酸化法法をそのまま用いているた
め、シリコン基板にストレスを発生させたり、結
晶欠陥を誘起させたりすることがない。
本発明を実施することにより、微細分離領域に
よる高集積密度と、厚いフイールド絶縁膜による
寄生容量の減少が実現できる。
よる高集積密度と、厚いフイールド絶縁膜による
寄生容量の減少が実現できる。
第１図および第２図は従来法による素子分離法
を説明するための素子断面図、第３図は、本発明
の実施例を説明するための素子断面図である。 尚、図において、１……シリコン基板、２……
シリコン窒化膜、３，６……フイールド熱酸化
膜、４，７……酸化膜のくい込み、５……溝、１
０……シリコン基板、１１……フオトレジスト、
１２……狭い素子分離溝、１３……フイールド
溝、１４……熱酸化膜、１５……シリコン窒化
膜、１６……フイールド領域、１７……シリコン
窒化膜、１８……フイールド熱酸化膜、１９……
溝、２０……酸化膜、２１……フイールド酸化
膜、２２……素子分離領域である。
を説明するための素子断面図、第３図は、本発明
の実施例を説明するための素子断面図である。 尚、図において、１……シリコン基板、２……
シリコン窒化膜、３，６……フイールド熱酸化
膜、４，７……酸化膜のくい込み、５……溝、１
０……シリコン基板、１１……フオトレジスト、
１２……狭い素子分離溝、１３……フイールド
溝、１４……熱酸化膜、１５……シリコン窒化
膜、１６……フイールド領域、１７……シリコン
窒化膜、１８……フイールド熱酸化膜、１９……
溝、２０……酸化膜、２１……フイールド酸化
膜、２２……素子分離領域である。
Claims (1)
- １ シリコン基板の素子分離領域となるべき領域
に溝を形成する工程と、前記シリコン基板表面
に、酸化膜をはさんでシリコン窒化膜が被着する
工程と、前記シリコン窒化膜をマスクにして選択
酸化する時、前記シリコン窒化膜内に酸化膜が侵
入する距離とほぼ等しい巾だけ、前記シリコン窒
化膜が前記溝の低部の周囲に残されるように、前
記溝低部の前記シリコン窒化膜をエツチングする
工程と、前記シリコン窒化膜をマスクにして熱酸
化膜を形成する工程と、前記溝および前記熱酸化
によつて生ずる前記シリコン基板と前記熱酸化膜
間の溝に前記シリコン基板表面がほぼ平担になる
様に他の酸化膜を埋め込む工程とを有することを
特徴とする半導体素子分離の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31483A JPS59125638A (ja) | 1983-01-05 | 1983-01-05 | 半導体素子分離の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31483A JPS59125638A (ja) | 1983-01-05 | 1983-01-05 | 半導体素子分離の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59125638A JPS59125638A (ja) | 1984-07-20 |
| JPS6351537B2 true JPS6351537B2 (ja) | 1988-10-14 |
Family
ID=11470446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31483A Granted JPS59125638A (ja) | 1983-01-05 | 1983-01-05 | 半導体素子分離の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125638A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02179246A (ja) * | 1988-12-28 | 1990-07-12 | Fanuc Ltd | ビルトインモータのステータ構造 |
| JPH0617345U (ja) * | 1992-07-22 | 1994-03-04 | 東洋電機製造株式会社 | フレーム無しの交流機の固定子 |
| JPH0635652Y2 (ja) * | 1989-02-06 | 1994-09-14 | 神鋼電機株式会社 | 切削屑を分断させるステータ半製品のコア押え板 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4892614A (en) * | 1986-07-07 | 1990-01-09 | Texas Instruments Incorporated | Integrated circuit isolation process |
| US4842675A (en) * | 1986-07-07 | 1989-06-27 | Texas Instruments Incorporated | Integrated circuit isolation process |
| KR100329606B1 (ko) * | 1995-06-02 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의소자분리절연막형성방법 |
| KR100361762B1 (ko) * | 1995-11-06 | 2003-02-11 | 주식회사 하이닉스반도체 | 반도체소자의소자분리방법 |
| JP2762973B2 (ja) * | 1995-11-30 | 1998-06-11 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1983
- 1983-01-05 JP JP31483A patent/JPS59125638A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02179246A (ja) * | 1988-12-28 | 1990-07-12 | Fanuc Ltd | ビルトインモータのステータ構造 |
| JPH0635652Y2 (ja) * | 1989-02-06 | 1994-09-14 | 神鋼電機株式会社 | 切削屑を分断させるステータ半製品のコア押え板 |
| JPH0617345U (ja) * | 1992-07-22 | 1994-03-04 | 東洋電機製造株式会社 | フレーム無しの交流機の固定子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59125638A (ja) | 1984-07-20 |
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