JPS59186342A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59186342A JPS59186342A JP6014783A JP6014783A JPS59186342A JP S59186342 A JPS59186342 A JP S59186342A JP 6014783 A JP6014783 A JP 6014783A JP 6014783 A JP6014783 A JP 6014783A JP S59186342 A JPS59186342 A JP S59186342A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/76208—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region using auxiliary pillars in the recessed region, e.g. to form LOCOS over extended areas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
ｔ、・、密度ＬＳＩの製造においてはｍ一つの素子と他
の素子間の分離領域（フィールド領域）をいかにして素
子特性を向上しつつかつ−プロ走ス的にも安定に形成す
るかが軍費な問題である。素子特性上からは、フィール
ド領り一断面方向に対して半導体主表面よりなるべく深
い部分まで絶縁性物質で形成されていることが有利であ
り、かつ平面方向に対して幅の小さいものが集積度の点
から有利である。
の素子間の分離領域（フィールド領域）をいかにして素
子特性を向上しつつかつ−プロ走ス的にも安定に形成す
るかが軍費な問題である。素子特性上からは、フィール
ド領り一断面方向に対して半導体主表面よりなるべく深
い部分まで絶縁性物質で形成されていることが有利であ
り、かつ平面方向に対して幅の小さいものが集積度の点
から有利である。
本発明はこのような高密度集積回路の素子分離領域形成
に有効なもので、従来の選択酸化法では熱的な歪等のた
めに実現できなかった理想的な素子分離か可能になる。
に有効なもので、従来の選択酸化法では熱的な歪等のた
めに実現できなかった理想的な素子分離か可能になる。
特にＳＯＳ （シリコン−オン−サファイア）を使った
ＬＳＩの場合熱的るが問題になるが、本発明の方法では
、フィールド部の溝がこれを吸収するため歪の発生が少
なく都合現在、最っとも一般的に行なわれている素子分
離法（フィールド部形成法）は、所謂選択酸化法である
。熱酸化前後の素子断Ｉｍ図を第１図に示す。
ＬＳＩの場合熱的るが問題になるが、本発明の方法では
、フィールド部の溝がこれを吸収するため歪の発生が少
なく都合現在、最っとも一般的に行なわれている素子分
離法（フィールド部形成法）は、所謂選択酸化法である
。熱酸化前後の素子断Ｉｍ図を第１図に示す。
第１図（ａ）に於いてシリコン半導体基板１上しこ、バ
ッファとなる５ｉ０２膜２を形成、更に酸化防止用の窒
化シリコン（ｓｉ３Ｎ４）膜３を形成し一初期活性領域
４以外の膜２，３および基板の一部に除去し、初期フィ
ールド領域５を形成する。しかる後フィールド領域６を
熱酸化して−フィールド用５１０２膜６を形成する（第
１図（ｂ））。
ッファとなる５ｉ０２膜２を形成、更に酸化防止用の窒
化シリコン（ｓｉ３Ｎ４）膜３を形成し一初期活性領域
４以外の膜２，３および基板の一部に除去し、初期フィ
ールド領域５を形成する。しかる後フィールド領域６を
熱酸化して−フィールド用５１０２膜６を形成する（第
１図（ｂ））。
この方法では、分離をよりよくするため深い部分捷でフ
ィールドｓｉ、ｏ ２膜６を形成しようとする場合１次
のような問題点がある。
ィールドｓｉ、ｏ ２膜６を形成しようとする場合１次
のような問題点がある。
（１） ５ｉ０２膜６は深き方向だけでなく横方向に
も成長するためフィールド領域８が犬きくなり、活性領
域の面積が４から７のように減少して出き上がり、素子
特性の劣化を招く。
も成長するためフィールド領域８が犬きくなり、活性領
域の面積が４から７のように減少して出き上がり、素子
特性の劣化を招く。
（２） シリコンを酸化した場合−バーズヘット９等
の形成によりシリコンと８１０２膜との境界で応力（歪
）が発生し、シリコン結晶に欠陥１０を発生させる原因
となるはかりでなく、ＳＯ８等の場合は基板が応力で割
れることが多い。
の形成によりシリコンと８１０２膜との境界で応力（歪
）が発生し、シリコン結晶に欠陥１０を発生させる原因
となるはかりでなく、ＳＯ８等の場合は基板が応力で割
れることが多い。
一方、最近特に開発が盛んな新しい素子分離法の一つと
して第２図に示すｒＢＯＸ法」かある。
して第２図に示すｒＢＯＸ法」かある。
この方法に、アルミ膜１１を用いて第２図（ａ）の構造
とした後、プラスマＣＶ Ｄ ５ｉ０２膜を全面に形成
しく第２図（ｂ）ＬＬかる後、Ｓ土０２膜１２を一部エ
ッチングしく第２図（Ｃ） ） ＋膜２．１１を除去し
、このとき所謂リフトオフ効果により、アルミ膜１１上
にある５１０２膜も除去される（第２図（ｄ））。この
状態で活性領域の周囲にのみＵ形溝１３が存在する。こ
の上から全面的ｌ／ｃＣｖＤＳ１０２膜１４を形成、更
にレジスト１６を堆積して表面が平坦になるようにする
（第２図（ｅ））。次にこれを上面から物理的なエツチ
ングによりレジスト、 ５ｉ０２膜を除去すると平坦な
フィールド領域と活性領域ができる（第２図（ｆ） ）
。しかしこの方法はアルミのリフトオフ等の安定度の悪
いプロセスを使い、しかもこのフィールド部分形成用だ
けのために追加された工程がかなり多いため全体のコス
ト増や歩留り減につながる口」能性が強い。
とした後、プラスマＣＶ Ｄ ５ｉ０２膜を全面に形成
しく第２図（ｂ）ＬＬかる後、Ｓ土０２膜１２を一部エ
ッチングしく第２図（Ｃ） ） ＋膜２．１１を除去し
、このとき所謂リフトオフ効果により、アルミ膜１１上
にある５１０２膜も除去される（第２図（ｄ））。この
状態で活性領域の周囲にのみＵ形溝１３が存在する。こ
の上から全面的ｌ／ｃＣｖＤＳ１０２膜１４を形成、更
にレジスト１６を堆積して表面が平坦になるようにする
（第２図（ｅ））。次にこれを上面から物理的なエツチ
ングによりレジスト、 ５ｉ０２膜を除去すると平坦な
フィールド領域と活性領域ができる（第２図（ｆ） ）
。しかしこの方法はアルミのリフトオフ等の安定度の悪
いプロセスを使い、しかもこのフィールド部分形成用だ
けのために追加された工程がかなり多いため全体のコス
ト増や歩留り減につながる口」能性が強い。
発明の目的
本発明は、製造工程が簡単でしかも熱歪が少なく、深い
フィールド領域を形成する新しい半導体装置製造法を提
供するものである○ 発明の構成 本発明は一半導体王表面の少なくとも活性領域部分を窒
化シリコン膜もしくに窒化ンリコンＢ’Ｘｋ含む多層膜
で覆い一前記活性領域の周囲のフィールド領域に格子状
またけ縞状に溝を形成して前記溝の側面の前記半導体を
露出させ一次に全体を熱酸化し、前記溝を絶縁性物質で
埋める工程を用いるものである。
フィールド領域を形成する新しい半導体装置製造法を提
供するものである○ 発明の構成 本発明は一半導体王表面の少なくとも活性領域部分を窒
化シリコン膜もしくに窒化ンリコンＢ’Ｘｋ含む多層膜
で覆い一前記活性領域の周囲のフィールド領域に格子状
またけ縞状に溝を形成して前記溝の側面の前記半導体を
露出させ一次に全体を熱酸化し、前記溝を絶縁性物質で
埋める工程を用いるものである。
実施例の説明
第３図に本発明の一実施例の製造工程例を示す。
° ノリコン基鈑２１上に酸化膜（Ｓ１０２）２２
更に上に窒化膜（３１５Ｎ４ ） ２３を形成後、第３
図（ｄ）のごとく、活性領域２４（トランジスタ等を形
成する領域）の周囲とフィールド領域２６に格子状また
は縞状に１例えば反応性イオンエッチ（ＲＩＥ）等を用
いて選択的にエツチングを行なって溝２６を形成する。
更に上に窒化膜（３１５Ｎ４ ） ２３を形成後、第３
図（ｄ）のごとく、活性領域２４（トランジスタ等を形
成する領域）の周囲とフィールド領域２６に格子状また
は縞状に１例えば反応性イオンエッチ（ＲＩＥ）等を用
いて選択的にエツチングを行なって溝２６を形成する。
ＲＩＥは非常に方向性の強いエツチングで通常第３図（
２Ｌ）Ｋ、示したような垂面に近い溝状のエツチングか
ＤＪ能であり一基板２１の表面がｉ４Ｂ分的に露出する
。この基板を熱酸化すると、７リコンが露出している部
分−即ち溝２６の側面とこの例では溝２６の底面（ＳＯ
Ｓ等の場合底面はザファイア基板である。）とが酸化か
進行して第３図（１Ｎ））のように溝２６の両側面から
成長してきた酸ｆヒ膜２７が接合して箭２６がなくなる
。破線部がその接合部である。
２Ｌ）Ｋ、示したような垂面に近い溝状のエツチングか
ＤＪ能であり一基板２１の表面がｉ４Ｂ分的に露出する
。この基板を熱酸化すると、７リコンが露出している部
分−即ち溝２６の側面とこの例では溝２６の底面（ＳＯ
Ｓ等の場合底面はザファイア基板である。）とが酸化か
進行して第３図（１Ｎ））のように溝２６の両側面から
成長してきた酸ｆヒ膜２７が接合して箭２６がなくなる
。破線部がその接合部である。
次に窒化膜２３を除去し、活性領域２６上の薄い酸化膜
２２を除去す、ｆ′Ｌは一素子分離か完成する。
２２を除去す、ｆ′Ｌは一素子分離か完成する。
この場合等価的なフィールド膜厚は第３図（Ｃ）の’ｔ
、ｏｘで示したもので非常に深くとれる。
、ｏｘで示したもので非常に深くとれる。
第４図は本発明の他の実施例である。この場合−第３図
（乙）の次に更に活性領域２６士をレジストで覆いフィ
ールド上の窒化膜２３と酸化膜２２を除去する。この状
態でフィールド領域では７リコン基鈑２１が全て露出す
る（第４図（ａ））。以降第４図（ｂ） 、 （Ｃ）で
は前の例と同様熱酸化して酸化膜２７を形成し、窒化膜
２３と活性領域上の薄い酸化膜２２を除去して素子分離
が完成する。ここに述べた２例では溝か完全に埋まるま
で酸化し続けるようにしているが、酸化を適当なところ
で止め、以降幅の狭くなった溝に絶縁性物質を堆積させ
て埋めてもよい。例えばＣＶＤ５ｉ０２ｉ適当な条件で
堆積させれば溝を埋めかつ上面が平坦に近い形にできる
。この後全面の５ｉ０２に活性領域の７リコンが露出す
る丑で除去すれは完成する。
（乙）の次に更に活性領域２６士をレジストで覆いフィ
ールド上の窒化膜２３と酸化膜２２を除去する。この状
態でフィールド領域では７リコン基鈑２１が全て露出す
る（第４図（ａ））。以降第４図（ｂ） 、 （Ｃ）で
は前の例と同様熱酸化して酸化膜２７を形成し、窒化膜
２３と活性領域上の薄い酸化膜２２を除去して素子分離
が完成する。ここに述べた２例では溝か完全に埋まるま
で酸化し続けるようにしているが、酸化を適当なところ
で止め、以降幅の狭くなった溝に絶縁性物質を堆積させ
て埋めてもよい。例えばＣＶＤ５ｉ０２ｉ適当な条件で
堆積させれば溝を埋めかつ上面が平坦に近い形にできる
。この後全面の５ｉ０２に活性領域の７リコンが露出す
る丑で除去すれは完成する。
第３．４図の製造方法は次の特長かある。
（１） プロセスが非常に単純である。従来の選択酸
化と比べほとんと追加工程がない。
化と比べほとんと追加工程がない。
（２）実効的に非常に深いフィールド酸化膜を形成でき
、理想的な素子分離が可能である。
、理想的な素子分離が可能である。
（３）熱酸化ケ使用しているが一熱的歪が極めて少ない
。
。
（１）については実施例の説明から明らかなとつりであ
る。（２）については第３．４図の各々の（Ｃ）から明
らかである。但し、トゲ状のノリコンがフィールド膜に
突出しているので−この影響で若干のフィールド部の対
基板容量が増大するがほとんど問題にならない。次に（
３）については、酸化工程ではノリコンの露出面積が多
いので比較的短時間で熱酸化が終了するためにノリコン
に対する熱酸化導入欠陥が発生しにくい。寸たＳＯ８等
の場合では特にＳｉとｓｉｏ ７の熱膨張率の差の問題
でウェハーが割れたりする可能性があるため一前述のよ
うに溝を完全に熱酸化物で埋めずにその手前で止め一比
較的低温でＣＶＤ５工０２を堆積し凹部を充填するよう
にしてやれは熱膨張の問題点は解消される。
る。（２）については第３．４図の各々の（Ｃ）から明
らかである。但し、トゲ状のノリコンがフィールド膜に
突出しているので−この影響で若干のフィールド部の対
基板容量が増大するがほとんど問題にならない。次に（
３）については、酸化工程ではノリコンの露出面積が多
いので比較的短時間で熱酸化が終了するためにノリコン
に対する熱酸化導入欠陥が発生しにくい。寸たＳＯ８等
の場合では特にＳｉとｓｉｏ ７の熱膨張率の差の問題
でウェハーが割れたりする可能性があるため一前述のよ
うに溝を完全に熱酸化物で埋めずにその手前で止め一比
較的低温でＣＶＤ５工０２を堆積し凹部を充填するよう
にしてやれは熱膨張の問題点は解消される。
発明の詳細
な説明したように本発明は、簡単な製造工程で−深いフ
ィールド層が形成でき理想的な素子分離が可能である。
ィールド層が形成でき理想的な素子分離が可能である。
特にＳＯ８等の熱歪が問題となる構造のものに極めて有
効である。
効である。
第１図Ｃａ） 、 （ｂ）は従来の選択酸化による素子
分離法の工程図−第２図（ａ）〜（ｆ′）はＢＯＸ法に
よる素子分離工程図、第３図（ａ）〜（Ｃ）は本発明の
一実施例の素子分離工程図、第３図（ｄ）ｆｄ同（ａ）
の平面図、第４図（ａ）〜（Ｃ）は本発明の他の実施例
の工程図である。 ２１・・・・ソリフン基板−２３・・・・窒化膜−２４
・・・・・活性領域−２６・・・・・・フィールド領域
−２６−・・溝−２７・・・・・・酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 は力・１名第
１図 第２図 ｆ 第３図 ２に 第４図
分離法の工程図−第２図（ａ）〜（ｆ′）はＢＯＸ法に
よる素子分離工程図、第３図（ａ）〜（Ｃ）は本発明の
一実施例の素子分離工程図、第３図（ｄ）ｆｄ同（ａ）
の平面図、第４図（ａ）〜（Ｃ）は本発明の他の実施例
の工程図である。 ２１・・・・ソリフン基板−２３・・・・窒化膜−２４
・・・・・活性領域−２６・・・・・・フィールド領域
−２６−・・溝−２７・・・・・・酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 は力・１名第
１図 第２図 ｆ 第３図 ２に 第４図
Claims (1)
- 半導体主表面の少なくとも活性領域部分を窒化／リコン
膜もしくは窒化シリコン膜を含む多層膜で覆い、前記活
性領域の周囲のフィールド領域に格子状または縞状に溝
を形成して前記溝の側面の前記半導体を露出させ２次に
全体を熱酸化し、前記消音絶縁性物質で埋めること全特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6014783A JPS59186342A (ja) | 1983-04-06 | 1983-04-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6014783A JPS59186342A (ja) | 1983-04-06 | 1983-04-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186342A true JPS59186342A (ja) | 1984-10-23 |
Family
ID=13133740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6014783A Pending JPS59186342A (ja) | 1983-04-06 | 1983-04-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186342A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996015552A1 (en) * | 1994-11-10 | 1996-05-23 | Intel Corporation | Forming a planar surface over a substrate by modifying the topography of the substrate |
| US5665633A (en) * | 1995-04-06 | 1997-09-09 | Motorola, Inc. | Process for forming a semiconductor device having field isolation |
| US5899727A (en) * | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| US5904539A (en) * | 1996-03-21 | 1999-05-18 | Advanced Micro Devices, Inc. | Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties |
| US5926713A (en) * | 1996-04-17 | 1999-07-20 | Advanced Micro Devices, Inc. | Method for achieving global planarization by forming minimum mesas in large field areas |
| US5981357A (en) * | 1996-04-10 | 1999-11-09 | Advanced Micro Devices, Inc. | Semiconductor trench isolation with improved planarization methodology |
| US6335560B1 (en) * | 1999-05-31 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a mark section and a dummy pattern |
| US6396158B1 (en) | 1999-06-29 | 2002-05-28 | Motorola Inc. | Semiconductor device and a process for designing a mask |
| US6611045B2 (en) | 2001-06-04 | 2003-08-26 | Motorola, Inc. | Method of forming an integrated circuit device using dummy features and structure thereof |
-
1983
- 1983-04-06 JP JP6014783A patent/JPS59186342A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996015552A1 (en) * | 1994-11-10 | 1996-05-23 | Intel Corporation | Forming a planar surface over a substrate by modifying the topography of the substrate |
| US5949125A (en) * | 1995-04-06 | 1999-09-07 | Motorola, Inc. | Semiconductor device having field isolation with a mesa or mesas |
| US5665633A (en) * | 1995-04-06 | 1997-09-09 | Motorola, Inc. | Process for forming a semiconductor device having field isolation |
| US6285066B1 (en) | 1995-04-06 | 2001-09-04 | Motorola, Inc. | Semiconductor device having field isolation |
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| US6353253B2 (en) | 1996-05-02 | 2002-03-05 | Advanced Micro Devices, Inc. | Semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| US6335560B1 (en) * | 1999-05-31 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a mark section and a dummy pattern |
| US6396158B1 (en) | 1999-06-29 | 2002-05-28 | Motorola Inc. | Semiconductor device and a process for designing a mask |
| US6593226B2 (en) | 1999-06-29 | 2003-07-15 | Motorola, Inc. | Method for adding features to a design layout and process for designing a mask |
| US6611045B2 (en) | 2001-06-04 | 2003-08-26 | Motorola, Inc. | Method of forming an integrated circuit device using dummy features and structure thereof |
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