JPS6020529A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6020529A JPS6020529A JP12836483A JP12836483A JPS6020529A JP S6020529 A JPS6020529 A JP S6020529A JP 12836483 A JP12836483 A JP 12836483A JP 12836483 A JP12836483 A JP 12836483A JP S6020529 A JPS6020529 A JP S6020529A
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- film
- silicon nitride
- oxide film
- groove
- nitride film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、特に半導体集積回路に
おける酸化シリコン膜による素子間絶縁分離方法に関す
る。
おける酸化シリコン膜による素子間絶縁分離方法に関す
る。
従来例の構成とその問題点
シリコン基板に溝を形成し、その溝の内部を酸化し、素
子分離用の酸化シリコン膜を形成する従来の例を第１図
に示す。
子分離用の酸化シリコン膜を形成する従来の例を第１図
に示す。
１ず、第１図（ａ）に示すように、シリコン基板１上に
熱酸化により酸化シリコン膜２を形成し、この酸化シリ
コン膜２上にＣＶＤ法により窒化シリコン膜３を形成す
る。つぎに感光性膜４を用いノ；ターンニングを行い、
上記パターンにより、」１記窒化シリコン膜３および酸
化シリコン膜２の順にエツチングし、その後、異方性ド
ライエツチングにより溝６を形成する。続いて、イオン
注入によりチャネルストッパ用の不純物を上記溝６の底
部に打込み、チャネルストッパ領域６を形成する。
熱酸化により酸化シリコン膜２を形成し、この酸化シリ
コン膜２上にＣＶＤ法により窒化シリコン膜３を形成す
る。つぎに感光性膜４を用いノ；ターンニングを行い、
上記パターンにより、」１記窒化シリコン膜３および酸
化シリコン膜２の順にエツチングし、その後、異方性ド
ライエツチングにより溝６を形成する。続いて、イオン
注入によりチャネルストッパ用の不純物を上記溝６の底
部に打込み、チャネルストッパ領域６を形成する。
そして、第１図（ｂ）に示すように、」１記感光性膜４
を除去した後、再び熱酸化により上記溝５の内壁に酸化
シリコン膜７を形成し、ＣＶＤ法により第２窒化シリコ
ン膜８を全面に形成する。
を除去した後、再び熱酸化により上記溝５の内壁に酸化
シリコン膜７を形成し、ＣＶＤ法により第２窒化シリコ
ン膜８を全面に形成する。
つ′ぎに、第１図（Ｃ）に示すように、異方性ドライエ
ツチングにより、溝６の底部の窒化シリコン膜８をエツ
チングする。この工程で、溝５の１ｔｉ１１面部はエツ
チングされずに、窒化シリコン膜８が残る。
ツチングにより、溝６の底部の窒化シリコン膜８をエツ
チングする。この工程で、溝５の１ｔｉ１１面部はエツ
チングされずに、窒化シリコン膜８が残る。
その後、第１図（（１）に示すように、熱酸化にょシ、
素子分離用の酸化シリコン絶縁膜９を形成する。
素子分離用の酸化シリコン絶縁膜９を形成する。
そして、第１図（ｅ）に示すように、上記第２窒化シリ
コン膜８を除去した後、ＣＶＤ法により、酸化シリコン
膜１０を全面に形成し、凹部１１をこの酸化シリコン膜
１０で埋める。
コン膜８を除去した後、ＣＶＤ法により、酸化シリコン
膜１０を全面に形成し、凹部１１をこの酸化シリコン膜
１０で埋める。
最後に、第１図（ｆ）に示すように、上記酸化シリコン
膜１０をエツチングすれば、素子分離領域１２および素
子形成領域１３が形成される。
膜１０をエツチングすれば、素子分離領域１２および素
子形成領域１３が形成される。
しかしながら、上記方法により素子分離を行った場合、
つぎのような問題点がある。
つぎのような問題点がある。
寸ず、第１図（Ｃ）に示すように、溝６の周辺は、第２
窒化シリコン膜８で覆われている。そのため素子分離用
の酸化シリコン絶縁膜９を形成すると、第１図（（１）
に示すように、上記第２窒化シリコン膜８で覆われてい
る部分は、酸化に伴う体積膨張を強く抑えられて、その
ため、上記溝５０周辺、っ１り第１図（ｅ）に示す、四
部１１０部分からノリコン基板１にかけて、ストレスが
集中し、ここに結晶欠陥が、非常に発生しやすくなって
いる。
窒化シリコン膜８で覆われている。そのため素子分離用
の酸化シリコン絶縁膜９を形成すると、第１図（（１）
に示すように、上記第２窒化シリコン膜８で覆われてい
る部分は、酸化に伴う体積膨張を強く抑えられて、その
ため、上記溝５０周辺、っ１り第１図（ｅ）に示す、四
部１１０部分からノリコン基板１にかけて、ストレスが
集中し、ここに結晶欠陥が、非常に発生しやすくなって
いる。
また、上記凹部１１を、第１図（ｆ）に示すように。
酸化シリコン膜１０で選択的に埋めたのち、平坦化する
工程は、制（財）が難しく、平坦化に際し、大きな障害
となる。なお、第１図（ｆ）で、１２は素子分離領域、
１３は素子形成領域である。
工程は、制（財）が難しく、平坦化に際し、大きな障害
となる。なお、第１図（ｆ）で、１２は素子分離領域、
１３は素子形成領域である。
発明の目的
本発明は、上述の問題点を一挙に解決するものであり、
結晶欠陥の発生が少なく、かつ、表面の平坦度が優れた
構造の酸化シリコン膜による素子分離用絶縁膜の形成方
法を提供するものである。
結晶欠陥の発生が少なく、かつ、表面の平坦度が優れた
構造の酸化シリコン膜による素子分離用絶縁膜の形成方
法を提供するものである。
発明の構成
本発明は、半導体基板の一主面に、エツチングにより溝
を形成する工程と、塗布ガラス膜を全面に形成するとと
Ｋより、前記溝の端部に滑らかな斜面を形成する工程と
、前記ガラス膜上に窒化シリコン膜を形成した後、異方
性ドライエツチングにより、前記窒化シリコン膜を、少
なくとも前記溝の斜面上に残す工程と、熱酸化により、
前記溝内に素子分離用絶縁膜を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法であり。
を形成する工程と、塗布ガラス膜を全面に形成するとと
Ｋより、前記溝の端部に滑らかな斜面を形成する工程と
、前記ガラス膜上に窒化シリコン膜を形成した後、異方
性ドライエツチングにより、前記窒化シリコン膜を、少
なくとも前記溝の斜面上に残す工程と、熱酸化により、
前記溝内に素子分離用絶縁膜を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法であり。
これにより、溝部のシリコン基板面での熱酸化の進行と
ともに、窒化シリコン膜が上方へはね上がり、シタがっ
て、この部分でのストレスの集中を緩和し、結晶欠陥の
発生を防ぐことが可能になる。
ともに、窒化シリコン膜が上方へはね上がり、シタがっ
て、この部分でのストレスの集中を緩和し、結晶欠陥の
発生を防ぐことが可能になる。
−１だ、この発明によシ、酸化シリコン膜上での急峻な
凹部の発生もなくなり、平坦な素子分離用絶縁膜の形成
が実現される。
凹部の発生もなくなり、平坦な素子分離用絶縁膜の形成
が実現される。
実施例の説明
本発明を、実施例により、具体的に詳述する。
第２図（ａ）〜（ｆ）は、本発明を用いて素子分離領域
を形成する工程を、順次、素子断面構造で示す、いわゆ
る、工程順断面図である。
を形成する工程を、順次、素子断面構造で示す、いわゆ
る、工程順断面図である。
壕ず、第２図（ａ）に示すように、７リコン基板１の表
面に、熱酸化により、厚さ６００人の酸化シリコン膜２
を形成し、つき゛に、減圧（、ＶＤ法により厚さ１２０
０人の窒化／リコン膜３を形成する。
面に、熱酸化により、厚さ６００人の酸化シリコン膜２
を形成し、つき゛に、減圧（、ＶＤ法により厚さ１２０
０人の窒化／リコン膜３を形成する。
その後、感光性膜４によりパターニングヲ行い、上記パ
ターンにより、窒化シリコン膜３および酸化膜２の順に
エツチングする。さらに、異方性ドライエツチングによ
り、ノリコン基板１に深さ０．３μｍの溝６を形成する
。その後、チャネルストッパー用の不純物を、イオン注
入により、上記Ｒ５の底部に打込み、その後、上記感光
性膜４を除去する。
ターンにより、窒化シリコン膜３および酸化膜２の順に
エツチングする。さらに、異方性ドライエツチングによ
り、ノリコン基板１に深さ０．３μｍの溝６を形成する
。その後、チャネルストッパー用の不純物を、イオン注
入により、上記Ｒ５の底部に打込み、その後、上記感光
性膜４を除去する。
つぎに、第２図（ｂ）に示すように、上記溝５の内部に
熱酸化により、厚さ３００への第２酸化シリコン膜７を
形成し、その」二に、塗布ガラス膜１４を塗布し、８ｏ
○℃の窒素雰囲気中で３ｏ分間ベーキングする。その後
、第２図（ｂ）に示す窒化シリコン膜３土にある薄いガ
ラス膜１４をドライエツチングにより除去する。
熱酸化により、厚さ３００への第２酸化シリコン膜７を
形成し、その」二に、塗布ガラス膜１４を塗布し、８ｏ
○℃の窒素雰囲気中で３ｏ分間ベーキングする。その後
、第２図（ｂ）に示す窒化シリコン膜３土にある薄いガ
ラス膜１４をドライエツチングにより除去する。
つぎに、第２図（Ｃ）に示すように、厚さ３５０人の第
２窒化シリコン膜１５を減圧ｃｖｎ法により、全面に形
成する。続いて、常圧ＣＶＤ法にＪ：す、厚さ３０００
への酸化膜１６を全面に形成する。
２窒化シリコン膜１５を減圧ｃｖｎ法により、全面に形
成する。続いて、常圧ＣＶＤ法にＪ：す、厚さ３０００
への酸化膜１６を全面に形成する。
つぎに、第２図（ｄ）に夾すように、異方性ドライエツ
チングにより、上記酸化膜１６および第２シリコン窒化
膜１６を連続してエツチングする。異方性エツチングの
ため、上記溝５の端部における第２シリコン窒化膜１６
は、第２図（ｄ）に示す酸化膜１６にマスクされエツチ
ングされない。
チングにより、上記酸化膜１６および第２シリコン窒化
膜１６を連続してエツチングする。異方性エツチングの
ため、上記溝５の端部における第２シリコン窒化膜１６
は、第２図（ｄ）に示す酸化膜１６にマスクされエツチ
ングされない。
つぎに、第２図（ｄ）に示す酸化膜１６をウェットエツ
チングにより除去し、その後、第２図（６）に示すよう
に、熱酸化によシ、厚さ９０００人の素子分離用絶縁膜
（酸化シリコン膜）９を形成する。
チングにより除去し、その後、第２図（６）に示すよう
に、熱酸化によシ、厚さ９０００人の素子分離用絶縁膜
（酸化シリコン膜）９を形成する。
第２図（ｅ）に示す第２窒化シリコン膜１５は、酸化に
伴う体積膨張に従い、上の方へはね上っていき。
伴う体積膨張に従い、上の方へはね上っていき。
上記溝５の端部でのストレスの集中を緩和する。
最後に、第２図（ｅ）に示す窒化シリコン膜３および第
２窒化シリコン膜１５をウェットエツチングにより、選
択的に除去し、続いて酸化シリコン膜２をウェットエツ
チングにより除去し、第２図（ｆ）に示すように、素子
分離領域１２および素子形成領域１３を分離形成する。
２窒化シリコン膜１５をウェットエツチングにより、選
択的に除去し、続いて酸化シリコン膜２をウェットエツ
チングにより除去し、第２図（ｆ）に示すように、素子
分離領域１２および素子形成領域１３を分離形成する。
発明の効果
本発明によれば、横方向への酸化の進入（バーズビーク
）を抑制し、かつ、端部における結晶欠陥が発生しにく
い新しい素子分離方法を提供するものである。また、素
子分離領域と素子形成領域との間に急峻な溝を形成する
ことなく、平坦化に非常に優れており、超微細化、高集
積化を必要とする超ＬＳＩのプロセスへの適用に極めて
有効である。
）を抑制し、かつ、端部における結晶欠陥が発生しにく
い新しい素子分離方法を提供するものである。また、素
子分離領域と素子形成領域との間に急峻な溝を形成する
ことなく、平坦化に非常に優れており、超微細化、高集
積化を必要とする超ＬＳＩのプロセスへの適用に極めて
有効である。
第１図（ａ）〜（ｆ）は従来の素子分離工程を示す構造
断面図、第２図（＋Ｌ）〜（０は本発明の実施例の製造
を１ 示す工程断面図である。 １・・・・・・シリコン基板、２・・・・・−酸化シリ
コン膜、３・・・・・・窒化シリコン膜、４・・・・・
・感光性膜、５・・・・・・溝、６・・・・・・チャネ
ルストッパー領域、７・・・・・酸化シリコン膜、８・
・・・・・第２窒化シリコン膜、９・・・・・・素子分
離用絶縁膜、１０・・・・・・酸化シリコン膜％１１・
・・・・・凹部、１２・・・・・・素子分離領域、１３
・・・・−素子形成領域、１４・・・・・・塗布ガラス
膜、１６・・・・・・第２窒化シリコン膜、１６・・・
・・・酸化シリコン膜。 代理人の氏名 弁理士 申 尾 敏 男 ほか１名第１
図 第２図
断面図、第２図（＋Ｌ）〜（０は本発明の実施例の製造
を１ 示す工程断面図である。 １・・・・・・シリコン基板、２・・・・・−酸化シリ
コン膜、３・・・・・・窒化シリコン膜、４・・・・・
・感光性膜、５・・・・・・溝、６・・・・・・チャネ
ルストッパー領域、７・・・・・酸化シリコン膜、８・
・・・・・第２窒化シリコン膜、９・・・・・・素子分
離用絶縁膜、１０・・・・・・酸化シリコン膜％１１・
・・・・・凹部、１２・・・・・・素子分離領域、１３
・・・・−素子形成領域、１４・・・・・・塗布ガラス
膜、１６・・・・・・第２窒化シリコン膜、１６・・・
・・・酸化シリコン膜。 代理人の氏名 弁理士 申 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- 半導体基板の一主面に、エツチングにより溝を形成する
工程と、塗布ガラス膜を全面に形成することにより、前
記溝の端部に滑らかな斜面を形成する工程と、前記ガラ
ス膜上に窒化シリコン膜を形成した後、異方性ドライエ
ツチングにより、前記窒化／リコン膜を、少なくとも前
記溝の斜面」二に残す工程と、熱酸化により前記溝内に
、素子分離用絶縁膜を形成する工程とを備えだことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12836483A JPS6020529A (ja) | 1983-07-13 | 1983-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12836483A JPS6020529A (ja) | 1983-07-13 | 1983-07-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020529A true JPS6020529A (ja) | 1985-02-01 |
Family
ID=14982990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12836483A Pending JPS6020529A (ja) | 1983-07-13 | 1983-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020529A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0242506A2 (en) * | 1986-03-17 | 1987-10-28 | International Business Machines Corporation | Sidewall spacers for cmos circuits stress relief/isolation and method for making |
| WO1996029731A1 (fr) * | 1995-03-17 | 1996-09-26 | Hitachi, Ltd. | Dispositif a semi-conducteur et son procede de fabrication |
-
1983
- 1983-07-13 JP JP12836483A patent/JPS6020529A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0242506A2 (en) * | 1986-03-17 | 1987-10-28 | International Business Machines Corporation | Sidewall spacers for cmos circuits stress relief/isolation and method for making |
| WO1996029731A1 (fr) * | 1995-03-17 | 1996-09-26 | Hitachi, Ltd. | Dispositif a semi-conducteur et son procede de fabrication |
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