JP2757358B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法、特に半導体集積回
路における素子分離領域の形成法に関する。 〔発明の概要〕 本発明は、半導体領域上に素子分離領域を形成する半
導体装置の製造方法において、半導体領域上に、狭い幅
の開口部と広い幅の開口部を有して上部が耐酸化膜で覆
われた段差部を形成する工程と、段差部の側壁に耐酸化
膜を形成する工程と、上部及び側壁の耐酸化膜をマスク
に半導体領域をエッチングして狭い幅の溝と広い幅の溝
を同時に形成する工程と、溝内のみにチャネルストップ
領域を形成する工程と、溝の内面を選択酸化する工程
と、狭い幅の溝と広い幅の溝を含んで多結晶半導体を被
着形成し、多結晶半導体を狭い幅の溝内と広い幅の溝の
側壁に残す工程と、少なくとも多結晶半導体表面を酸化
して、狭い幅の溝において平坦化された狭い幅の素子分
離領域を形成する工程と、マスクを介して選択的に広い
幅の溝内を酸化膜で埋めて平坦化された広い幅の素子分
離領域を形成する工程を有することによって、リソグラ
フィ技術の最小線幅より小さい微小幅の素子分離領域と
広い幅の素子分離領域の同時形成を可能にし、しかも両
素子分離領域でのストレスによるリーク電流を抑制でき
るようにしたものである。 〔従来の技術〕 従来、半導体集積回路において、素子間を分離するた
めの領域即ち素子分離領域の形成には、例えば選択酸化
（LOCOS）法、或いは溝を形成した後、この溝内を絶縁
層で埋める所謂ボックス法等が知られている。 〔発明が解決しようとする問題点〕 しかし乍ら、上述の選択酸化法では、バーズピーク等
により耐酸化マスクとなる窒化シリコン膜の開口部と実
際に選択酸化された酸化シリコン層とのパターン変換差
が大きい為に、トランジスタ、拡散層などの素子形成領
域が少なくなる。又、ボックス法では、素子分離領域の
最小線幅がリソグラフィ技術の最小線幅によって決まっ
てしまい、それ以下の幅で素子分離領域を形成すること
ができなかった。 一方、例えばメモリ装置等の半導体集積回路の場合、
メモリ回路部では狭い幅の素子分離領域とし、周辺回路
部では比較的広い幅の素子分離領域とした構成が採られ
ている。 そして、半導体集積回路では、素子分離領域に起因し
たストレスによるリーク電流の発生を極力抑制しなけれ
ばならない。 本発明は、上述の点に鑑み、狭い幅と広い幅の素子分
離領域が共存する半導体集積回路において、その高密度
化のために微小幅の素子分離領域の形成を可能にし、か
つ素子分離領域に起因したストレスによるリーク電流の
発生が抑制された半導体装置の製造方法を提供するもの
である。 〔問題点を解決するための手段〕 本発明に係る半導体装置の製造方法は、半導体領域上
に、狭い幅の開口部と広い幅の開口部を有して上部が耐
酸化膜で覆われた段差部を形成する工程と、 段差部の側壁に耐酸化膜を形成する工程と、 前記上部及び側壁の耐酸化膜をマスクに半導体領域を
エッチングして狭い幅の溝と広い幅の溝を同時に形成す
る工程と、 溝内のみにチャネルストップ領域を形成する工程と、 溝の内面を選択酸化する工程と、 狭い幅の溝と広い幅の溝を含んで多結晶半導体を被着
形成し、多結晶半導体を狭い幅の溝内と広い幅の溝の側
壁に残す工程と、 少なくとも多結晶半導体表面を酸化して、狭い幅の溝
において平坦化された狭い幅の素子分離領域を形成する
工程と、 マスクを介して選択的に広い幅の溝内を酸化膜で埋め
て平坦化された広い幅の素子分離領域を形成する工程を
有する。 〔作用〕 段差部間の狭い幅の開口部をリソグラフィ技術の最小
線幅で形成し、次いで段差部に耐酸化膜の側壁部を形成
して、この側壁部をもマスクとして半導体領域に溝を形
成することにより、狭い幅の溝では、その溝幅がリソグ
ラフィ技術の最小線幅より小さい幅となる。その後、両
溝の内面を選択酸化し、さらに多結晶半導体を形成し、
多結晶半導体表面を酸化することにより、リソグラフィ
技術の最小線幅より小さい幅の平坦化された素子分離領
域が形成される。 次いで、マスクを介して広い幅の溝を酸化膜で埋める
ので、平坦化された広い幅の素子分離領域が形成され
る。即ち、一連の工程によってリソグラフィ技術で決ま
る最小線幅より小さい幅の素子分離領域と広い幅の素子
分離領域が同時に形成できる。 また、狭い幅と広い幅の溝に多結晶半導体を形成する
ことにより、溝側壁部に接して形成される選択酸化膜が
薄くて済み選択酸化膜に起因したストレス（即ち、素子
形成領域側に与えるストレス）が低減し、同時に、この
多結晶半導体が上記ストレスを緩和する働きをするの
で、両者相俟ってストレスによるリーク電流の発生が抑
制される。また、溝内にチャネルストップ領域を形成す
ることにより、さらに、リーク電流の抑制が図れる。 その結果、半導体集積回路のより高密度化、高信頼性
化が可能となる。 〔実施例〕 以下、本発明による半導体装置の製造方法の実施例を
説明する。 先ず、第２図の比較例について説明する。この比較例
においては、先ず第２図Ａに示すように第１導電形例え
ばｐ形のシリコン基板（１）を用意し、この基板（１）
の一主面を酸化して膜厚50〜500Å程度のSiO2膜（２）
を形成する。次にSiO2膜（２）上に厚さ3000Å程度の多
結晶シリコン層（３）及び厚さ1000Å程度のSi3N4膜
（４）をCVD（化学気相成長）法にて順次被着形成し、
次いでホトレジスト層（５）をマスクにして爾後形成す
べき素子分離領域と対応する部分のSi3N4膜（４）及び
多結晶シリコン層（５）をRIE（反応性イオンエッチン
グ）法により選択的に除去して段差部（６）を形成す
る。（７）はエッチング除去された開口部を示す。 次に、第２図Ｂに示すように段差部（６）を覆うよう
に更に全面に厚さ0.1〜0.3μのSi3N4膜（４）をCVD法に
て被着形成する。 次に、第２図Ｃに示すようにSi3N4膜（４）をRIE法に
よりエッチングする。これにより多結晶シリコン層
（３）による段差部（６）の上部と側壁部にはSi3N4膜
（４）が残る。 次に、第２図Ｄに示すようにSi3N4膜（４）をマスク
にシリコン基板（１）を深さ0.2〜1.0μｍ程度に選択エ
ッチングして溝（８）を形成する。その後、溝（８）内
に例えばボロンをドープしてp+層によるチャンネルスト
ップ領域（９）を形成する。 次に、第２図Ｅに示すように溝（８）内を選択的に酸
化してSiO2層（10）にて埋める。これによって素子分離
領域（11）が形成される。 次に、第２図Ｆに示すようにSiO2膜（４）及び多結晶
シリコン膜（３）をエッチング除去する。これにより表
面が平坦で且つ素子分離領域幅の狭い集積回路基板（1
2）が得られる。これ以後素子分離領域（11）間の素子
形成領域部に所望の半導体素子を形成する。 第２図の製法では、段差部（６）間の開口部（７）の
幅をリソグラフィ技術の最小線幅で形成し、次いで段差
部（６）の側壁にSi3N4膜（４）による側壁部を形成し
て、このSi3N4膜（４）をもマスクとしてシリコン基板
（１）に溝（８）を形成することにより、この溝（８）
はリソグラフィ技術の最小線幅より小さい幅の微細溝と
なる。その後、溝（８）内を選択酸化によるSiO2層で埋
めることにより、リソグラフィ技術の最小線幅より小さ
い幅の素子分離領域を形成することができる。しかし、
この場合、溝（８）内を埋めるSiO2層（10）の選択酸化
には、高温、長時間を要し、チャンネルストップ領域
（９）の不純物再分布が生じる懼れがあり、また選択酸
化による厚いSiO2層（10）に起因したストレスによるリ
ーク電流が発生する懼れもある。 次に、第１図を用いて本発明の一例を説明する。これ
は、狭い幅の素子分離領域と比較的広い幅の素子分離領
域を同時に形成する場合である。 本例においては、第１図Ａに示すように第１導電形例
えばｐ形のシリコン基板（１）を用意し、この基板
（１）の一主面を酸化して膜厚50〜500Å程度のSiO2膜
（２）を形成する。次にSiO2膜（２）上に厚さ3000Å程
度の多結晶シリコン層（３）及び厚さ1000Å程度のSi3N
4膜（４）をCVD（化学気相成長）法にて順次形成し、次
いで、ホトレジスト層（５）をマスクに爾後形成すべき
素子分離領域に対応する部分のSi3N4膜（４）及び多結
晶シリコン層（５）をRIE（反応性イオンエッチング）
法により選択的に除去して段差部（６）を形成する。
（７）は狭い幅の素子分離領域に対応する開口部、（1
8）は広い幅の素子分離領域に対応する開口部である。 次に、第１図Ｂに示すように、段差部（６）を覆うよ
うに更に全面に厚さ0.1〜0.3μのSi3N4膜（４）をCVD法
にて被着形成する。 次に、第１図Ｃに示すようにSi3N4膜（４）をRIE法に
よりエッチバックし、多結晶シリコン層（３）による段
差部（６）の上部と側壁にSi3N4膜（４）を残す。 次に、第１図Ｄに示すように、Si3N4膜（４）をマス
クにシリコン基板（１）を例えば深さ0.2〜1.0μ程度に
選択エッチングして溝（８）〔（8a）及び（8b）〕を形
成する。 溝（8a）は狭い素子分離領域に対応し、溝（8b）は広
い素子分離領域に対応する。その後、溝（８）内に例え
ばボロンをドープしてp+層によるチャンネルストップ領
域（９）を形成する。 次に、第１図Ｅに示すように、溝（８）を選択的に熱
酸化して厚さ1000Å程度のSiO2膜（15）を形成し、次で
溝（８）内を含んで多結晶シリコン（16）をCVD法にて
被着形成し、多結晶シリコン（16）をRIE法にてエッチ
バックした後、酸化する。この場合、狭い溝（8a）は熱
酸化膜及び多結晶シリコン（16）にて埋まり平坦化する
が、広い溝（8b）では溝側壁にのみ多結晶シリコン（1
6）が残存する。 次に、第１図Ｆに示すように、厚さ500〜1000Å程度
のSi3N4膜（19）をCVD法にて被着形成して後、Si3N4膜
（19）をパターニングし、即ち広い溝（8b）に対応した
部分のSi3N4膜（19）を選択的に除去する。 次に、このSi3N4膜（19）をマスクとして広い溝（8
b）をスチーム酸素で酸化してSiO2層（20）で埋め平坦
化する。しかる後、Si3N4膜（19），（４）及び多結晶
シリコン層（３）を夫々エッチング除去する。かくし
て、第１図Ｇに示すように、微小幅の素子分離領域（11
A）と広い幅の素子分離領域（11B）を形成してなる集積
回路基板（21）を得る。これ以後は、素子分離領域（11
A），（11B）で仕切られた素子形成領域部に所望の半導
体素子を形成する。 第１図の製法では、段差部（６）間の狭い幅の開口部
（７）の幅をリソグラフィ技術の最小線幅で形成し、段
差部（６）の側壁にSi3N4膜（４）による側壁部を形成
して、このSi3N4膜（４）をマスクとしてシリコン基板
（１）に溝（8a）を形成することにより、この溝（8a）
はリソグラフィ技術の最小線幅より小さい幅の微細溝と
なる。その後、溝（8a）の内面を選択酸化し、さらに多
結晶シリコン（16）にて埋めて後、多結晶シリコン（1
6）の表面を酸化することにより、リソグラフィ技術の
最小線幅より小さい幅の素子分離領域（11A）を形成す
ることができ、しかも基板表面を平坦とすることができ
る。 一方、段差部（６）間の広い幅の開口部（18）におい
ても、同様の工程を経て後、第１図Ｆ及びＧに示すよう
に、Si3N4膜をマスクとしてスチーム酸素により酸化
（いわゆるウエット酸化）して広い溝（8b）内をSiO2層
（20）で埋めることにより、平坦化された広い幅の素子
分離領域（11B）を形成することができる。即ち、一連
の工程によってリソグラフィ技術で決まる最小線幅より
小さい幅の素子分離領域（11A）と広い幅の素子分離領
域（11B）が同時に且つ夫々平坦に形成することができ
る。 そして、狭い幅の溝（8a）では選択酸化した後、溝内
を埋めるように多結晶シリコン（16）を形成し、広い幅
の溝（8b）では選択酸化した後、溝側壁に残るように多
結晶シリコン（16）を形成することにより、特にリーク
電流が問題となる側壁部での選択酸化膜（即ちSiO2膜）
（15）を薄くすることができ、選択酸化膜に起因したス
トレス自体を低減することができると、同時に、溝側壁
部に近接して存在する多結晶シリコン（16）がかかるス
トレスを緩和する働きをすることで、両者相俟って、選
択酸化膜に起因したストレスによるリーク電流の発生を
抑制することができる。併せて、溝（8a），（8b）の底
部及び側壁にわたって、チャネルストップ領域（９）を
形成するので、さらにリーク電流の発生を抑制できる。 この結果、狭い幅と広い幅の素子分離領域が共存する
半導体集積回路において、より高密度化され、且つ信頼
性の高い半導体集積回路を製造することができる。 また狭い幅の素子分離領域（11A）側では、その溝（8
a）内に多結晶シリコン（16）を一部低温のCVDで埋め込
むように形成することにより、多結晶シリコン（16）を
形成する前の高温の選択酸化時間を比較例に比して短く
することができ、チャネルストップ領域（９）等の不純
物再分布を少なくすることができる。 広い幅の素子分離領域（11B）側においても、いわゆ
るウエェット酸化によるSiO2層（20）で広い幅の溝（1
8）を埋めるので、酸化時間が短くなり、不純物再分布
を少なくすることができる。 特に本例は、例えばメモリ回路部では狭い幅の素子分
離領域とし、周辺回路部では比較的広い幅の素子分離領
域とするメモリ装置の製造に適用して好適である。 〔発明の効果〕 本発明によれば、リソグラフィ技術の最小線幅よりも
小さい微小幅の素子分離領域と比較的広い幅の素子分離
領域を同時に形成することができる。 また、溝側壁の選択酸化膜が薄く形成されると共に、
溝側壁に近接して多結晶半導体が形成されるので、選択
酸化膜に起因したストレスによるリーク電流の発生を抑
制することができる。従って、狭い幅と広い幅の素子分
離領域が共存する半導体集積回路において、より高密度
化した且つ高信頼性のある半導体集積回路を製造するこ
とができる。
路における素子分離領域の形成法に関する。 〔発明の概要〕 本発明は、半導体領域上に素子分離領域を形成する半
導体装置の製造方法において、半導体領域上に、狭い幅
の開口部と広い幅の開口部を有して上部が耐酸化膜で覆
われた段差部を形成する工程と、段差部の側壁に耐酸化
膜を形成する工程と、上部及び側壁の耐酸化膜をマスク
に半導体領域をエッチングして狭い幅の溝と広い幅の溝
を同時に形成する工程と、溝内のみにチャネルストップ
領域を形成する工程と、溝の内面を選択酸化する工程
と、狭い幅の溝と広い幅の溝を含んで多結晶半導体を被
着形成し、多結晶半導体を狭い幅の溝内と広い幅の溝の
側壁に残す工程と、少なくとも多結晶半導体表面を酸化
して、狭い幅の溝において平坦化された狭い幅の素子分
離領域を形成する工程と、マスクを介して選択的に広い
幅の溝内を酸化膜で埋めて平坦化された広い幅の素子分
離領域を形成する工程を有することによって、リソグラ
フィ技術の最小線幅より小さい微小幅の素子分離領域と
広い幅の素子分離領域の同時形成を可能にし、しかも両
素子分離領域でのストレスによるリーク電流を抑制でき
るようにしたものである。 〔従来の技術〕 従来、半導体集積回路において、素子間を分離するた
めの領域即ち素子分離領域の形成には、例えば選択酸化
（LOCOS）法、或いは溝を形成した後、この溝内を絶縁
層で埋める所謂ボックス法等が知られている。 〔発明が解決しようとする問題点〕 しかし乍ら、上述の選択酸化法では、バーズピーク等
により耐酸化マスクとなる窒化シリコン膜の開口部と実
際に選択酸化された酸化シリコン層とのパターン変換差
が大きい為に、トランジスタ、拡散層などの素子形成領
域が少なくなる。又、ボックス法では、素子分離領域の
最小線幅がリソグラフィ技術の最小線幅によって決まっ
てしまい、それ以下の幅で素子分離領域を形成すること
ができなかった。 一方、例えばメモリ装置等の半導体集積回路の場合、
メモリ回路部では狭い幅の素子分離領域とし、周辺回路
部では比較的広い幅の素子分離領域とした構成が採られ
ている。 そして、半導体集積回路では、素子分離領域に起因し
たストレスによるリーク電流の発生を極力抑制しなけれ
ばならない。 本発明は、上述の点に鑑み、狭い幅と広い幅の素子分
離領域が共存する半導体集積回路において、その高密度
化のために微小幅の素子分離領域の形成を可能にし、か
つ素子分離領域に起因したストレスによるリーク電流の
発生が抑制された半導体装置の製造方法を提供するもの
である。 〔問題点を解決するための手段〕 本発明に係る半導体装置の製造方法は、半導体領域上
に、狭い幅の開口部と広い幅の開口部を有して上部が耐
酸化膜で覆われた段差部を形成する工程と、 段差部の側壁に耐酸化膜を形成する工程と、 前記上部及び側壁の耐酸化膜をマスクに半導体領域を
エッチングして狭い幅の溝と広い幅の溝を同時に形成す
る工程と、 溝内のみにチャネルストップ領域を形成する工程と、 溝の内面を選択酸化する工程と、 狭い幅の溝と広い幅の溝を含んで多結晶半導体を被着
形成し、多結晶半導体を狭い幅の溝内と広い幅の溝の側
壁に残す工程と、 少なくとも多結晶半導体表面を酸化して、狭い幅の溝
において平坦化された狭い幅の素子分離領域を形成する
工程と、 マスクを介して選択的に広い幅の溝内を酸化膜で埋め
て平坦化された広い幅の素子分離領域を形成する工程を
有する。 〔作用〕 段差部間の狭い幅の開口部をリソグラフィ技術の最小
線幅で形成し、次いで段差部に耐酸化膜の側壁部を形成
して、この側壁部をもマスクとして半導体領域に溝を形
成することにより、狭い幅の溝では、その溝幅がリソグ
ラフィ技術の最小線幅より小さい幅となる。その後、両
溝の内面を選択酸化し、さらに多結晶半導体を形成し、
多結晶半導体表面を酸化することにより、リソグラフィ
技術の最小線幅より小さい幅の平坦化された素子分離領
域が形成される。 次いで、マスクを介して広い幅の溝を酸化膜で埋める
ので、平坦化された広い幅の素子分離領域が形成され
る。即ち、一連の工程によってリソグラフィ技術で決ま
る最小線幅より小さい幅の素子分離領域と広い幅の素子
分離領域が同時に形成できる。 また、狭い幅と広い幅の溝に多結晶半導体を形成する
ことにより、溝側壁部に接して形成される選択酸化膜が
薄くて済み選択酸化膜に起因したストレス（即ち、素子
形成領域側に与えるストレス）が低減し、同時に、この
多結晶半導体が上記ストレスを緩和する働きをするの
で、両者相俟ってストレスによるリーク電流の発生が抑
制される。また、溝内にチャネルストップ領域を形成す
ることにより、さらに、リーク電流の抑制が図れる。 その結果、半導体集積回路のより高密度化、高信頼性
化が可能となる。 〔実施例〕 以下、本発明による半導体装置の製造方法の実施例を
説明する。 先ず、第２図の比較例について説明する。この比較例
においては、先ず第２図Ａに示すように第１導電形例え
ばｐ形のシリコン基板（１）を用意し、この基板（１）
の一主面を酸化して膜厚50〜500Å程度のSiO2膜（２）
を形成する。次にSiO2膜（２）上に厚さ3000Å程度の多
結晶シリコン層（３）及び厚さ1000Å程度のSi3N4膜
（４）をCVD（化学気相成長）法にて順次被着形成し、
次いでホトレジスト層（５）をマスクにして爾後形成す
べき素子分離領域と対応する部分のSi3N4膜（４）及び
多結晶シリコン層（５）をRIE（反応性イオンエッチン
グ）法により選択的に除去して段差部（６）を形成す
る。（７）はエッチング除去された開口部を示す。 次に、第２図Ｂに示すように段差部（６）を覆うよう
に更に全面に厚さ0.1〜0.3μのSi3N4膜（４）をCVD法に
て被着形成する。 次に、第２図Ｃに示すようにSi3N4膜（４）をRIE法に
よりエッチングする。これにより多結晶シリコン層
（３）による段差部（６）の上部と側壁部にはSi3N4膜
（４）が残る。 次に、第２図Ｄに示すようにSi3N4膜（４）をマスク
にシリコン基板（１）を深さ0.2〜1.0μｍ程度に選択エ
ッチングして溝（８）を形成する。その後、溝（８）内
に例えばボロンをドープしてp+層によるチャンネルスト
ップ領域（９）を形成する。 次に、第２図Ｅに示すように溝（８）内を選択的に酸
化してSiO2層（10）にて埋める。これによって素子分離
領域（11）が形成される。 次に、第２図Ｆに示すようにSiO2膜（４）及び多結晶
シリコン膜（３）をエッチング除去する。これにより表
面が平坦で且つ素子分離領域幅の狭い集積回路基板（1
2）が得られる。これ以後素子分離領域（11）間の素子
形成領域部に所望の半導体素子を形成する。 第２図の製法では、段差部（６）間の開口部（７）の
幅をリソグラフィ技術の最小線幅で形成し、次いで段差
部（６）の側壁にSi3N4膜（４）による側壁部を形成し
て、このSi3N4膜（４）をもマスクとしてシリコン基板
（１）に溝（８）を形成することにより、この溝（８）
はリソグラフィ技術の最小線幅より小さい幅の微細溝と
なる。その後、溝（８）内を選択酸化によるSiO2層で埋
めることにより、リソグラフィ技術の最小線幅より小さ
い幅の素子分離領域を形成することができる。しかし、
この場合、溝（８）内を埋めるSiO2層（10）の選択酸化
には、高温、長時間を要し、チャンネルストップ領域
（９）の不純物再分布が生じる懼れがあり、また選択酸
化による厚いSiO2層（10）に起因したストレスによるリ
ーク電流が発生する懼れもある。 次に、第１図を用いて本発明の一例を説明する。これ
は、狭い幅の素子分離領域と比較的広い幅の素子分離領
域を同時に形成する場合である。 本例においては、第１図Ａに示すように第１導電形例
えばｐ形のシリコン基板（１）を用意し、この基板
（１）の一主面を酸化して膜厚50〜500Å程度のSiO2膜
（２）を形成する。次にSiO2膜（２）上に厚さ3000Å程
度の多結晶シリコン層（３）及び厚さ1000Å程度のSi3N
4膜（４）をCVD（化学気相成長）法にて順次形成し、次
いで、ホトレジスト層（５）をマスクに爾後形成すべき
素子分離領域に対応する部分のSi3N4膜（４）及び多結
晶シリコン層（５）をRIE（反応性イオンエッチング）
法により選択的に除去して段差部（６）を形成する。
（７）は狭い幅の素子分離領域に対応する開口部、（1
8）は広い幅の素子分離領域に対応する開口部である。 次に、第１図Ｂに示すように、段差部（６）を覆うよ
うに更に全面に厚さ0.1〜0.3μのSi3N4膜（４）をCVD法
にて被着形成する。 次に、第１図Ｃに示すようにSi3N4膜（４）をRIE法に
よりエッチバックし、多結晶シリコン層（３）による段
差部（６）の上部と側壁にSi3N4膜（４）を残す。 次に、第１図Ｄに示すように、Si3N4膜（４）をマス
クにシリコン基板（１）を例えば深さ0.2〜1.0μ程度に
選択エッチングして溝（８）〔（8a）及び（8b）〕を形
成する。 溝（8a）は狭い素子分離領域に対応し、溝（8b）は広
い素子分離領域に対応する。その後、溝（８）内に例え
ばボロンをドープしてp+層によるチャンネルストップ領
域（９）を形成する。 次に、第１図Ｅに示すように、溝（８）を選択的に熱
酸化して厚さ1000Å程度のSiO2膜（15）を形成し、次で
溝（８）内を含んで多結晶シリコン（16）をCVD法にて
被着形成し、多結晶シリコン（16）をRIE法にてエッチ
バックした後、酸化する。この場合、狭い溝（8a）は熱
酸化膜及び多結晶シリコン（16）にて埋まり平坦化する
が、広い溝（8b）では溝側壁にのみ多結晶シリコン（1
6）が残存する。 次に、第１図Ｆに示すように、厚さ500〜1000Å程度
のSi3N4膜（19）をCVD法にて被着形成して後、Si3N4膜
（19）をパターニングし、即ち広い溝（8b）に対応した
部分のSi3N4膜（19）を選択的に除去する。 次に、このSi3N4膜（19）をマスクとして広い溝（8
b）をスチーム酸素で酸化してSiO2層（20）で埋め平坦
化する。しかる後、Si3N4膜（19），（４）及び多結晶
シリコン層（３）を夫々エッチング除去する。かくし
て、第１図Ｇに示すように、微小幅の素子分離領域（11
A）と広い幅の素子分離領域（11B）を形成してなる集積
回路基板（21）を得る。これ以後は、素子分離領域（11
A），（11B）で仕切られた素子形成領域部に所望の半導
体素子を形成する。 第１図の製法では、段差部（６）間の狭い幅の開口部
（７）の幅をリソグラフィ技術の最小線幅で形成し、段
差部（６）の側壁にSi3N4膜（４）による側壁部を形成
して、このSi3N4膜（４）をマスクとしてシリコン基板
（１）に溝（8a）を形成することにより、この溝（8a）
はリソグラフィ技術の最小線幅より小さい幅の微細溝と
なる。その後、溝（8a）の内面を選択酸化し、さらに多
結晶シリコン（16）にて埋めて後、多結晶シリコン（1
6）の表面を酸化することにより、リソグラフィ技術の
最小線幅より小さい幅の素子分離領域（11A）を形成す
ることができ、しかも基板表面を平坦とすることができ
る。 一方、段差部（６）間の広い幅の開口部（18）におい
ても、同様の工程を経て後、第１図Ｆ及びＧに示すよう
に、Si3N4膜をマスクとしてスチーム酸素により酸化
（いわゆるウエット酸化）して広い溝（8b）内をSiO2層
（20）で埋めることにより、平坦化された広い幅の素子
分離領域（11B）を形成することができる。即ち、一連
の工程によってリソグラフィ技術で決まる最小線幅より
小さい幅の素子分離領域（11A）と広い幅の素子分離領
域（11B）が同時に且つ夫々平坦に形成することができ
る。 そして、狭い幅の溝（8a）では選択酸化した後、溝内
を埋めるように多結晶シリコン（16）を形成し、広い幅
の溝（8b）では選択酸化した後、溝側壁に残るように多
結晶シリコン（16）を形成することにより、特にリーク
電流が問題となる側壁部での選択酸化膜（即ちSiO2膜）
（15）を薄くすることができ、選択酸化膜に起因したス
トレス自体を低減することができると、同時に、溝側壁
部に近接して存在する多結晶シリコン（16）がかかるス
トレスを緩和する働きをすることで、両者相俟って、選
択酸化膜に起因したストレスによるリーク電流の発生を
抑制することができる。併せて、溝（8a），（8b）の底
部及び側壁にわたって、チャネルストップ領域（９）を
形成するので、さらにリーク電流の発生を抑制できる。 この結果、狭い幅と広い幅の素子分離領域が共存する
半導体集積回路において、より高密度化され、且つ信頼
性の高い半導体集積回路を製造することができる。 また狭い幅の素子分離領域（11A）側では、その溝（8
a）内に多結晶シリコン（16）を一部低温のCVDで埋め込
むように形成することにより、多結晶シリコン（16）を
形成する前の高温の選択酸化時間を比較例に比して短く
することができ、チャネルストップ領域（９）等の不純
物再分布を少なくすることができる。 広い幅の素子分離領域（11B）側においても、いわゆ
るウエェット酸化によるSiO2層（20）で広い幅の溝（1
8）を埋めるので、酸化時間が短くなり、不純物再分布
を少なくすることができる。 特に本例は、例えばメモリ回路部では狭い幅の素子分
離領域とし、周辺回路部では比較的広い幅の素子分離領
域とするメモリ装置の製造に適用して好適である。 〔発明の効果〕 本発明によれば、リソグラフィ技術の最小線幅よりも
小さい微小幅の素子分離領域と比較的広い幅の素子分離
領域を同時に形成することができる。 また、溝側壁の選択酸化膜が薄く形成されると共に、
溝側壁に近接して多結晶半導体が形成されるので、選択
酸化膜に起因したストレスによるリーク電流の発生を抑
制することができる。従って、狭い幅と広い幅の素子分
離領域が共存する半導体集積回路において、より高密度
化した且つ高信頼性のある半導体集積回路を製造するこ
とができる。
【図面の簡単な説明】
第１図Ａ〜Ｇは本発明による半導体装置の製造方法の一
実施例を示す工程図、第２図Ａ〜Ｆは比較例を示す工程
図である。 （１）はシリコン基板、（２）はSiO2膜、（３）は多結
晶シリコン層、（４），（19）はSi3N4膜、（６）は段
差部、（８），（8a），（8b）は溝、（11），（11
A），（11B）は素子分離領域、（15）はSiO2膜、（16）
は多結晶シリコン、（20）はSiO2層である。
実施例を示す工程図、第２図Ａ〜Ｆは比較例を示す工程
図である。 （１）はシリコン基板、（２）はSiO2膜、（３）は多結
晶シリコン層、（４），（19）はSi3N4膜、（６）は段
差部、（８），（8a），（8b）は溝、（11），（11
A），（11B）は素子分離領域、（15）はSiO2膜、（16）
は多結晶シリコン、（20）はSiO2層である。
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(56)参考文献 特開 昭58−46645（ＪＰ，Ａ)
特開 昭58−213444（ＪＰ，Ａ)
特開 昭61−225833（ＪＰ，Ａ)
特開 昭59−76472（ＪＰ，Ａ)
特開 昭61−247051（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
H01L 21/76
Claims (1)
- (57)【特許請求の範囲】 １．半導体領域上に、狭い幅の開口部と広い幅の開口部
を有して上部が耐酸化膜で覆われた段差部を形成する工
程と、 前記段差部の側壁に耐酸化膜を形成する工程と、 前記上部及び側壁の耐酸化膜をマスクに前記半導体領域
をエッチングして狭い幅の溝と広い幅の溝を同時に形成
する工程と、 前記溝内のみにチャネルストップ領域を形成する工程
と、 前記溝の内面を選択酸化する工程と、 前記狭い幅の溝と広い幅の溝を含んで多結晶半導体を被
着形成し、前記多結晶半導体を前記狭い幅の溝内と前記
広い幅の溝の側壁に残す工程と、 少なくとも前記多結晶半導体表面を酸化して、前記狭い
幅の溝において平坦化された狭い幅の素子分離領域を形
成する工程と、 マスクを介して選択的に前記広い幅の溝内を酸化膜で埋
めて平坦化された広い幅の素子分離領域を形成する工程
を有する ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135531A JP2757358B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135531A JP2757358B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63299361A JPS63299361A (ja) | 1988-12-06 |
| JP2757358B2 true JP2757358B2 (ja) | 1998-05-25 |
Family
ID=15153950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62135531A Expired - Fee Related JP2757358B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757358B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100319622B1 (ko) * | 1999-05-14 | 2002-01-05 | 김영환 | 반도체 장치의 분리구조 형성방법 |
| KR100473736B1 (ko) * | 2002-10-28 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자 분리막 형성 방법 |
| JP2007165862A (ja) * | 2005-11-15 | 2007-06-28 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846645A (ja) * | 1981-09-14 | 1983-03-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58213444A (ja) * | 1982-06-04 | 1983-12-12 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS5976472A (ja) * | 1982-10-26 | 1984-05-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPH06101517B2 (ja) * | 1985-03-29 | 1994-12-12 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS61247051A (ja) * | 1985-04-24 | 1986-11-04 | Hitachi Ltd | 半導体装置の製造方法 |
-
1987
- 1987-05-29 JP JP62135531A patent/JP2757358B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63299361A (ja) | 1988-12-06 |
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