JPS5846645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5846645A JPS5846645A JP14379681A JP14379681A JPS5846645A JP S5846645 A JPS5846645 A JP S5846645A JP 14379681 A JP14379681 A JP 14379681A JP 14379681 A JP14379681 A JP 14379681A JP S5846645 A JPS5846645 A JP S5846645A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- silicon
- plasma
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかわり、半導体基板
上の各素子間を電気的に絶縁分離する丸めに１素子間の
領域に比較的厚い絶縁膜を埋め込む半導体装置の製造方
法に関するものである。
上の各素子間を電気的に絶縁分離する丸めに１素子間の
領域に比較的厚い絶縁膜を埋め込む半導体装置の製造方
法に関するものである。
半導体としてシリコンを用い々半導体装置、特Ｋ ＃８
ｉｌｌ半導体装置においては、寄生チャンネルによる
絶縁不良をなくシ、かつ寄生容蓋を小さくする丸めに素
子間のいわゆるフィーミド領域に厚い酸化膜を形成する
事が行われている。
ｉｌｌ半導体装置においては、寄生チャンネルによる
絶縁不良をなくシ、かつ寄生容蓋を小さくする丸めに素
子間のいわゆるフィーミド領域に厚い酸化膜を形成する
事が行われている。
従来、このような酸化膜をバ・、り水子間分離法として
は、選択酸化法が良く知られでいる。°これは素子形成
領域を耐酸化性マスク、代表的にはシリコン窒化膜で覆
い、高眞酸化を行ってフィールド領域に選択的に単い酸
化膜を形成するものである。しかしこのような選択酸化
法においては、上記酸化中シリコン窒化膜の端部からフ
ィールド酸化膜が鳥のくちばしくバーズビーク）状に食
い込む丸め素子形成領域の寸法誤差の１ポ因とな９、実
質的な素子寸法を減少させるため集積回路の高集積化の
妨げとなっていた。
は、選択酸化法が良く知られでいる。°これは素子形成
領域を耐酸化性マスク、代表的にはシリコン窒化膜で覆
い、高眞酸化を行ってフィールド領域に選択的に単い酸
化膜を形成するものである。しかしこのような選択酸化
法においては、上記酸化中シリコン窒化膜の端部からフ
ィールド酸化膜が鳥のくちばしくバーズビーク）状に食
い込む丸め素子形成領域の寸法誤差の１ポ因とな９、実
質的な素子寸法を減少させるため集積回路の高集積化の
妨げとなっていた。
次にこのような従来選択酸化法においては、酸化膜を形
成後フィールド領域と素子形成領域の間にフィールド酸
化膜厚の約半分程度の表面段差ができる、これが抜々の
工８まで段差として残るためその後のリノグラフィー精
度の低下や金栖配−の断差部での信頼性を下げる原因と
なっていた。
成後フィールド領域と素子形成領域の間にフィールド酸
化膜厚の約半分程度の表面段差ができる、これが抜々の
工８まで段差として残るためその後のリノグラフィー精
度の低下や金栖配−の断差部での信頼性を下げる原因と
なっていた。
これに対して、上記バーズビークを０にして、しかも表
面を平坦にする丸めにフィールドｅｆｆ１Ｍの半導体域
板を少々くとも一部エッチングし、ここに絶縁膜を埋め
込むＢＯＸ法がある。
面を平坦にする丸めにフィールドｅｆｆ１Ｍの半導体域
板を少々くとも一部エッチングし、ここに絶縁膜を埋め
込むＢＯＸ法がある。
ＢＯＸ法を第１図を用いて簡単に説明する。まず第１図
（１）に示すように例えばシリコン基板１１１を用意し
て、通常の写真食刻工程を行う事により素子形成領域上
に酸化膜（２）を介してｋｌマスク（３）を形成する０
次にＡＩ膜マスク＋３）を用いて、フィールド領域のシ
リコン基板（１）を所望のフィールド膜厚分相当エツチ
ングする。次に（ｂ）図に示すように同じＡｊマスク（
３）を用いてフィールド領域にフィールド反転防止のた
めに、シリコン基板と同導電型の不純物、例えばＰ型基
板の場合はボロンをイオン注入しボロンの比較的高濃度
の領域（４）を形成する。その後（０図に示すようにリ
フトオフ加工を用いてフィールド領域にシリコン酸化１
ｉＭ （５）を埋め込む０例えばこのリフトオフ加工は
次のように行う。
（１）に示すように例えばシリコン基板１１１を用意し
て、通常の写真食刻工程を行う事により素子形成領域上
に酸化膜（２）を介してｋｌマスク（３）を形成する０
次にＡＩ膜マスク＋３）を用いて、フィールド領域のシ
リコン基板（１）を所望のフィールド膜厚分相当エツチ
ングする。次に（ｂ）図に示すように同じＡｊマスク（
３）を用いてフィールド領域にフィールド反転防止のた
めに、シリコン基板と同導電型の不純物、例えばＰ型基
板の場合はボロンをイオン注入しボロンの比較的高濃度
の領域（４）を形成する。その後（０図に示すようにリ
フトオフ加工を用いてフィールド領域にシリコン酸化１
ｉＭ （５）を埋め込む０例えばこのリフトオフ加工は
次のように行う。
即ち、全ｍｃ例えばＰｌａｓｍａ ＣＶＤ ８ｉ０２膜
を堆積する０次Ｋ例えば弗化アンモニウム液で１分根度
エツチングすると、フィールド領域と素子形成領域の境
界〈できている段差部側面に堆積したＰｌａｓｍａＣＶ
Ｄ ８１０２ ＠は平坦部上に堆積した嗅に比べて、エ
ツチング速度が！５〜２０倍はやいため、選択的に、上
記側面の暎が除去される。その後素子形成領域−ＥのＡ
７マスク（３）を除去すると、Ｎｌマスク上に堆積した
Ｐｌａｓｍａ ＣＶＤ ５１０２膜も一緒に除去され、
フィールド領域にのみＰｌａｓｍａ （■Ｓ ｉｏ２膜
（５）が埋め込まれる。この時フィールド領域と素子形
成領域の境界には（Ｃ）図に示すように断面形状が一定
の細いＩｌｌ １６１が残される。
を堆積する０次Ｋ例えば弗化アンモニウム液で１分根度
エツチングすると、フィールド領域と素子形成領域の境
界〈できている段差部側面に堆積したＰｌａｓｍａＣＶ
Ｄ ８１０２ ＠は平坦部上に堆積した嗅に比べて、エ
ツチング速度が！５〜２０倍はやいため、選択的に、上
記側面の暎が除去される。その後素子形成領域−ＥのＡ
７マスク（３）を除去すると、Ｎｌマスク上に堆積した
Ｐｌａｓｍａ ＣＶＤ ５１０２膜も一緒に除去され、
フィールド領域にのみＰｌａｓｍａ （■Ｓ ｉｏ２膜
（５）が埋め込まれる。この時フィールド領域と素子形
成領域の境界には（Ｃ）図に示すように断面形状が一定
の細いＩｌｌ １６１が残される。
次に（ｄ） ｉｌに示すように、上記細い＄＋６）を例
えばＣｖＤ ８ ！０２ 膜（７） テ均一 Ｋ ｊｌ
Ａ メ込ｂ ト＊ ＣｖＤＳ ｒ ０２ ｇ表面には、
上記細いＩｌｌ ＋６）の’ｈＫ一定の凹部（８）がで
きる０次に表面を平坦にする事が可能で、がっ上記ＣＶ
Ｄ ５ｉｎ２模（７）とエツチング速度が等しくなるよ
りなＷｌ！９１を杉安し、上記凹部（８）を埋め込みか
つ表面を平坦（する。その後（ｅ１図に示すように均一
に上記表面を平坦化した膜ｉ９） ＣｖＤ ５ｉ０２嘆
（７）を一部エッチングし、さらにエツチングを行ない
素子′形成領域のシリコンを露出させると、フィーぷド
領域は、はぼ平坦に酸化膜で埋め込まれる。その後、素
子形成領域に通常の方法によりＦ９’ｒ望の素子キ形成
する。
えばＣｖＤ ８ ！０２ 膜（７） テ均一 Ｋ ｊｌ
Ａ メ込ｂ ト＊ ＣｖＤＳ ｒ ０２ ｇ表面には、
上記細いＩｌｌ ＋６）の’ｈＫ一定の凹部（８）がで
きる０次に表面を平坦にする事が可能で、がっ上記ＣＶ
Ｄ ５ｉｎ２模（７）とエツチング速度が等しくなるよ
りなＷｌ！９１を杉安し、上記凹部（８）を埋め込みか
つ表面を平坦（する。その後（ｅ１図に示すように均一
に上記表面を平坦化した膜ｉ９） ＣｖＤ ５ｉ０２嘆
（７）を一部エッチングし、さらにエツチングを行ない
素子′形成領域のシリコンを露出させると、フィーぷド
領域は、はぼ平坦に酸化膜で埋め込まれる。その後、素
子形成領域に通常の方法によりＦ９’ｒ望の素子キ形成
する。
この方法は極めて平坦な表面構造を（是供するばかりで
なく、実質上、パー゛ズビークをセロにできるすぐれた
素子分離法である。しかるに従来この方法ではシリコン
エツチングのマスク□としてＡｌを用いている為櫨々の
不都合が生じている。例えばＡｌのパターンを形成する
時、Ａｌのグレイン境界でエツチングが選択的に進みパ
ターンＭ＆を著るしく、下げることが生じる。￥！、ｉ
は熱１汞化とになり、プラズマＳ ｔｏ２−シリコン界
面に多くの界面準位が発生し、これがＰＮの接合の逆方
向特性でのリーク電流を増加させたり、トランジスタの
サプスレシ普−ルド電流を増大させたりした。
なく、実質上、パー゛ズビークをセロにできるすぐれた
素子分離法である。しかるに従来この方法ではシリコン
エツチングのマスク□としてＡｌを用いている為櫨々の
不都合が生じている。例えばＡｌのパターンを形成する
時、Ａｌのグレイン境界でエツチングが選択的に進みパ
ターンＭ＆を著るしく、下げることが生じる。￥！、ｉ
は熱１汞化とになり、プラズマＳ ｔｏ２−シリコン界
面に多くの界面準位が発生し、これがＰＮの接合の逆方
向特性でのリーク電流を増加させたり、トランジスタの
サプスレシ普−ルド電流を増大させたりした。
又プラズーｒｓＩ０２堆積前には、ＡＩがやられない様
有機溶剤でのクリーニングしか行えない為しばしば汚染
が問題とな抄、これも素子特性を劣化させる製品の歩留
抄を低下させることとなった。
有機溶剤でのクリーニングしか行えない為しばしば汚染
が問題とな抄、これも素子特性を劣化させる製品の歩留
抄を低下させることとなった。
本発明は以上の点に１みなされたものであ抄、エツチン
グの為のマスクとしてＡＩの代わりに耐酸化性被膜で覆
われた多姑晶シリコン又はテモルフオスシリコン模を用
いることによ抄、上記不部会を解決した優れた半導体装
置の製造方法を提供するものである。
グの為のマスクとしてＡＩの代わりに耐酸化性被膜で覆
われた多姑晶シリコン又はテモルフオスシリコン模を用
いることによ抄、上記不部会を解決した優れた半導体装
置の製造方法を提供するものである。
以下図面第２図（ａ）〜（ｇ）を参照しながら本発明の
一実権例を説明する。
一実権例を説明する。
第２図（ａ）に示した如く、半導体基体、例えばＰ型シ
リコン基板（２００）上Ｋ例えば約ｔｏｏｏｘの熱酸化
＠ （２０１） 、約５ｏｏｏＸリンドープポリシリコ
７ （２０２）約ｚｏｏｏＫのシリコ７窒化模（２０３
）を順次形成する。そして素子となるべき碩域上にフォ
トレジス） （２０４）を選択的に設置する０次に７オ
トレジスト（２０４）をマスクに窒化模、ボリシリコン
を順次エツチングです、（第２図（ｂ））このエツチン
グにはパターン変換差をなくす為、リアクティブイオン
エツチングを用いたが、その他の手段を用いても差つか
えない０次に全面に、シリコン窒化１１１ｍ （２０５
）を堆積し全面を例えばリアクティブイオンエツチング
すると前記エツチングされたポリシリコン（２０２）の
側壁部にのみ窒化［（２０６）を残置させることが出来
る。（第２図（ｄ））次にこれらをマスク、として５ｔ
Ｏｚ Ｉｉ！ （２ｔｌｌ） シリコン幕板を順次エツ
チング除去して第２図ｆｄ） Ｋ示した構造を得る。こ
れは従来例の第１図（ｂｌに相当するものである。
リコン基板（２００）上Ｋ例えば約ｔｏｏｏｘの熱酸化
＠ （２０１） 、約５ｏｏｏＸリンドープポリシリコ
７ （２０２）約ｚｏｏｏＫのシリコ７窒化模（２０３
）を順次形成する。そして素子となるべき碩域上にフォ
トレジス） （２０４）を選択的に設置する０次に７オ
トレジスト（２０４）をマスクに窒化模、ボリシリコン
を順次エツチングです、（第２図（ｂ））このエツチン
グにはパターン変換差をなくす為、リアクティブイオン
エツチングを用いたが、その他の手段を用いても差つか
えない０次に全面に、シリコン窒化１１１ｍ （２０５
）を堆積し全面を例えばリアクティブイオンエツチング
すると前記エツチングされたポリシリコン（２０２）の
側壁部にのみ窒化［（２０６）を残置させることが出来
る。（第２図（ｄ））次にこれらをマスク、として５ｔ
Ｏｚ Ｉｉ！ （２ｔｌｌ） シリコン幕板を順次エツ
チング除去して第２図ｆｄ） Ｋ示した構造を得る。こ
れは従来例の第１図（ｂｌに相当するものである。
次にこの状態でウェハーを例えば１１） Ｏ０℃で１時
間ｄｒｙ ０２中で熱酸化すると約５００にの熱、”窒
化膜（２０７）がシリコン基板（２００）の露出表面に
形成され４る。（第２図（ｅ）） このとき、多結晶シリコン（２０２）は表面がすべて耐
酸化性の窒化膜で覆われている為酸化されることはない
。
間ｄｒｙ ０２中で熱酸化すると約５００にの熱、”窒
化膜（２０７）がシリコン基板（２００）の露出表面に
形成され４る。（第２図（ｅ）） このとき、多結晶シリコン（２０２）は表面がすべて耐
酸化性の窒化膜で覆われている為酸化されることはない
。
次に全面に例えばプラダ” ８１０２ ｌ！Ｊ（２０８
）を堆積させ弗化アンモニウム液で一分和度エッチング
すると段差部の側壁部のみプラズマ５１０２膜が除去さ
れる。この時、基板シリコン表ω１に形成されていた５
ｔｏ２膜（２０７）も一部エッチング除去される為ここ
で再び熱管化を行うとシリコンの露出部が再び酸化され
第２図（ｆ） Ｋ示した構造を得る。
）を堆積させ弗化アンモニウム液で一分和度エッチング
すると段差部の側壁部のみプラズマ５１０２膜が除去さ
れる。この時、基板シリコン表ω１に形成されていた５
ｔｏ２膜（２０７）も一部エッチング除去される為ここ
で再び熱管化を行うとシリコンの露出部が再び酸化され
第２図（ｆ） Ｋ示した構造を得る。
次に九とえは熱妙ん酸％あるいはプラズマエツチングを
行うことにより、側壁部のシリコイ窒化［（２０６）を
除去１． 次イテ例工ｒｄ Ｈト１： ）Ｍ）３ ：
（］（３ＣＩ’Ｘ）Ｈを体積比で１：３：８の比で混合
したエツチング液につけるとリンドープポリシリコン（
２０２）のみ選択的にエツチングされその上のシリコン
窒化膜（２０３） 、プラズマ８１０２（２０８）が同
時に除去される。
行うことにより、側壁部のシリコイ窒化［（２０６）を
除去１． 次イテ例工ｒｄ Ｈト１： ）Ｍ）３ ：
（］（３ＣＩ’Ｘ）Ｈを体積比で１：３：８の比で混合
したエツチング液につけるとリンドープポリシリコン（
２０２）のみ選択的にエツチングされその上のシリコン
窒化膜（２０３） 、プラズマ８１０２（２０８）が同
時に除去される。
このエツチングは多結晶シリコンをエツチングするプラ
ズマエツチングの方法を用いてもよい。
ズマエツチングの方法を用いてもよい。
以下は従来例と全く同じ方法により ＣＶＤ ８ｉ０２
ＩＩ （２０９）が細い溝に埋め込まれ、第２図（ｇ）
に示した如くシリコン凹部にシリコン酸化模が完全（埋
め込まれ九構造が得られる。
ＩＩ （２０９）が細い溝に埋め込まれ、第２図（ｇ）
に示した如くシリコン凹部にシリコン酸化模が完全（埋
め込まれ九構造が得られる。
さて５本発明の方法を従来の方法と比較してみると、ｋ
ｌのかわ９にシリコン窒化膜、及びポリシリコンがシリ
コンエツチングの為のマスクに用いられており、これら
のパタニングが入ｌにくらべ非常に精度よく行える為に
、本発明の方法では素子形成領域の形成が正確に行える
。又、シリコン窒化膜、ポリシリコンはＡＩと異り、い
かなる薬品処理に対しても強い為、プラズマ５ｉ０２１
１１を堆積する前（酸処理を用いて十分なりリーニング
が行える為汚染などによる素子特性の劣化、製品歩留の
低下などは全くなくなった。又、プラズマ８１０２膜堆
積前にシリコン表面に熱酸化膜（２０７）を形成できる
為フィールド部に於る５ｉｎ２とＳｉの界面特性が非常
によくなり、ＰＮ接合の逆本向特性やトランジスタのサ
プスレシ曹ルド電流を大幅に減少させることが可能とな
った。
ｌのかわ９にシリコン窒化膜、及びポリシリコンがシリ
コンエツチングの為のマスクに用いられており、これら
のパタニングが入ｌにくらべ非常に精度よく行える為に
、本発明の方法では素子形成領域の形成が正確に行える
。又、シリコン窒化膜、ポリシリコンはＡＩと異り、い
かなる薬品処理に対しても強い為、プラズマ５ｉ０２１
１１を堆積する前（酸処理を用いて十分なりリーニング
が行える為汚染などによる素子特性の劣化、製品歩留の
低下などは全くなくなった。又、プラズマ８１０２膜堆
積前にシリコン表面に熱酸化膜（２０７）を形成できる
為フィールド部に於る５ｉｎ２とＳｉの界面特性が非常
によくなり、ＰＮ接合の逆本向特性やトランジスタのサ
プスレシ曹ルド電流を大幅に減少させることが可能とな
った。
以上の様に本発明によって、歩留り信頼性をともに飛躍
的に改善させることが可能となった。
的に改善させることが可能となった。
なお本実施例ではリンドープポリシリコンｔ−用いた場
合を述べた力ｉ、これはアモルフォス・シリコンを用い
ても同様の効果を得ることが出来る。
合を述べた力ｉ、これはアモルフォス・シリコンを用い
ても同様の効果を得ることが出来る。
又全面に窒化膜を堆積させた後、連間をＲ，ＩＢするこ
とによりポリシリコン（２０２）の１ｉＩＩ壁部に窒化
膜食残し九がこれは、九とえば、第一３図（ｂｌの状態
でポリシリコンの側１１ｓに直接窒化によって窒化膜を
形成してもよい。
とによりポリシリコン（２０２）の１ｉＩＩ壁部に窒化
膜食残し九がこれは、九とえば、第一３図（ｂｌの状態
でポリシリコンの側１１ｓに直接窒化によって窒化膜を
形成してもよい。
又本実施例では、特にフィール７・°イオン注入につい
て述べなかったが、第２図＋ｂ） 、 （ｄ） ＃ （
ｅ）などいづれの段階に於て、これを行う−（もよいこ
とは明らかである。又、Ｐ型基板の場合（、二ついて述
べたが、Ｎ型基板の場合でも同様に適用可能で又ＣＭ）
Ｓに４同様に用いることが可能である。
て述べなかったが、第２図＋ｂ） 、 （ｄ） ＃ （
ｅ）などいづれの段階に於て、これを行う−（もよいこ
とは明らかである。又、Ｐ型基板の場合（、二ついて述
べたが、Ｎ型基板の場合でも同様に適用可能で又ＣＭ）
Ｓに４同様に用いることが可能である。
第１図（ａ）〜（ｅ）は従来例を示す工程断面図、第２
！！１ ｔａ）〜（ｇ）は本発明の一実施例を示す工程
断面図である０図に於て、 １ 、２００・・・シリコン基板、３・・・Ａｌ２Ｏ２
，２０６・・・シリコン窒化膜、５ 、２０８−・・プ
ラズマ８１０２ ｓ ２０９ ・・・ＣＶＤ ８ｉ０２
第 １ 図 濶； 第２図 ｉ口
！！１ ｔａ）〜（ｇ）は本発明の一実施例を示す工程
断面図である０図に於て、 １ 、２００・・・シリコン基板、３・・・Ａｌ２Ｏ２
，２０６・・・シリコン窒化膜、５ 、２０８−・・プ
ラズマ８１０２ ｓ ２０９ ・・・ＣＶＤ ８ｉ０２
第 １ 図 濶； 第２図 ｉ口
Claims (1)
- 半導体基体上に半導体膜を形成する工程と、とべ上に耐
酸化性被膜を形成す−５る工程と、前記多重膜の所望領
域をエツチング除去する工程と、前記半導体膜の露出さ
れた側壁に耐酸化性−を形成する工程と、この耐酸化性
ｆ−が形成された多ｍｓをマスクとして基体をエツチン
グし凹部を＠成する工程と、熱酸化によ抄前配凹部表面
に酸化膜を形成する工程と、絶縁膜を堆積する工程と、
前記耐酸化性ＩＩ！が形成された多１１［をその上に堆
積し九絶縁膜と共に除去し、前記凹部に前記絶縁膜を残
置してフィールド絶縁膜を形成する工程とを具備して成
る事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14379681A JPS5846645A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14379681A JPS5846645A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5846645A true JPS5846645A (ja) | 1983-03-18 |
Family
ID=15347178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14379681A Pending JPS5846645A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846645A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115229A (ja) * | 1983-11-28 | 1985-06-21 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6193627A (ja) * | 1984-10-15 | 1986-05-12 | Mitsubishi Electric Corp | パタ−ンの形成方法 |
| JPS63299361A (ja) * | 1987-05-29 | 1988-12-06 | Sony Corp | 半導体装置の製造方法 |
| JP2007081367A (ja) * | 2005-09-15 | 2007-03-29 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
-
1981
- 1981-09-14 JP JP14379681A patent/JPS5846645A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115229A (ja) * | 1983-11-28 | 1985-06-21 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6193627A (ja) * | 1984-10-15 | 1986-05-12 | Mitsubishi Electric Corp | パタ−ンの形成方法 |
| JPS63299361A (ja) * | 1987-05-29 | 1988-12-06 | Sony Corp | 半導体装置の製造方法 |
| JP2007081367A (ja) * | 2005-09-15 | 2007-03-29 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0461326A (ja) | 半導体装置の製造方法 | |
| JPS58115859A (ja) | 半導体装置の製造方法 | |
| JPS5846645A (ja) | 半導体装置の製造方法 | |
| JPH09289323A (ja) | 半導体装置の製造方法 | |
| US4148133A (en) | Polysilicon mask for etching thick insulator | |
| JPS63207177A (ja) | 半導体装置の製造方法 | |
| JPS59167030A (ja) | 半導体装置の製造方法 | |
| CN116487320B (zh) | 深沟槽隔离结构的制备方法 | |
| JPH0645617A (ja) | 単結晶薄膜部材の製造方法 | |
| KR100253268B1 (ko) | 반도체 소자 절연방법 | |
| JPS59177941A (ja) | 素子分離領域の製造方法 | |
| JPS59181639A (ja) | 半導体装置の製造方法 | |
| JPS5846646A (ja) | 半導体装置の製造方法 | |
| JPS62232143A (ja) | 半導体装置の製造方法 | |
| JPS63142831A (ja) | 半導体装置の素子分離領域形成方法 | |
| KR100204022B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JPH0194668A (ja) | 半導体装置の製造方法 | |
| JPS59129438A (ja) | 半導体装置の製造方法 | |
| JPS5827337A (ja) | 半導体装置の製造方法 | |
| JPH04105346A (ja) | 半導体装置の製造方法 | |
| JPS5893236A (ja) | 微細パタ−ン形成方法 | |
| JPS5852340B2 (ja) | 半導体装置の製造方法 | |
| JPH0217931B2 (ja) | ||
| JPS6387742A (ja) | 半導体装置の製造方法 | |
| JPS63308932A (ja) | 半導体装置における素子間分離方法 |