JPS63299361A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63299361A JPS63299361A JP13553187A JP13553187A JPS63299361A JP S63299361 A JPS63299361 A JP S63299361A JP 13553187 A JP13553187 A JP 13553187A JP 13553187 A JP13553187 A JP 13553187A JP S63299361 A JPS63299361 A JP S63299361A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法、特に半導体集積回路
における微小幅の素子分離領域の形成法に関する。
における微小幅の素子分離領域の形成法に関する。
本発明は、半導体領域上に素子分離領域を形成する半導
体装置の製造方法において、半導体領域上に形成した段
差部を覆って耐酸化膜を形成するコニ程、この耐酸化膜
を異方性エツチングにて段差部の上部と側壁部を残すよ
うに選択的に除去する工程、この耐酸化膜をマスクに半
導体領域をエツチングして素子分離用に係わる溝を形成
する工程、この溝内を選択的に酸化する工程を採用する
ことによって、リソグラフィ技術の最小線幅より小さい
微小幅の素子分離領域を形成できるようにしたものであ
る。
体装置の製造方法において、半導体領域上に形成した段
差部を覆って耐酸化膜を形成するコニ程、この耐酸化膜
を異方性エツチングにて段差部の上部と側壁部を残すよ
うに選択的に除去する工程、この耐酸化膜をマスクに半
導体領域をエツチングして素子分離用に係わる溝を形成
する工程、この溝内を選択的に酸化する工程を採用する
ことによって、リソグラフィ技術の最小線幅より小さい
微小幅の素子分離領域を形成できるようにしたものであ
る。
従来、半導体集積回路において、素子間を分離するため
の領域即ち素子分離領域の形成には、例えば選択酸化（
ＬＯＧＯ５）法、或いは溝を形成した後、この溝内を絶
縁層で埋める所謂ボックス法等が知られている。
の領域即ち素子分離領域の形成には、例えば選択酸化（
ＬＯＧＯ５）法、或いは溝を形成した後、この溝内を絶
縁層で埋める所謂ボックス法等が知られている。
しかし乍ら、上述の選択酸化法では、バーズビーク等に
より耐酸化マスクとなる窒化シリコン膜の開口部と実際
に選択酸化された酸化シリコン層とのパターン変換差が
大きい為に、トランジスタ、拡１１々ｊ―などの素子形
成領域が少なくなる。又、ボックス法では、素子分離領
域の最小線幅がリソグラフィー技術の最小線幅によって
決まってしまい、それ以下の幅で素子分離領域を形成す
ることができなかった。
より耐酸化マスクとなる窒化シリコン膜の開口部と実際
に選択酸化された酸化シリコン層とのパターン変換差が
大きい為に、トランジスタ、拡１１々ｊ―などの素子形
成領域が少なくなる。又、ボックス法では、素子分離領
域の最小線幅がリソグラフィー技術の最小線幅によって
決まってしまい、それ以下の幅で素子分離領域を形成す
ることができなかった。
本発明は、上述の点に鑑み、半導体集積回路の高密度化
のために微小幅の素子分離領域の形成を可能にした半導
体装置の製造方法を提供するものである。
のために微小幅の素子分離領域の形成を可能にした半導
体装置の製造方法を提供するものである。
本発明は、半導体領域上に素子分離領域を形成する半導
体装置の製造方法において、半導体領域上に上部が耐酸
化膜（４）で覆われた段差部（６）を形成する工程と、
段差部（６）を覆って更に耐酸化膜（４）を形成する工
程と、耐酸化膜（４）を異方性エツチングにより段差部
（６）の上部と側壁部を残して選択的に除去する工程と
、耐酸化ｌＩ９ （４１をマスクに半導体領域（１）を
エツチングして溝（８）を形成する工程と、溝（８）内
を選択的に酸化する工程を有してなる。
体装置の製造方法において、半導体領域上に上部が耐酸
化膜（４）で覆われた段差部（６）を形成する工程と、
段差部（６）を覆って更に耐酸化膜（４）を形成する工
程と、耐酸化膜（４）を異方性エツチングにより段差部
（６）の上部と側壁部を残して選択的に除去する工程と
、耐酸化ｌＩ９ （４１をマスクに半導体領域（１）を
エツチングして溝（８）を形成する工程と、溝（８）内
を選択的に酸化する工程を有してなる。
段差部（６）をリソグラフィ技術の最小線幅で形成して
後、段差部（６）に耐酸化膜（４）の側壁部を形成し、
−この側壁部をもマスクとして半導体領域（１）に溝（
８）を形成するので、溝幅はリソグラフィ技術の最小線
幅より小さい幅となる。しかる後、段差部の上部及び側
壁部に設けられた耐酸化膜（４）を利用して溝（８）内
を選択的に酸化することにより、リソグラフィ技術の最
小線幅より小さい幅の素子分離領域が形成される。その
結果、半導体集積回路のより高密度化が可能となる。
後、段差部（６）に耐酸化膜（４）の側壁部を形成し、
−この側壁部をもマスクとして半導体領域（１）に溝（
８）を形成するので、溝幅はリソグラフィ技術の最小線
幅より小さい幅となる。しかる後、段差部の上部及び側
壁部に設けられた耐酸化膜（４）を利用して溝（８）内
を選択的に酸化することにより、リソグラフィ技術の最
小線幅より小さい幅の素子分離領域が形成される。その
結果、半導体集積回路のより高密度化が可能となる。
以下、本発明による半導体装置の製造方法の実施例を説
明する。
明する。
第１図は本発明の一実施例である。本例においては、先
ず第１図Ａに示すように第１導電形例えばｐ形のシリコ
ン基板（１）を用意し、この基板（１１の一主面を酸化
して膜厚５０〜５００人程度の５ｔｏ２ＢＨ２）を形成
する。次に５ｉＯＪ！Ｊ（２１上に厚さ３０００人程度
０多結晶シリコン層（３）及び厚さ１０００人程度人程
ｉｘＮ ４膜（４）をＣＶＤ （化学気相成長）法に
て順次被着形成し、次いで、ホトレジスト層（５）をマ
スクにしてＦｆｌ＆形成すべき素子分離領域と対応する
部分のＳｉ３Ｎ４膜（４）及び多結晶シリコン層（５）
をＲＩＥ （反応性イオンエツチング）法により選択的
に除去して段差部（６）を形成する。（７）はエツチン
グ除去された開口部を示す。
ず第１図Ａに示すように第１導電形例えばｐ形のシリコ
ン基板（１）を用意し、この基板（１１の一主面を酸化
して膜厚５０〜５００人程度の５ｔｏ２ＢＨ２）を形成
する。次に５ｉＯＪ！Ｊ（２１上に厚さ３０００人程度
０多結晶シリコン層（３）及び厚さ１０００人程度人程
ｉｘＮ ４膜（４）をＣＶＤ （化学気相成長）法に
て順次被着形成し、次いで、ホトレジスト層（５）をマ
スクにしてＦｆｌ＆形成すべき素子分離領域と対応する
部分のＳｉ３Ｎ４膜（４）及び多結晶シリコン層（５）
をＲＩＥ （反応性イオンエツチング）法により選択的
に除去して段差部（６）を形成する。（７）はエツチン
グ除去された開口部を示す。
次に、第１図Ｂに示すように段差部（６）を覆うように
更に全面に厚さ０．１〜０．３μのＳ ｉ３Ｎ４膿（４
）をＣＶＤ法にて被着形成する。
更に全面に厚さ０．１〜０．３μのＳ ｉ３Ｎ４膿（４
）をＣＶＤ法にて被着形成する。
次に、第１図Ｃに示すように５ｉ３Ｎｎ膜（４）をＲＩ
Ｅ法によりエツチングする。これにより多結晶シリコン
Ｉｉｉ （３）による段差部（６）の上部と側壁部には
Ｓ ｉＪ ４膜（４）が残る。
Ｅ法によりエツチングする。これにより多結晶シリコン
Ｉｉｉ （３）による段差部（６）の上部と側壁部には
Ｓ ｉＪ ４膜（４）が残る。
次に、第１図りに示すようにＳｉ３Ｎ４膜（４）をマス
クにシリコン基板（１）を深さ０．２〜１．０μ程度に
選択エツチングして溝（８）を形成する。その後、ｉ
（８１内に例えはボロンをドープしてｐ十層になるチャ
ン不ルスｌ−、ｌ／ツブ領域（９）を形成する。
クにシリコン基板（１）を深さ０．２〜１．０μ程度に
選択エツチングして溝（８）を形成する。その後、ｉ
（８１内に例えはボロンをドープしてｐ十層になるチャ
ン不ルスｌ−、ｌ／ツブ領域（９）を形成する。
次に、第１図已に示すように溝（８）内を選択的に酸化
して５１０２Ｆ−（１０）にて埋める。これによって素
子分離領域（１１）が形成される。
して５１０２Ｆ−（１０）にて埋める。これによって素
子分離領域（１１）が形成される。
次に、第１図Ｆに示すようにＳ ｉ３Ｎ ４膜（４）及
び多結晶シリコン屓（３）をエツチング除去する。これ
により表布が平坦で且つ素子分離領域幅の狭い集積回路
基板（１２）が得られる。これ以後、素子分離領域（１
１）間の素子形成領域部に所望の半導体素子を形成する
。
び多結晶シリコン屓（３）をエツチング除去する。これ
により表布が平坦で且つ素子分離領域幅の狭い集積回路
基板（１２）が得られる。これ以後、素子分離領域（１
１）間の素子形成領域部に所望の半導体素子を形成する
。
第２図は本発明の他の実施例である。ここで、第２図Ａ
” Ｄまでの工程は第１図Ａ−Ｄの工程と同様なので
重複説明は省略する。本例においては、第２図りのシリ
コン基板（１）にｆｉ （８１を形成し、溝（８）内に
ｐ＋層によるチャンネルストップ領域（９）を形成した
後、溝（８）内を選択的に熱酸化して厚さ１０００人程
度Ｏ５ｉ０２膜（１５）を形成し、次で溝（８）内を埋
める如く多結晶シリコン（１６）をＣＶＤ法にて被着形
成する。そして多結晶シリコン（１６）をＲＩ Ｅ法に
てエッチバックし溝（８）内のみに残して後、多結晶シ
リコン（１６）を酸化する（第２図Ｅ参照）。この場合
溝（８）内の中央の多結晶シリコン（１６）は一部酸化
されずに残る。これにより素子分離領域（１１）が形成
される。
” Ｄまでの工程は第１図Ａ−Ｄの工程と同様なので
重複説明は省略する。本例においては、第２図りのシリ
コン基板（１）にｆｉ （８１を形成し、溝（８）内に
ｐ＋層によるチャンネルストップ領域（９）を形成した
後、溝（８）内を選択的に熱酸化して厚さ１０００人程
度Ｏ５ｉ０２膜（１５）を形成し、次で溝（８）内を埋
める如く多結晶シリコン（１６）をＣＶＤ法にて被着形
成する。そして多結晶シリコン（１６）をＲＩ Ｅ法に
てエッチバックし溝（８）内のみに残して後、多結晶シ
リコン（１６）を酸化する（第２図Ｅ参照）。この場合
溝（８）内の中央の多結晶シリコン（１６）は一部酸化
されずに残る。これにより素子分離領域（１１）が形成
される。
次いで、段差部（６）のＳｉ３Ｎ４膜（４）及び多結晶
シリコン層（３）を除去し、第２図Ｆに示す表面が平坦
で素子分離領域幅の狭い集積回路基板（１７）を得る。
シリコン層（３）を除去し、第２図Ｆに示す表面が平坦
で素子分離領域幅の狭い集積回路基板（１７）を得る。
これ以後は素子分離領域（１１）間の素子形成領域部に
所望の半導体素子を形成する。
所望の半導体素子を形成する。
第１図及び第２図の製法では、段差部（６）間の開口部
（７）の幅をリソグラフィ技術の最小線幅で形成し、次
いで段差部（６）の側壁にＳｉ３Ｎ４膜（４）による側
壁部を形成して、この５ｉＪ４膜（４）をもマスクとし
てシリコン基板＋１１に溝（８）を形成することにより
、このｔＩ（８）はりソグラフィ技術の最小線幅より小
さい幅の微細溝となる。その後、溝（８）内を選択的に
酸化し、また第２図ではさらに多結晶シリコン（１６）
にて溝内を埋めて後、酸化することにより、リソグラフ
ィ技術の最小線幅より小さい幅の素子分離領域を形成す
ることができ、しかも、基板表面を平坦とすることがで
きる。この結果、より高密度化された半導体集積回路を
製造することが可能となる。
（７）の幅をリソグラフィ技術の最小線幅で形成し、次
いで段差部（６）の側壁にＳｉ３Ｎ４膜（４）による側
壁部を形成して、この５ｉＪ４膜（４）をもマスクとし
てシリコン基板＋１１に溝（８）を形成することにより
、このｔＩ（８）はりソグラフィ技術の最小線幅より小
さい幅の微細溝となる。その後、溝（８）内を選択的に
酸化し、また第２図ではさらに多結晶シリコン（１６）
にて溝内を埋めて後、酸化することにより、リソグラフ
ィ技術の最小線幅より小さい幅の素子分離領域を形成す
ることができ、しかも、基板表面を平坦とすることがで
きる。この結果、より高密度化された半導体集積回路を
製造することが可能となる。
第３図は本発明の更に他の実施例を示すものである。こ
れは、狭い幅の素子分離領域と比較的広い幅の素子分離
領域を同時に形成する場合である。
れは、狭い幅の素子分離領域と比較的広い幅の素子分離
領域を同時に形成する場合である。
本例においては、第３図Ａに示すように第１導電形例え
ばｐ形のシリコン基板（１）の−主面を酸化して膜厚５
０〜５００人程度のＳ ｉ０２膜（２）を形成する。
ばｐ形のシリコン基板（１）の−主面を酸化して膜厚５
０〜５００人程度のＳ ｉ０２膜（２）を形成する。
次にＳ ｉ（ｈ膜（２）上に厚さ３０００人程度０多結
晶シリコン層（３）及び厚さ１０００人程度Ｏ５）Ｓｉ
Ｊ＜膜（４）をＣＶＤ法にて順次形成し、次でホトレジ
スト層（５）をマクスに爾後形成すべき素子分離領域に
対応する部分のＳｉ３Ｎ４膜（４）及び多結晶シリコン
屓（５）をＲＩＥ法により選択的に除去して段差部（６
）を形成する。（７）は狭い幅の素子分離領域に対応す
る開口部、（１８）は広い幅の素子分離領域に対応する
開口部である。
晶シリコン層（３）及び厚さ１０００人程度Ｏ５）Ｓｉ
Ｊ＜膜（４）をＣＶＤ法にて順次形成し、次でホトレジ
スト層（５）をマクスに爾後形成すべき素子分離領域に
対応する部分のＳｉ３Ｎ４膜（４）及び多結晶シリコン
屓（５）をＲＩＥ法により選択的に除去して段差部（６
）を形成する。（７）は狭い幅の素子分離領域に対応す
る開口部、（１８）は広い幅の素子分離領域に対応する
開口部である。
次に、第３図Ｂに示すように段差部（６）を覆うように
更に全面に厚さ０．１〜０．３μの５ｉａＮｎ膜（４）
をＣＶＤ法にて被着形成する。
更に全面に厚さ０．１〜０．３μの５ｉａＮｎ膜（４）
をＣＶＤ法にて被着形成する。
次に、第３図Ｃに示すようにＳｉ３Ｎ＋膜（４）をＲＩ
Ｅ法によりエッチバックし、多結晶シリコン層（３）に
よる段差部（６）の上部と側壁部に５１３Ｎ４膜（４）
を残す。
Ｅ法によりエッチバックし、多結晶シリコン層（３）に
よる段差部（６）の上部と側壁部に５１３Ｎ４膜（４）
を残す。
次に、第３図りに示すようにＳ ｉｘＮ ４膜（４）を
マスクにシリコン基板（１）を例えば深さ０．２〜１．
０μ程度に選択エツチングして溝（８１（（８ａ）及び
（８ｂ））を形成する。
マスクにシリコン基板（１）を例えば深さ０．２〜１．
０μ程度に選択エツチングして溝（８１（（８ａ）及び
（８ｂ））を形成する。
溝（８ａ）は狭い素子分離領域に対応し、溝（８ｂ）は
広い素子分離領域に対応する。その後、溝（８）内に例
えばボロンをドープしてｐ十層によるチャンネルストッ
プ領域（９）を形成する。
広い素子分離領域に対応する。その後、溝（８）内に例
えばボロンをドープしてｐ十層によるチャンネルストッ
プ領域（９）を形成する。
次に、第３図Ｅに示すようにｆｉ （８）内を選択的に
熱酸化して厚さ１０００人程度Ｏ５ｉ０２膜（１２）を
形成し、次で溝（８）内を含んで多結晶シリコン（１３
）をＣＶＤ法にて被着形成し、多結晶シリコン（１３）
をＲＩＥ法にてエッチバックした後酸化する。この場合
、狭い溝（８ａ）は熱酸化膜及び多結晶シリコン（Ｉ３
）にて埋まり平坦化するが、広い溝（８ｂ）では溝側壁
にのみ多結晶シリコン（１３）が残存する。
熱酸化して厚さ１０００人程度Ｏ５ｉ０２膜（１２）を
形成し、次で溝（８）内を含んで多結晶シリコン（１３
）をＣＶＤ法にて被着形成し、多結晶シリコン（１３）
をＲＩＥ法にてエッチバックした後酸化する。この場合
、狭い溝（８ａ）は熱酸化膜及び多結晶シリコン（Ｉ３
）にて埋まり平坦化するが、広い溝（８ｂ）では溝側壁
にのみ多結晶シリコン（１３）が残存する。
次に、第３図Ｆに示すように、厚さ５００〜１０００人
程度のＳｉ３Ｎ４膜（１９）をＣＶＤ法にて被着形成し
て後、ＳｉＪ４Ｍ５！（１９）をパターニングし、即ち
広い溝（８ｂ）に対応した部分の５ｉＪ４膜（１９）を
選択的に除去する。
程度のＳｉ３Ｎ４膜（１９）をＣＶＤ法にて被着形成し
て後、ＳｉＪ４Ｍ５！（１９）をパターニングし、即ち
広い溝（８ｂ）に対応した部分の５ｉＪ４膜（１９）を
選択的に除去する。
次に、このＳｉ３Ｎ４Ｍ！ （１９）をマスクとして広
いｄＲ（８ｂ） を、１−−４Ｍ１’ｌｌ化シテ５ｉ０
２ｒＦｉ（２０）で埋め平坦化する。しかる後、Ｓｉ３
Ｎ４膜（１９）。
いｄＲ（８ｂ） を、１−−４Ｍ１’ｌｌ化シテ５ｉ０
２ｒＦｉ（２０）で埋め平坦化する。しかる後、Ｓｉ３
Ｎ４膜（１９）。
（４）及び多結晶シリコン屓（３）を夫々エツチング除
去する。かくして、第３図Ｇに示すように微小幅の素子
分離領域（１１＾）と広い幅の素子分離領域（１１Ｂ）
を形成してなる集積回路基板（２１）を得る。
去する。かくして、第３図Ｇに示すように微小幅の素子
分離領域（１１＾）と広い幅の素子分離領域（１１Ｂ）
を形成してなる集積回路基板（２１）を得る。
第３図の製法ではりソグラフィ技術で決まる最小線幅よ
り小さい幅の素子分！ｉ！Ｉｔ領域（ＩＩＡ）と、広い
幅の素子分離領域（１１Ｂ）が同時に且つ夫々平坦に形
成でき、前述と同様により高密度化された半導体築積回
路の製造が可能となる。特に本例は例えばメモリ回路部
では狭い幅の素子分離領域とし、周辺回路部では比較的
広い幅の素子分離領域とするメモリ装置の製造に通用し
て好適である。
り小さい幅の素子分！ｉ！Ｉｔ領域（ＩＩＡ）と、広い
幅の素子分離領域（１１Ｂ）が同時に且つ夫々平坦に形
成でき、前述と同様により高密度化された半導体築積回
路の製造が可能となる。特に本例は例えばメモリ回路部
では狭い幅の素子分離領域とし、周辺回路部では比較的
広い幅の素子分離領域とするメモリ装置の製造に通用し
て好適である。
本発明によれば、素子分離領域をリソグラフィ技術の最
小線幅よりも小さい微小幅とすることができ、且つ素子
分離領域が形成された状態で基板表面を平坦とすること
ができる。又、微小幅と比較的広い幅の素子分離領域を
同時に形成すること、が可能である。従って、より高密
度化した半導体！ｊ！ｆｆ１回路を製造することができ
る。
小線幅よりも小さい微小幅とすることができ、且つ素子
分離領域が形成された状態で基板表面を平坦とすること
ができる。又、微小幅と比較的広い幅の素子分離領域を
同時に形成すること、が可能である。従って、より高密
度化した半導体！ｊ！ｆｆ１回路を製造することができ
る。
第１図Ａ−Ｆは本発明による半導体装置の製造方法の一
実施例を示す工程図、第２図Ａ−Ｆは本発明のイカの実
施例を示す工程図、第３図Ａ−Ｇは本発明のさらに他の
実施例を示す工程図である。 （１）はシリコン基板、（２）はＳ ｔ０２膜、（３）
は多結晶シリコンＩｆ、（４） 、 （１９）はＳ
ｉｉＮ ４膜、（６）は段差部、（８１，（８ａ） 、
（８ｂ）は溝、（１１） 、 （１１Ａ） 。 （ＩＩＢ）は素子分離領域、（１５）はＳｉＯ２膜、（
１６）は多結晶シリコン、（２０）は５ｔｏ２層である
。
実施例を示す工程図、第２図Ａ−Ｆは本発明のイカの実
施例を示す工程図、第３図Ａ−Ｇは本発明のさらに他の
実施例を示す工程図である。 （１）はシリコン基板、（２）はＳ ｔ０２膜、（３）
は多結晶シリコンＩｆ、（４） 、 （１９）はＳ
ｉｉＮ ４膜、（６）は段差部、（８１，（８ａ） 、
（８ｂ）は溝、（１１） 、 （１１Ａ） 。 （ＩＩＢ）は素子分離領域、（１５）はＳｉＯ２膜、（
１６）は多結晶シリコン、（２０）は５ｔｏ２層である
。
Claims (1)
- 【特許請求の範囲】 半導体領域上に素子分離領域を形成する半導体装置の製
造方法において、 半導体領域上に上部が耐酸化膜で覆われた段差部を形成
する工程と、 上記段差部を覆って更に耐酸化膜を形成する工程と、 上記耐酸化膜を異方性エッチングにより上記段差部の上
部と側壁部を残して選択的に除去する工程と、 上記耐酸化膜をマスクに上記半導体領域をエッチングし
て溝を形成する工程と、 上記溝内を選択的に酸化する工程を有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135531A JP2757358B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135531A JP2757358B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63299361A true JPS63299361A (ja) | 1988-12-06 |
| JP2757358B2 JP2757358B2 (ja) | 1998-05-25 |
Family
ID=15153950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62135531A Expired - Fee Related JP2757358B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757358B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399520A (en) * | 1993-03-31 | 1995-03-21 | Hyundai Electronics Industries Co., Ltd. | Method for the formation of field oxide film in semiconductor device |
| KR100319622B1 (ko) * | 1999-05-14 | 2002-01-05 | 김영환 | 반도체 장치의 분리구조 형성방법 |
| KR100473736B1 (ko) * | 2002-10-28 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자 분리막 형성 방법 |
| JP2007165862A (ja) * | 2005-11-15 | 2007-06-28 | Toshiba Corp | 半導体装置の製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846645A (ja) * | 1981-09-14 | 1983-03-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58213444A (ja) * | 1982-06-04 | 1983-12-12 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS5976472A (ja) * | 1982-10-26 | 1984-05-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61225833A (ja) * | 1985-03-29 | 1986-10-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61247051A (ja) * | 1985-04-24 | 1986-11-04 | Hitachi Ltd | 半導体装置の製造方法 |
-
1987
- 1987-05-29 JP JP62135531A patent/JP2757358B2/ja not_active Expired - Fee Related
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| JP2007165862A (ja) * | 2005-11-15 | 2007-06-28 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2757358B2 (ja) | 1998-05-25 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |