JP2715972B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2715972B2 JP2715972B2 JP7070877A JP7087795A JP2715972B2 JP 2715972 B2 JP2715972 B2 JP 2715972B2 JP 7070877 A JP7070877 A JP 7070877A JP 7087795 A JP7087795 A JP 7087795A JP 2715972 B2 JP2715972 B2 JP 2715972B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- etching
- groove
- oxide layer
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【０００１】
【産業上の利用分野】 本発明は半導体装置の製造方
法、特に、溝型の微細素子分離領域の製造方法に関す
る。
法、特に、溝型の微細素子分離領域の製造方法に関す
る。
【０００２】
【従来の技術】従来の溝型の素子分離領域の製造方法を
図５〜図６を参照して説明する。なお、Ａは活性領域、
Ｉは分離領域を示す。
図５〜図６を参照して説明する。なお、Ａは活性領域、
Ｉは分離領域を示す。
【０００３】図５の（Ａ）を参照すると、Ｐ型シリコン
基板１を熱酸化してシリコン酸化層２を形成し、次い
で、シリコン窒化層３を形成する。その後、フォトレジ
スト層４を形成し、分離領域Ｉを開孔する。
基板１を熱酸化してシリコン酸化層２を形成し、次い
で、シリコン窒化層３を形成する。その後、フォトレジ
スト層４を形成し、分離領域Ｉを開孔する。
【０００４】次に、図５の（Ｂ）を参照すると、フォト
レジスト層４をマスクとして熱りん酸等によりシリコン
窒化層３をエッチングし、さらに、このフォトレジスト
層４をマスクとしてシリコン酸化層２をエッチングす
る。さらに続けて、シリコン基板１をＳＦ6等による化
学的な等方性エッチングによりエッチングして溝５を形
成する。そして、フォトレジスト層４を除去する。
レジスト層４をマスクとして熱りん酸等によりシリコン
窒化層３をエッチングし、さらに、このフォトレジスト
層４をマスクとしてシリコン酸化層２をエッチングす
る。さらに続けて、シリコン基板１をＳＦ6等による化
学的な等方性エッチングによりエッチングして溝５を形
成する。そして、フォトレジスト層４を除去する。
【０００５】次に、図５の（Ｃ）を参照すると、全面に
ＣＶＤ法によりボロン入りりんガラス（ＢＰＳＧ）層６
を形成してシリコン基板１の溝５を完全に埋め込む。さ
らに、アニール処理等によりＢＰＳＧ層６の表面を平坦
化する。
ＣＶＤ法によりボロン入りりんガラス（ＢＰＳＧ）層６
を形成してシリコン基板１の溝５を完全に埋め込む。さ
らに、アニール処理等によりＢＰＳＧ層６の表面を平坦
化する。
【０００６】次に、図６の（Ａ）を参照すると、シリコ
ン窒化層３をストッパとして全面をエッチバックし、こ
れにより、ＢＰＳＧ層６をシリコン基板１の溝５内に残
す。
ン窒化層３をストッパとして全面をエッチバックし、こ
れにより、ＢＰＳＧ層６をシリコン基板１の溝５内に残
す。
【０００７】最後に、図６の（Ｂ）を参照すると、シリ
コン窒化層３及びシリコン酸化層２をエッチング除去す
ると、溝５のみにＢＰＳＧ層６が残る。これにより、Ｂ
ＰＳＧ層６が設けられた溝型の分離領域Ｉによって活性
領域Ａ間は分離されることになる。
コン窒化層３及びシリコン酸化層２をエッチング除去す
ると、溝５のみにＢＰＳＧ層６が残る。これにより、Ｂ
ＰＳＧ層６が設けられた溝型の分離領域Ｉによって活性
領域Ａ間は分離されることになる。
【０００８】
【発明が解決しようとする課題】 しかしながら、図
５、図６に示す従来の溝型分離領域の製造方法において
は、フォトリソグラフィ技術により定める最小解像寸法
より小さい幅の溝５を得ることができない。たとえば、
図５の（Ａ）に示すごとく、最小解像寸法であるフォト
レジスト層４の開孔の長さをＬ＝０．５μｍとすれば、
溝５の幅は０．５μｍ程度が限度である。従って、半導
体装置の高集積化を達成できないという課題がある。
５、図６に示す従来の溝型分離領域の製造方法において
は、フォトリソグラフィ技術により定める最小解像寸法
より小さい幅の溝５を得ることができない。たとえば、
図５の（Ａ）に示すごとく、最小解像寸法であるフォト
レジスト層４の開孔の長さをＬ＝０．５μｍとすれば、
溝５の幅は０．５μｍ程度が限度である。従って、半導
体装置の高集積化を達成できないという課題がある。
【０００９】また、シリコン基板１の溝エッチングはフ
ォトレジスト層４をマスクとして行う等方性エッチング
であるので、溝深さ等の溝形状が不安定となる。たとえ
ば、図７、図８に示すごとく、溝形状が鈍角となり、Ｂ
ＰＳＧ層６を溝５に埋め込む際には、ボイドＶが生じ、
最悪の場合、図８の（Ｂ）に示すごとく、ＢＰＳＧ層６
を溝５に完全に埋め込むことができない。この結果、や
はり、溝型分離領域を小さくできず、半導体装置の高集
積化を達成できないという課題がある。
ォトレジスト層４をマスクとして行う等方性エッチング
であるので、溝深さ等の溝形状が不安定となる。たとえ
ば、図７、図８に示すごとく、溝形状が鈍角となり、Ｂ
ＰＳＧ層６を溝５に埋め込む際には、ボイドＶが生じ、
最悪の場合、図８の（Ｂ）に示すごとく、ＢＰＳＧ層６
を溝５に完全に埋め込むことができない。この結果、や
はり、溝型分離領域を小さくできず、半導体装置の高集
積化を達成できないという課題がある。
【００１０】従って、本発明の目的は、フォトリソグラ
フィ技術により定まる最小解像寸法よりも小さい幅の溝
型分離領域を安定的に形成するようにして半導体装置の
高集積化を図ることにある。
フィ技術により定まる最小解像寸法よりも小さい幅の溝
型分離領域を安定的に形成するようにして半導体装置の
高集積化を図ることにある。
【００１１】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、選択酸化法いわゆるＬＯＣＯＳ法により
形成された絶縁層のパターンをマスクとして半導体基板
をエッチングして半導体基板内に分離領域用の溝を形成
する。また、このエッチングは異方性エッチングによっ
て行う。
めに本発明は、選択酸化法いわゆるＬＯＣＯＳ法により
形成された絶縁層のパターンをマスクとして半導体基板
をエッチングして半導体基板内に分離領域用の溝を形成
する。また、このエッチングは異方性エッチングによっ
て行う。
【００１２】
【作用】上述の手段によれば、ＬＯＣＯＳ法による絶縁
層のバーズビークによりフォトリソグラフィ技術による
定まる最小解像寸法より小さい幅の溝が半導体基板内に
形成される。また、異方性エッチングによる溝形成によ
り溝形状を安定にできる。
層のバーズビークによりフォトリソグラフィ技術による
定まる最小解像寸法より小さい幅の溝が半導体基板内に
形成される。また、異方性エッチングによる溝形成によ
り溝形状を安定にできる。
【００１３】
【実施例】図１、図２は本発明に係る溝型分離領域の製
造方法の第１の実施例を示す断面図である。
造方法の第１の実施例を示す断面図である。
【００１４】図１の（Ａ）を参照すると、Ｐ型シリコン
基板１を熱酸化して厚さ約５０〜２００Åのシリコン酸
化層２を形成し、次いで、ＣＶＤ法により厚さ約０．１
〜０．３μｍのシリコン窒化層３を形成する。その後、
フォトレジスト層４を形成し、活性領域Ａ’を開孔す
る。
基板１を熱酸化して厚さ約５０〜２００Åのシリコン酸
化層２を形成し、次いで、ＣＶＤ法により厚さ約０．１
〜０．３μｍのシリコン窒化層３を形成する。その後、
フォトレジスト層４を形成し、活性領域Ａ’を開孔す
る。
【００１５】次に、図１の（Ｂ）を参照すると、フォト
レジスト層４をマスクとしてかつシリコン酸化層２をス
トッパとして熱りん酸等によりシリコン窒化層３をエッ
チングする。そして、フォトレジスト層４を除去して図
１の（Ｃ）に示すごとくなる。
レジスト層４をマスクとしてかつシリコン酸化層２をス
トッパとして熱りん酸等によりシリコン窒化層３をエッ
チングする。そして、フォトレジスト層４を除去して図
１の（Ｃ）に示すごとくなる。
【００１６】次に、図１の（Ｄ）を参照すると、選択酸
化法いわゆるＬＯＣＯＳ法によりシリコン窒化層３をマ
スクとしてシリコン基板１を熱酸化して厚さ約０．２〜
０．５μｍのフィールド酸化層１１を形成する。その
後、シリコン窒化層３を熱りん酸等によりエッチング除
去し、また、残りのシリコン酸化層２をエッチング除去
すると、図２の（Ａ）ごとくなる。
化法いわゆるＬＯＣＯＳ法によりシリコン窒化層３をマ
スクとしてシリコン基板１を熱酸化して厚さ約０．２〜
０．５μｍのフィールド酸化層１１を形成する。その
後、シリコン窒化層３を熱りん酸等によりエッチング除
去し、また、残りのシリコン酸化層２をエッチング除去
すると、図２の（Ａ）ごとくなる。
【００１７】次に、図２の（Ｂ）を参照すると、フィー
ルド酸化層１１をマスクとして塩素及び窒素の混合ガス
を用いて異方性エッチングを行い、シリコン基板１内に
深さ約０．１〜１．０μｍの溝５’を形成する。この場
合、図１の（Ｂ）に示すごとく、最小解像寸法であるフ
ォトレジスト層４の幅Ｌを０．５μｍとすれば、図２の
（Ａ）に示すフィールド酸化層１１のバーズビークの長
さαが０．１μｍのときに、分離領域Ｉ’の幅は、 Ｌ−２α ＝０．５μｍ−２×０．１μ ＝０．３μｍ となり、大幅に減少し、その分、活性領域Ａ’の幅は大
きくなる。また、フィールド酸化層１１をマスクとする
異方性エッチングにより溝５’を形成しているので、溝
深さ等は安定する。さらに、この異方性エッチングの選
択比をたとえば１０以下にすると、フィールド酸化層１
１のバーズビーク先端部分を削りながらエッチングが進
行することになり、この結果、溝５’は図示のごとくテ
ーパ形状となる。
ルド酸化層１１をマスクとして塩素及び窒素の混合ガス
を用いて異方性エッチングを行い、シリコン基板１内に
深さ約０．１〜１．０μｍの溝５’を形成する。この場
合、図１の（Ｂ）に示すごとく、最小解像寸法であるフ
ォトレジスト層４の幅Ｌを０．５μｍとすれば、図２の
（Ａ）に示すフィールド酸化層１１のバーズビークの長
さαが０．１μｍのときに、分離領域Ｉ’の幅は、 Ｌ−２α ＝０．５μｍ−２×０．１μ ＝０．３μｍ となり、大幅に減少し、その分、活性領域Ａ’の幅は大
きくなる。また、フィールド酸化層１１をマスクとする
異方性エッチングにより溝５’を形成しているので、溝
深さ等は安定する。さらに、この異方性エッチングの選
択比をたとえば１０以下にすると、フィールド酸化層１
１のバーズビーク先端部分を削りながらエッチングが進
行することになり、この結果、溝５’は図示のごとくテ
ーパ形状となる。
【００１８】 次に、図２の（Ｃ）を参照すると、全面
にＣＶＤ法により厚さ約０．４〜２．０μｍのＢＰＳＧ
層６を形成して、シリコン基板１の溝５’を完全に埋め
込む。さらに、約８００〜１０００°Ｃの水蒸気もしく
は窒素雰囲気のアニールによって、ＢＰＳＧ層６の表面
を平坦化する。なお、この場合、フィールド酸化層１１
のバーズビーク部分の滑らかな傾斜及び溝５’のテーパ
形状により、ＢＰＳＧ層６は溝５’へ容易に埋め込ま
れ、従って、従来発生したボイドは発生しない。
にＣＶＤ法により厚さ約０．４〜２．０μｍのＢＰＳＧ
層６を形成して、シリコン基板１の溝５’を完全に埋め
込む。さらに、約８００〜１０００°Ｃの水蒸気もしく
は窒素雰囲気のアニールによって、ＢＰＳＧ層６の表面
を平坦化する。なお、この場合、フィールド酸化層１１
のバーズビーク部分の滑らかな傾斜及び溝５’のテーパ
形状により、ＢＰＳＧ層６は溝５’へ容易に埋め込ま
れ、従って、従来発生したボイドは発生しない。
【００１９】次に、図２の（Ｄ）を参照すると、化学的
機械研磨（ＣＭＰ）法により全面をエッチバックし、こ
れにより、ＢＰＳＧ層６をシリコン基板１の溝５’内に
残す。この場合、フィールド酸化層１１の一部はシリコ
ン基板１上に残される。従って、シリコン基板１の活性
領域Ａ’はＣＭＰ法によるエッチバックのダメージを受
けることはない。
機械研磨（ＣＭＰ）法により全面をエッチバックし、こ
れにより、ＢＰＳＧ層６をシリコン基板１の溝５’内に
残す。この場合、フィールド酸化層１１の一部はシリコ
ン基板１上に残される。従って、シリコン基板１の活性
領域Ａ’はＣＭＰ法によるエッチバックのダメージを受
けることはない。
【００２０】最後に、図２の（Ｅ）を参照すると、残さ
れたフィールド酸化層１１を希沸酸によりエッチング除
去すると、溝５’のみにＢＰＳＧ層６が残る。なお、こ
の場合、希沸酸のＢＰＳＧ層６に対するエッチング速度
はフィールド酸化層１１に対するエッチング速度に比較
して著しく小さいので、ＢＰＳＧ層６はほとんどエッチ
ングされない。このように、ＢＰＳＧ層６が設けられた
溝型の分離領域Ｉ’によって活性領域Ａ’間は分離され
ることになる。
れたフィールド酸化層１１を希沸酸によりエッチング除
去すると、溝５’のみにＢＰＳＧ層６が残る。なお、こ
の場合、希沸酸のＢＰＳＧ層６に対するエッチング速度
はフィールド酸化層１１に対するエッチング速度に比較
して著しく小さいので、ＢＰＳＧ層６はほとんどエッチ
ングされない。このように、ＢＰＳＧ層６が設けられた
溝型の分離領域Ｉ’によって活性領域Ａ’間は分離され
ることになる。
【００２１】図３、図４は本発明に係る溝型分離領域の
製造方法の第２の実施例を示す断面図である。第２の実
施例においては、ポリシリコン層を付加し、このポリシ
リコン層にフィールド酸化層を形成したものである。
製造方法の第２の実施例を示す断面図である。第２の実
施例においては、ポリシリコン層を付加し、このポリシ
リコン層にフィールド酸化層を形成したものである。
【００２２】図３の（Ａ）を参照すると、Ｐ型シリコン
基板１を熱酸化して厚さ約５０〜２００Åのシリコン酸
化層２を形成し、その上に、ＣＶＤ法によりポリシリコ
ン層１２を形成する。次いで、ＣＶＤ法により厚さ約
０．１〜０．３μｍのシリコン窒化層３を形成する。そ
の後、フォトレジスト層４を形成し、活性領域Ａ’を開
孔する。
基板１を熱酸化して厚さ約５０〜２００Åのシリコン酸
化層２を形成し、その上に、ＣＶＤ法によりポリシリコ
ン層１２を形成する。次いで、ＣＶＤ法により厚さ約
０．１〜０．３μｍのシリコン窒化層３を形成する。そ
の後、フォトレジスト層４を形成し、活性領域Ａ’を開
孔する。
【００２３】次に、図３の（Ｂ）を参照すると、フォト
レジスト層４をマスクとしてかつポリシリコン層１２を
ストッパとして熱りん酸等によりシリコン窒化層３をエ
ッチングする。そして、フォトレジスト層４を除去して
図３の（Ｃ）に示すごとくなる。
レジスト層４をマスクとしてかつポリシリコン層１２を
ストッパとして熱りん酸等によりシリコン窒化層３をエ
ッチングする。そして、フォトレジスト層４を除去して
図３の（Ｃ）に示すごとくなる。
【００２４】 次に、図３の（Ｄ）を参照すると、選択
酸化法いわゆるＬＯＣＯＳ法によりシリコン窒化層３を
マスクとしてポリシリコン層１２を熱酸化して厚さ約
０．２〜０．５μｍのフィールド酸化層１１を形成す
る。その後、シリコン窒化層３を熱りん酸等によりエッ
チング除去し、残りのポリシリコン層１２をエッチング
除去すると、図４の（Ａ）ごとくなる。
酸化法いわゆるＬＯＣＯＳ法によりシリコン窒化層３を
マスクとしてポリシリコン層１２を熱酸化して厚さ約
０．２〜０．５μｍのフィールド酸化層１１を形成す
る。その後、シリコン窒化層３を熱りん酸等によりエッ
チング除去し、残りのポリシリコン層１２をエッチング
除去すると、図４の（Ａ）ごとくなる。
【００２５】次に、図４の（Ｂ）を参照すると、フィー
ルド酸化層１１’をマスクとして塩素及び窒素の混合ガ
スを用いて異方性エッチングを行い、シリコン基板１内
に深さ約０．１〜１．０μｍの溝５’を形成する。この
場合も、図３の（Ｂ）に示すごとく、最小解像寸法であ
るフォトレジスト層４の幅Ｌを０．５μｍとすれば、図
４の（Ａ）に示すフィールド酸化層１１’のバーズビー
クの長さαが０．１μｍのときに、分離領域Ｉ’の幅
は、 Ｌ−２α ＝０．５μｍ−２×０．１μ ＝０．３μｍ となり、大幅に減少し、その分、活性領域Ａ’の幅は大
きくなる。また、フィールド酸化層１１’をマスクとす
る異方性エッチングにより溝５’を形成しているので、
溝深さ等は安定する。さらに、この異方性エッチングの
選択比をたとえば１０以下にすると、フィールド酸化層
１１’のバーズビーク先端部分を削りながらエッチング
が進行することになり、この結果、溝５’は図示のごと
くテーパ形状となる。
ルド酸化層１１’をマスクとして塩素及び窒素の混合ガ
スを用いて異方性エッチングを行い、シリコン基板１内
に深さ約０．１〜１．０μｍの溝５’を形成する。この
場合も、図３の（Ｂ）に示すごとく、最小解像寸法であ
るフォトレジスト層４の幅Ｌを０．５μｍとすれば、図
４の（Ａ）に示すフィールド酸化層１１’のバーズビー
クの長さαが０．１μｍのときに、分離領域Ｉ’の幅
は、 Ｌ−２α ＝０．５μｍ−２×０．１μ ＝０．３μｍ となり、大幅に減少し、その分、活性領域Ａ’の幅は大
きくなる。また、フィールド酸化層１１’をマスクとす
る異方性エッチングにより溝５’を形成しているので、
溝深さ等は安定する。さらに、この異方性エッチングの
選択比をたとえば１０以下にすると、フィールド酸化層
１１’のバーズビーク先端部分を削りながらエッチング
が進行することになり、この結果、溝５’は図示のごと
くテーパ形状となる。
【００２６】次に、図４の（Ｃ）を参照すると、全面に
ＣＶＤ法により厚さ約０．４〜２．０μｍのＢＰＳＧ層
６を形成して、シリコン基板１の溝５’を完全に埋め込
む。さらに、約８００〜１０００°Ｃの水蒸気もしくは
窒素雰囲気のアニール処理等によりＢＰＳＧ層６の表面
を平坦化する。なお、この場合も、フィールド酸化層１
１’のバーズビーク部分の滑らかな傾斜及び溝５’のテ
ーパ形状により、ＢＰＳＧ層６は溝５’へ容易に埋め込
められ、従って、従来発生したボイドは発生しない。
ＣＶＤ法により厚さ約０．４〜２．０μｍのＢＰＳＧ層
６を形成して、シリコン基板１の溝５’を完全に埋め込
む。さらに、約８００〜１０００°Ｃの水蒸気もしくは
窒素雰囲気のアニール処理等によりＢＰＳＧ層６の表面
を平坦化する。なお、この場合も、フィールド酸化層１
１’のバーズビーク部分の滑らかな傾斜及び溝５’のテ
ーパ形状により、ＢＰＳＧ層６は溝５’へ容易に埋め込
められ、従って、従来発生したボイドは発生しない。
【００２７】最後に、図４の（Ｄ）を参照すると、ＣＭ
Ｐ法により全面をエッチバックし、これにより、ＢＰＳ
Ｇ層６をシリコン基板１の溝５’内に残す。この場合、
フィールド酸化層１１’の一部をシリコン基板１上に残
し、シリコン基板１の活性領域Ａ’をＣＭＰ法によるエ
ッチバックのダメージを受けにくくする。そして、残さ
れたフィールド酸化層１１’を希沸酸によりエッチング
除去すると、溝５’にのみＢＰＳＧ層６が残ることにな
る。なお、この場合も、希沸酸のＢＰＳＧ層６に対する
エッチング速度はフィールド酸化層１１に対するエッチ
ング速度に比較して著しく小さいので、ＢＰＳＧ層６は
ほとんどエッチングされない。このように、第２の実施
例においても、第１の実施例と同様に、ＢＰＳＧ層６が
設けられた溝型の分離領域Ｉ’によって活性領域Ａ’間
は分離されることになると共に、第１の実施例と異な
り、シリコン基板１が酸化されないので、半導体装置の
表面はより平坦化する。
Ｐ法により全面をエッチバックし、これにより、ＢＰＳ
Ｇ層６をシリコン基板１の溝５’内に残す。この場合、
フィールド酸化層１１’の一部をシリコン基板１上に残
し、シリコン基板１の活性領域Ａ’をＣＭＰ法によるエ
ッチバックのダメージを受けにくくする。そして、残さ
れたフィールド酸化層１１’を希沸酸によりエッチング
除去すると、溝５’にのみＢＰＳＧ層６が残ることにな
る。なお、この場合も、希沸酸のＢＰＳＧ層６に対する
エッチング速度はフィールド酸化層１１に対するエッチ
ング速度に比較して著しく小さいので、ＢＰＳＧ層６は
ほとんどエッチングされない。このように、第２の実施
例においても、第１の実施例と同様に、ＢＰＳＧ層６が
設けられた溝型の分離領域Ｉ’によって活性領域Ａ’間
は分離されることになると共に、第１の実施例と異な
り、シリコン基板１が酸化されないので、半導体装置の
表面はより平坦化する。
【００２８】
【発明の効果】以上説明したように本発明によれば、フ
ォトリソグラフィ技術により定まる最小解像寸法よりも
小さい幅の溝型分離領域を形成でき、この結果、活性領
域を大きくでき、従って、半導体装置の高集積化に役立
つものである。
ォトリソグラフィ技術により定まる最小解像寸法よりも
小さい幅の溝型分離領域を形成でき、この結果、活性領
域を大きくでき、従って、半導体装置の高集積化に役立
つものである。
【図１】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図２】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図３】本発明に係る半導体装置の製造方法の第２の実
施例を示す断面図である。
施例を示す断面図である。
【図４】本発明に係る半導体装置の製造方法の第２の実
施例を示す断面図である。
施例を示す断面図である。
【図５】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図６】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図７】課題を説明するための図５の変更例を示す断面
図である。
図である。
【図８】課題を説明するための図６の変更例を示す断面
図である。
図である。
１…Ｐ型シリコン基板 ２…シリコン酸化層 ３…シリコン窒化層 ４…フォトレジスト層 ５、５’…溝 ６’…ＢＰＳＧ層 １１、１１’…フィールド酸化層 １２…ポリシリコン層 Ａ、Ａ’…活性領域 Ｉ、Ｉ’…分離領域
Claims (8)
- 【請求項１】 半導体基板（１）上にフォトリソグラフ
ィ技術により形成された耐酸化層（３）をマスクとして
用いた選択酸化（ＬＯＣＯＳ）法により第１の絶縁層
（１１、１１’）のパターンを形成する第１の工程と、 該第１の絶縁層をマスクとして前記半導体基板をエッチ
ングして溝（５’）を形成する第２の工程と、 該溝を含む前記半導体基板及び前記第１の絶縁層の上に
第２の絶縁層（６）を形成する第３の工程と、 該第２の絶縁層をエッチバックして該第２の絶縁層を前
記溝に残存せしめると共に前記第１の絶縁層を残存させ
る第４の工程と、 該残存した前記第１の絶縁層のみを選択的にエッチング
除去する第５の工程と、 を具備する半導体装置の製造方法。 - 【請求項２】 前記第４の工程はＣＭＰ法によるエッチ
バックを行う請求項１に記載の半導体装置の製造方法。 - 【請求項３】 シリコン基板（１）上にフォトリソグラ
フィ技術により形成された耐酸化層（３）をマスクとし
て用いた選択酸化（ＬＯＣＯＳ）法により第１のシリコ
ン酸化層（１１、１１’）のパターンを形成する第１の
工程と、 該第１のシリコン酸化層をマスクとして前記シリコン基
板をエッチングして溝（５’）を形成する第２の工程
と、 該溝を含む前記シリコン基板及び前記第１のシリコン酸
化層上に絶縁層（６）を形成する第３の工程と、 該絶縁層をエッチバックして該絶縁層を前記溝に残存せ
しめると共に前記第１のシリコン酸化層を残存せしめる
第４の工程と、 該残存した前記第１のシリコン酸化層のみを選択的にエ
ッチング除去する第５の工程とを具備する半導体装置の
製造方法。 - 【請求項４】 前記第１の工程は、 前記シリコン基板を熱酸化して第２のシリコン酸化層
（２）を形成する工程と、 該第２のシリコン酸化層上にシリコン窒化層（３）を形
成する工程と、 該シリコン窒化層上にレジストパターン（４）を形成す
る工程と、 該レジストパターンをマスクとして前記シリコン窒化層
をエッチングする工程と、 該エッチング後に前記レジストパターンを除去する工程
と、 該レジストパターン除去後に前記シリコン窒化層をマス
クとして前記シリコン基板を熱酸化して前記第１のシリ
コン酸化層を形成する工程とを具備する請求項３に記載
の半導体装置の製造方法。 - 【請求項５】 前記第１の工程は、 前記シリコン基板を熱酸化して第２のシリコン酸化層
（２）を形成する工程と、 該第２のシリコン酸化層上にポリシリコン層（１２）を
形成する工程と、 該ポリシリコン層上にシリコン窒化層（３）を形成する
工程と、 該シリコン窒化層上にレジストパターン（４）を形成す
る工程と、 該レジストパターンをマスクとして前記シリコン窒化層
をエッチングする工程と、 該エッチング後に前記レジストパターンを除去する工程
と、 該レジストパターン除去後に 前記シリコン窒化層をマス
クとして前記ポリシリコン層を熱酸化して前記第１のシ
リコン酸化層を形成する工程とを具備する請求項３に記
載の半導体装置の製造方法。 - 【請求項６】 前記第２の工程は異方性エッチングによ
り前記溝をエッチングする請求項３に記載の半導体装置
の製造方法。 - 【請求項７】 前記４の工程はＣＭＰ法によるエッチバ
ックを行う請求項３に記載の半導体装置の製造方法。 - 【請求項８】 前記絶縁層はＢＰＳＧ層であり、 前記第５の工程は希沸酸により前記第１のシリコン酸化
層のみを選択的にエッチングする請求項３に記載の半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7070877A JP2715972B2 (ja) | 1995-03-04 | 1995-03-04 | 半導体装置の製造方法 |
| US08/609,953 US5795814A (en) | 1995-03-04 | 1996-03-04 | Method for manufacturing semiconductor device having groove-type isolation area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7070877A JP2715972B2 (ja) | 1995-03-04 | 1995-03-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08241922A JPH08241922A (ja) | 1996-09-17 |
| JP2715972B2 true JP2715972B2 (ja) | 1998-02-18 |
Family
ID=13444227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7070877A Expired - Fee Related JP2715972B2 (ja) | 1995-03-04 | 1995-03-04 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5795814A (ja) |
| JP (1) | JP2715972B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994216A (en) * | 1998-04-23 | 1999-11-30 | Vanguard International Semiconductor Corporation | Method of forming a reduced size contact in a dielectric layer by using bird's beak of oxidized polysilicon to create an etching mask |
| TW396508B (en) * | 1999-01-05 | 2000-07-01 | Mosel Vitelic Inc | A method for forming trench isolation |
| JP2003158205A (ja) | 2001-11-26 | 2003-05-30 | Hitachi Ltd | 半導体装置及び製造方法 |
| JP2011129760A (ja) * | 2009-12-18 | 2011-06-30 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
| KR102435855B1 (ko) | 2015-08-06 | 2022-08-25 | 삼성전자주식회사 | 하드 마스크 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 |
| JP2019140225A (ja) * | 2018-02-09 | 2019-08-22 | 株式会社東芝 | エッチング方法、半導体チップの製造方法及び物品の製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779642A (en) * | 1980-11-06 | 1982-05-18 | Toshiba Corp | Manufacture of semiconductor device |
| NL8105559A (nl) * | 1981-12-10 | 1983-07-01 | Philips Nv | Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied. |
| IT1200725B (it) * | 1985-08-28 | 1989-01-27 | Sgs Microelettronica Spa | Struttura di isolamento in dispositivi mos e procedimento di preparazione della stessa |
| JPS62145833A (ja) * | 1985-12-20 | 1987-06-29 | Toshiba Corp | 半導体装置の製造方法 |
| EP0232748A1 (de) * | 1986-01-22 | 1987-08-19 | Siemens Aktiengesellschaft | Verfahren zur Auffüllung von Isolationsgräben in integrierten Halbleiterschaltungen |
| JPH0687481B2 (ja) * | 1986-11-21 | 1994-11-02 | 富士写真フイルム株式会社 | アイソレ−シヨンの製造方法 |
| US5004703A (en) * | 1989-07-21 | 1991-04-02 | Motorola | Multiple trench semiconductor structure method |
| JP2641781B2 (ja) * | 1990-02-23 | 1997-08-20 | シャープ株式会社 | 半導体素子分離領域の形成方法 |
| US5120675A (en) * | 1990-06-01 | 1992-06-09 | Texas Instruments Incorporated | Method for forming a trench within a semiconductor layer of material |
| JPH0442948A (ja) * | 1990-06-06 | 1992-02-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5290396A (en) * | 1991-06-06 | 1994-03-01 | Lsi Logic Corporation | Trench planarization techniques |
| JP3308556B2 (ja) * | 1991-05-08 | 2002-07-29 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5169491A (en) * | 1991-07-29 | 1992-12-08 | Micron Technology, Inc. | Method of etching SiO2 dielectric layers using chemical mechanical polishing techniques |
| US5229316A (en) * | 1992-04-16 | 1993-07-20 | Micron Technology, Inc. | Semiconductor processing method for forming substrate isolation trenches |
| US5449314A (en) * | 1994-04-25 | 1995-09-12 | Micron Technology, Inc. | Method of chimical mechanical polishing for dielectric layers |
-
1995
- 1995-03-04 JP JP7070877A patent/JP2715972B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-04 US US08/609,953 patent/US5795814A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08241922A (ja) | 1996-09-17 |
| US5795814A (en) | 1998-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0407047B1 (en) | Method of planarization of topologies in integrated circuit structures | |
| EP0459397B1 (en) | Method of fabricating a semiconductor device having a trench for device isolation | |
| US6251734B1 (en) | Method for fabricating trench isolation and trench substrate contact | |
| EP0540277B1 (en) | Method for planarized isolation for CMOS devices | |
| US5004703A (en) | Multiple trench semiconductor structure method | |
| US6143623A (en) | Method of forming a trench isolation for semiconductor device with lateral projections above substrate | |
| JP2715972B2 (ja) | 半導体装置の製造方法 | |
| JP2000031262A (ja) | 半導体装置及びシャロ―・トレンチ・アイソレ―ションの形成方法 | |
| JPH0521591A (ja) | 半導体装置の製造方法 | |
| JP3719854B2 (ja) | 半導体装置の製造方法 | |
| JP3178416B2 (ja) | 半導体装置の製造方法 | |
| US6599812B1 (en) | Manufacturing method for a thick oxide layer | |
| JP3773785B2 (ja) | 半導体装置の製造方法 | |
| GB2333644A (en) | A method of forming void free trench isolation | |
| JPH09289245A (ja) | 半導体装置の製造方法 | |
| JP2812013B2 (ja) | 半導体装置の製造方法 | |
| US6239001B1 (en) | Method for making a semiconductor device | |
| JPH07111288A (ja) | 素子分離の形成方法 | |
| JP2671359B2 (ja) | 半導体装置の製造方法 | |
| JP3190144B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0396249A (ja) | 半導体装置の製造方法 | |
| JP3923584B2 (ja) | 半導体装置の素子分離膜形成方法 | |
| JPH09153542A (ja) | 半導体装置の製造方法 | |
| JP3233149B2 (ja) | 半導体装置の製法 | |
| JPH10209263A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |