JPH01235245A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01235245A JPH01235245A JP6214988A JP6214988A JPH01235245A JP H01235245 A JPH01235245 A JP H01235245A JP 6214988 A JP6214988 A JP 6214988A JP 6214988 A JP6214988 A JP 6214988A JP H01235245 A JPH01235245 A JP H01235245A
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- Japan
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- groove
- isolation region
- polysilicon layer
- grooves
- oxide film
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- Pending
Links
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はトランジスタ間を分離したリウエル間を分離す
るために、基板に溝を掘った素子分離領域をもつ半導体
装置に関するものである。
るために、基板に溝を掘った素子分離領域をもつ半導体
装置に関するものである。
（従来技術）
素子分離領域を形成する方法としては５選択酸化法によ
りフィールド酸化膜を形成する方法が一般に行なわれて
いる。
りフィールド酸化膜を形成する方法が一般に行なわれて
いる。
素子が微細化されるに伴なって素子分離領域を縮小する
ことが重要な課題となってきている。
ことが重要な課題となってきている。
フィールド酸化膜ではバーズビークが形成されるため、
一定寸法以下に素子分離領域を縮小することは不可能で
ある。また、バーズビークのために完成後のフィールド
領域の寸法が設計寸法から大きくずれてしまう問題もあ
る。
一定寸法以下に素子分離領域を縮小することは不可能で
ある。また、バーズビークのために完成後のフィールド
領域の寸法が設計寸法から大きくずれてしまう問題もあ
る。
そこで、素子分離領域を縮小するために、基板に幅の狭
い溝を掘って素子分離をする方法が報告されている（例
えば、ｒＩＥＤＭ ８２Ｊ ６２〜６５ページ（１９
８２年）参照）。
い溝を掘って素子分離をする方法が報告されている（例
えば、ｒＩＥＤＭ ８２Ｊ ６２〜６５ページ（１９
８２年）参照）。
溝構造の素子分離領域を形成するには、基板上にＳｉＯ
２膜を形成し、更にその上にＳｉ３Ｎ４膜を形成し、溝
を形成する領域のＳｉ３Ｎ４膜に開口を設ける。その５
ｉｓＮ４膜をマスクとして基板を異方性エツチングする
ことにより溝を形成する１次に、その溝の内壁に酸化膜
を形成し、更にその上にＳｉ３Ｎ４膜を形成した後、溝
を例えばポリシリコン層によって埋め、そのポリシリコ
ン層の表面を酸化する。
２膜を形成し、更にその上にＳｉ３Ｎ４膜を形成し、溝
を形成する領域のＳｉ３Ｎ４膜に開口を設ける。その５
ｉｓＮ４膜をマスクとして基板を異方性エツチングする
ことにより溝を形成する１次に、その溝の内壁に酸化膜
を形成し、更にその上にＳｉ３Ｎ４膜を形成した後、溝
を例えばポリシリコン層によって埋め、そのポリシリコ
ン層の表面を酸化する。
半導体装置には狭い素子分離領域と広い素子分離領域と
が必要になることが多い、一般には幅が３．５μｍ以下
のものを狭い素子分離領域と称し、それよりも幅の広い
ものを広い素子分離領域と称している。
が必要になることが多い、一般には幅が３．５μｍ以下
のものを狭い素子分離領域と称し、それよりも幅の広い
ものを広い素子分離領域と称している。
第５図は基板に溝を掘る素子分離方法で狭い素子分離領
域ａと広い素子分離領域すを形成する途中の工程を表わ
している。
域ａと広い素子分離領域すを形成する途中の工程を表わ
している。
ｌはシリコン基板であり、幅の狭い溝と幅の広い溝が形
成され、酸化膜２と窒化膜３が形成され、ポリシリコン
層４が形成されている０次に溝を埋めるためにポリシリ
コン層４にエツチングが施されるが、幅の広い溝では溝
内のポリシリコン層４もエツチングされてしまい、幅の
広い溝を平坦に埋め込むことができない。
成され、酸化膜２と窒化膜３が形成され、ポリシリコン
層４が形成されている０次に溝を埋めるためにポリシリ
コン層４にエツチングが施されるが、幅の広い溝では溝
内のポリシリコン層４もエツチングされてしまい、幅の
広い溝を平坦に埋め込むことができない。
このように、基板に幅の広い単一の溝を掘って幅の広い
素子分離領域を形成することはできない。
素子分離領域を形成することはできない。
（目的）
本発明は、基板に溝を掘る方式の素子分離領域によって
幅の広い素子分離領域を形成した半導体装置を提供する
ことを目的とするものである。
幅の広い素子分離領域を形成した半導体装置を提供する
ことを目的とするものである。
（構成）
本発明の半導体装置では、幅の広い素子分離領域では基
板に短かい間隔で溝が格子状に形成されており、それら
の溝内壁が絶縁処理されて素子分離領域を形成している
。
板に短かい間隔で溝が格子状に形成されており、それら
の溝内壁が絶縁処理されて素子分離領域を形成している
。
以下、実施例について具体的に説明する。
第１図は一実施例における幅の広い素子分離領域の一部
を示す平面図、第２図は第１図のＡ−Ａ線位置での断面
図、第３図は第１図のＢ−Ｂ線位置での断面図である。
を示す平面図、第２図は第１図のＡ−Ａ線位置での断面
図、第３図は第１図のＢ−Ｂ線位置での断面図である。
シリコン基板ｌには幅が３．５μｍ以下の溝が格子状に
掘られている。溝の内壁は酸化膜と窒化膜からなる絶縁
膜５によって被われ、溝内がポリシリコン層４によって
充填されている。溝の開口部のポリシリコン層は酸化膜
７で被われている。
掘られている。溝の内壁は酸化膜と窒化膜からなる絶縁
膜５によって被われ、溝内がポリシリコン層４によって
充填されている。溝の開口部のポリシリコン層は酸化膜
７で被われている。
８はチャネルストップ用の不純物導入領域である。
溝を埋めるためにポリシリコン層４を用いているが、ポ
リシリコン層以外に例えばＣＶＤ酸化膜やアモルファス
・シリコン層などを用いることもできる。
リシリコン層以外に例えばＣＶＤ酸化膜やアモルファス
・シリコン層などを用いることもできる。
第４図（Ａ）から同図（Ｅ）により、実施例の素子分離
領域の１つの溝に関する部分の形成方法を示す。
領域の１つの溝に関する部分の形成方法を示す。
（Ａ）シリコン基板１の表面を酸化して約２５０人の酸
化膜１０を形成する。その上にフォトレジスト１１を形
成し、溝を形成する領域に写真製版により開口を設け、
そのフォトレジス１１をマスクとして酸化膜１０をドラ
イエツチング法によりパターン化する。
化膜１０を形成する。その上にフォトレジスト１１を形
成し、溝を形成する領域に写真製版により開口を設け、
そのフォトレジス１１をマスクとして酸化膜１０をドラ
イエツチング法によりパターン化する。
（Ｂ）フォトレジスト１１及び酸化膜ｌＯをマスクとし
てシリコン基板１をエツチングする。このとき、初めに
ＫＯＨなどのアルカリ溶液系のエツチング液による等方
性エツチングを行ない、その後ＲＩＥドライエツチング
を行なうことにより、図に示されるように溝のエツジが
滑らかになった形状の溝１２を形成することができる。
てシリコン基板１をエツチングする。このとき、初めに
ＫＯＨなどのアルカリ溶液系のエツチング液による等方
性エツチングを行ない、その後ＲＩＥドライエツチング
を行なうことにより、図に示されるように溝のエツジが
滑らかになった形状の溝１２を形成することができる。
（Ｃ）溝１２の底部に、チャネルストップ用にボロン８
をｌＸｌ０”／Ｃｍ２程度打ち込んでおき、酸化膜１０
をエツチング除去した後、再度酸化を行なって酸化膜２
を形成し、その上に窒化膜３を堆積する。
をｌＸｌ０”／Ｃｍ２程度打ち込んでおき、酸化膜１０
をエツチング除去した後、再度酸化を行なって酸化膜２
を形成し、その上に窒化膜３を堆積する。
（Ｄ）その後、ポリシリコン層を表面が平坦になるぐら
い（溝１２の深さの２倍程度）まで堆積し、エツチング
を行なってポリシリコン層４により溝を埋める。このと
き、溝１２の幅は狭いので、平坦な表面をもつポリシリ
コン層４で溝１２を埋めることができる。
い（溝１２の深さの２倍程度）まで堆積し、エツチング
を行なってポリシリコン層４により溝を埋める。このと
き、溝１２の幅は狭いので、平坦な表面をもつポリシリ
コン層４で溝１２を埋めることができる。
（Ｅ）溝部のポリシリコン層４の表面を酸化して約５０
００形成度の酸化膜７を形成する。
００形成度の酸化膜７を形成する。
その後は、通常のＭＯ８型半導体集積回路装置の製造プ
ロセスに従がって所定の半導体装置を形成する。
ロセスに従がって所定の半導体装置を形成する。
溝１２を埋めるためにポリシリコン層４に代えてアモル
ファス・シリコン層やＣＶＤ酸化膜を用いることができ
る。
ファス・シリコン層やＣＶＤ酸化膜を用いることができ
る。
実施例では幅の広い素子分離領域のみを示しているが、
幅の広い素子分離領域の形成と同時に幅の狭い素子分離
領域を形成することができる。幅の狭い素子分離領域は
従来の単独の溝構造の素子分離領域を形成するのと同じ
である。
幅の広い素子分離領域の形成と同時に幅の狭い素子分離
領域を形成することができる。幅の狭い素子分離領域は
従来の単独の溝構造の素子分離領域を形成するのと同じ
である。
（効果）
本発明では、幅の広い素子分離領域では基板に短かい間
隔で溝が格子状に形成されており、それらの溝内壁が絶
縁処理されて素子分離領域を形成しているので、素子分
離領域の大小に拘らずマスクパータンの変更だけで設計
寸法に忠実な素子分離領域を形成することができる。
隔で溝が格子状に形成されており、それらの溝内壁が絶
縁処理されて素子分離領域を形成しているので、素子分
離領域の大小に拘らずマスクパータンの変更だけで設計
寸法に忠実な素子分離領域を形成することができる。
第１図は一実施例における幅の広い素子分離領域の一部
を示す平面図、第２図は第１図のＡ−Ａ線位置での断面
図、第３図は第１図のＢ−Ｂ線位置での断面図、第４図
（Ａ）から同図（Ｅ）は実施例における１個の溝を製造
する工程を示す断面図、第５図は溝構造の素子分離領域
により従来の方法で幅の狭い素子分離領域と幅の広い素
子分離領域を同時に形成しようとした場合の例を示す断
面図である。 ｌ・・・・・・シリコン基板、２・・・・・・酸化膜、
３・・・・・・窒化膜、４・・・・・・ポリシリコン層
、５・・・・・・絶縁膜。
を示す平面図、第２図は第１図のＡ−Ａ線位置での断面
図、第３図は第１図のＢ−Ｂ線位置での断面図、第４図
（Ａ）から同図（Ｅ）は実施例における１個の溝を製造
する工程を示す断面図、第５図は溝構造の素子分離領域
により従来の方法で幅の狭い素子分離領域と幅の広い素
子分離領域を同時に形成しようとした場合の例を示す断
面図である。 ｌ・・・・・・シリコン基板、２・・・・・・酸化膜、
３・・・・・・窒化膜、４・・・・・・ポリシリコン層
、５・・・・・・絶縁膜。
Claims (1)
- （１）幅の広い素子分離領域では基板に短かい間隔で溝
が格子状に形成されており、それらの溝内壁が絶縁処理
されて素子分離領域を形成している半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6214988A JPH01235245A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6214988A JPH01235245A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01235245A true JPH01235245A (ja) | 1989-09-20 |
Family
ID=13191757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6214988A Pending JPH01235245A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01235245A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290396A (en) * | 1991-06-06 | 1994-03-01 | Lsi Logic Corporation | Trench planarization techniques |
| US5312770A (en) * | 1991-06-06 | 1994-05-17 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US5354706A (en) * | 1993-03-02 | 1994-10-11 | Lsi Logic Corporation | Formation of uniform dimension conductive lines on a semiconductor wafer |
| US5358891A (en) * | 1993-06-29 | 1994-10-25 | Intel Corporation | Trench isolation with planar topography and method of fabrication |
| US5536675A (en) * | 1993-12-30 | 1996-07-16 | Intel Corporation | Isolation structure formation for semiconductor circuit fabrication |
-
1988
- 1988-03-15 JP JP6214988A patent/JPH01235245A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290396A (en) * | 1991-06-06 | 1994-03-01 | Lsi Logic Corporation | Trench planarization techniques |
| US5312770A (en) * | 1991-06-06 | 1994-05-17 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US5354706A (en) * | 1993-03-02 | 1994-10-11 | Lsi Logic Corporation | Formation of uniform dimension conductive lines on a semiconductor wafer |
| US5358891A (en) * | 1993-06-29 | 1994-10-25 | Intel Corporation | Trench isolation with planar topography and method of fabrication |
| US5536675A (en) * | 1993-12-30 | 1996-07-16 | Intel Corporation | Isolation structure formation for semiconductor circuit fabrication |
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